Stratix IIIデバイスの外部メモリ・インタフェース

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1 8. Stratix III SIII Stratix III I/O R3 SRAM R2 SRAM R SRAM RII+ SRAM RII SRAM RLRAM II 400 MHz R Stratix III I/O On-Chip Termination OCT / HR 4 36 R ouble ata RateStratix III FPGA Stratix III I/O ALTMEMPHY Stratix III I/O uartus II Timeuest PVT Altera Corporation

2 8 1 Stratix III 8 1. Stratix III (1) -2 (MHz) -3 (MHz) -4 (MHz) -4L (MHz) (2) / I/O / I/O (3) / I/O / I/O (3) / I/O / I/O (3) / I/O / I/O R3 SRAM (4) 400 (5) TB (6) 333 TB (6) R2 SRAM (4) 400 (5) R SRAM (4) RII+ SRAM 350 (5) RII SRAM (7) 350 (5) RLRAM II (7) 400 (5) : (1) (2) 0.9 V 1.1 V -4L -4 (3) / I/O LVS I/O I/O / I/O (4) (5) 333 MHz (6) (7) 1.5 V 1.8 V I/O RII SRAM RLRAM II 8 1 PLL Phase-Locked Loop LL elay-locked Loop I/O StratixIII I/O 8 2 Altera Corporation Stratix III Volume

3 Stratix III 8 1. Stratix III PLL_L1 LL1 8A 8B 8C PLL_T1 PLL_T2 7C 7B 7A LL4 PLL_R1 1A 6A 1B 6B 1C 6C PLL_L2 Stratix III evice PLL_R2 PLL_L3 PLL_R3 2C 5C 2B 5B 2A 5A PLL_L4 LL2 3A 3B 3C PLL_B1 PLL_B2 4C 4B 4A LL3 PLL_R4 Altera Corporation Stratix III Volume 1

4 (1) (2) Stratix III FPGA Memory LL S Logic Block S (Read) FIFO (2) 4n Half ata Rate Input Registers 2n Alignment & Synchronization Registers 2n R Input Registers n (Read) Resynchronization Clock Half-Rate Resynchronization Clock 4n Half ata Rate Output Registers 2n Alignment Registers 2n R Output Registers n (Write) Clock Management & Reset Write Clock Half-Rate Clock Alignment Clock S Write Clock S (Write) Half ata Rate Output Registers Alignment Registers R Output Registers 8 2 : (1) (2) R Stratix III Stratix III LL PLL OCT / 8 4 Altera Corporation Stratix III Volume

5 Stratix III S Sn/Cn M VL Stratix III / Stratix III R S S R2 R SRAM RLRAM II R3 R2 SRAM RII+ RII SRAM Stratix III S S I/O Stratix III / / Cn S Stratix III S S Sn S S Cn S Cn Cn S Cn S IOE Low R2 SRAM Stratix III S/Sn S R3 R2 R SRAM RLRAM II I/O CIO RII+ RII SRAM RLRAM II I/O SIO Stratix III Altera Corporation Stratix III Volume 1

6 S/ 8 2 Stratix III 8 2. Stratix III (1) M BWSn ECC VL Stratix III / R3/R2 SRAM RLRAM II S/Sn (2) R2/R SRAM S (2) RII+/RII SRAM S/Cn / RII+/RII SRAM RLRAM II S R3 SRAM I/O 8 2 : (1) (2) R2 SRAM S S S 8 22 Stratix III PVT S Stratix III I/O R3 R2 R SRAM R II+ RII SRAM RLRAM II I/O S IO S Altera Corporation Stratix III Volume

7 Stratix III Stratix III I/O 4 8/ 9 16/ 18 32/ 36 S 16/ 18 32/ S Sn 4 Cn 8/ 9 S Sn/Cn 10 1 M 8 VL M VL I/O 16/ 18 32/ 36 S Sn/Cn 1 VL / 18 2 M 32/ 36 4 M 8 3 S Sn/Cn S/ 8 3. Stratix III S/ Sn Cn VL / 9 (1) / 18 (2) / 36 (3) : (1) 8/ I/O (2) 16/ I/O (3) 32/ I/O Altera Corporation Stratix III Volume 1

8 8 4 Stratix III S/ Stratix III S/ Stratix III S/ / (1) (2) 4 8/ 9 16/ 18 32/ 36 EP3SE50/ EP3SL50/ EP3SL70 EP3SE80/ EP3SE110/ EP3SL110/ EP3SL150 EP3SL FineLine BGA FineLine BGA FineLine BGA 1152 FineLine BGA 780 FineLine BGA 1152 FineLine BGA 1517 FineLine BGA Altera Corporation Stratix III Volume

9 Stratix III 8 4. Stratix III S/ / (1) (2) 4 8/ 9 16/ 18 32/ 36 EP3SE260 EP3SL FineLine BGA 1152 FineLine BGA 1517 FineLine BGA 1152 FineLine BGA 1517 FineLine BGA 1,760 FineLine BGA : (1) (2) S/ R UP /R N S/ OCT Altera Corporation Stratix III Volume 1

10 FineLine BGA EP3SE50 EP3SL50 EP3SL70 S/ (1) (2) LL 1 I/O Bank 8C 24 User I/Os x4=2 I/O Bank 7C 24 User I/Os LL 4 I/O Bank 1A (3) 24 User I/Os I/O Bank 6A (3) 24 User I/Os I/O Bank 1C (4) 26 User I/Os (5) I/O Bank 2C 26 User I/Os (5) EP3SE50, EP3SL50, and EP3SL70 evices 484-pin FineLine BGA I/O Bank 6C 26 User I/Os (5) I/O Bank 5C 26 User I/Os (5) I/O Bank 2A (3) 24 User I/Os I/O Bank 5A (3) 24 User I/Os I/O Bank 3C I/O Bank 4C LL 2 24 User I/Os x4=2 24 User I/Os LL : (1) (2) 32/ 36 (3) 4 R UP /R N OCT R UP R N (4) S/ S/ (5) I/O 8 CLK1p CLK1n CLK3p CLK3n CLK8p CLK8n CLK10p CLK10n 8 10 Altera Corporation Stratix III Volume

11 Stratix III FineLine BGAEP3SE50 EP3SL50 EP3SL70 EP3SE80 EP3SE110 EP3SL110 EP3SL150 EP3SL200 EP3SE260 S/ (1) (2) I/O Bank 8A (3) I/O Bank 8C (3) I/O Bank 7C I/O Bank 7A (3) LL 1 40 User I/Os 24 User I/Os 24 User I/Os 40 User I/Os x4=2 LL 4 I/O Bank 1A (3) 32 User I/Os x4=4 x8/x9=2 I/O Bank 6A (3) 32 User I/Os x4=4 x8/x9=2 I/O Bank 1C (4) 26 User I/Os (5) I/O Bank 2C 26 User I/Os (5) EP3SE50, EP3SL50, EP3SL70, EP3SE80, EP3SE110, EP3SL110, EP3SL150, EP3SL200, and EP3SE260 evices 780-pin FineLine BGA I/O Bank 6C 26 User I/Os (5) I/O Bank 5C 26 User I/Os (5) I/O Bank 2A (3) 32 User I/Os x4=4 x8/x9=2 I/O Bank 5A (3) 32 User I/Os x4=4 x8/x9=2 I/O Bank 3A (3) I/O Bank 3C (3) I/O Bank 4C I/O Bank 4A (3) LL 2 40 User I/Os 24 User I/Os x4=2 24 User I/Os 40 User I/Os LL : (1) (2) 32/ 36 (3) 4 R UP /R N OCT R UP R N 3C 8C OCT EP3SE260 (4) S/ S/ (5) I/O 8 CLK1p CLK1n CLK3p CLK3n CLK8p CLK8n CLK10p CLK10n Altera Corporation Stratix III Volume 1

12 8 5. 1,152 FineLine BGA EP3SE80 EP3SE110 EP3SL110 EP3SL150 EP3SL200 EP3SE260 EP3SL340 S/ (1) (2) LL1 I/O Bank 8A (3) 40 User I/Os I/O Bank 8B 24 User I/Os x4=4 x8/x9=2 I/O Bank 8C (3) 32 User I/Os I/O Bank 7C 32 User I/Os I/O Bank 7B 24 User I/Os x4=4 x8/x9=2 I/O Bank 7A (3) 40 User I/Os LL4 I/O Bank 1A (3) I/O Bank 6A (3) x4=7 x4=7 I/O Bank 1C (4) 42 User I/Os (5) I/O Bank 6C 42 User I/Os (5) I/O Bank 2C 42 User I/Os (5) EP3SE80, EP3SE110, EP3SL110, EP3SL150, EP3SL200, EP3SE260, and EP3SL340 evices 1152-pin FineLine BGA I/O Bank 5C 42 User I/Os (5) I/O Bank 2A (3) x4=7 I/O Bank 5A (3) x4=7 LL2 I/O Bank 3A (3) 40 User I/Os I/O Bank 3B 24 User I/Os x4=4 x8/x9=2 I/O Bank 3C (3) 32 User I/Os I/O Bank 4C 32 User I/Os I/O Bank 4B 24 User I/Os x4=4 x8/x9=2 I/O Bank 4A (3) 40 User I/Os LL3 8 5 : (1) (2) 32/ 36 (3) 4 R UP /R N OCT R UP R N 3C 8C OCT EP3SE260 EP3SL340 (4) S/ S/ (5) I/O 8 CLK1p CLK1n CLK3p CLK3n CLK8p CLK8n CLK10p CLK10n 8 12 Altera Corporation Stratix III Volume

13 Stratix III ,517 FineLine BGA EP3SL200 S/ (1) LL1 I/O Bank 8A (2) x4=8 x8/x9=4 x16/x18=2 x32/x36=1 I/O Bank 8B I/O Bank 8C I/O Bank 7C I/O Bank 7B I/O Bank 7A (2) 32 User I/Os 32 User I/Os x4=8 x4=8 x4=8 x8/x9=4 x8/x9=4 x8/x9=4 x16/x18=2 x16//x18=0 x16/x18=2 x16/x18=2 x32/x36=1 x32/x36=1 x32/x36=1 LL4 I/O Bank 1A (2) 50 User I/Os (3) x4=7 I/O Bank 6A (2) 50 User I/Os x4=7 x6/x18=1 I/O Bank 1C (4) 42 User I/Os (3) I/O Bank 2C 42 User I/Os (3) EP3SL200 evices 1517-pin FineLine BGA I/O Bank 6C 42 User I/Os (3) I/O Bank 5C 42 User I/Os (3) I/O Bank 2A (2) 50 User I/Os x4=7 I/O Bank 5A (2) 50 User I/Os (3) x4=7 LL2 I/O Bank 3A (2) x4=8 x8/x9=4 x16/x18=2 x32/x36=1 I/O Bank 3B x4=8 x8/x9=4 x16/x18=2 x32/x36=1 I/O Bank 3C 32 User I/Os I/O Bank 4C 32 User I/Os I/O Bank 4B x4=8 x8/x9=4 x16/x18=2 x32/x36=1 I/O Bank 4A (2) x4=8 x8/x9=4 x16/x18=2 x32/x36=1 LL3 8 6 : (1) (2) 4 R UP /R N OCT R UP R N (3) I/O 8 CLK1p CLK1n CLK3p CLK3n CLK8p CLK8n CLK10p CLK10n 8 PLL PLL_L1_CLKp PLL_L1_CLKn PLL_L4_CLKp PLL_L4_CLKn PLL_R4_CLKp PLL_R4_CLKn PLL_R1_CLKp PLL_R1_CLKn (4) S/ S/ Altera Corporation Stratix III Volume 1

14 8 7. 1,517 FineLine BGA EP3SE260 EP3SL340 S/ (1) LL1 I/O Bank 8A (2) x4=8 x8/x9=4 x16/x18=2 x32/x36=1 I/O Bank 8B I/O Bank 8C (2) I/O Bank 7C I/O Bank 7B I/O Bank 7A (2) x4=8 x8/x9=4 x16/x18=2 x32/x36=1 32 User I/Os 32 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 x4=8 x8/x9=4 x16/x18=2 x32/x36=1 LL4 I/O Bank 1A (2) 50 User I/Os (3) x4=7 I/O Bank 6A (2) 50 User I/Os (3) x4=7 I/O Bank 1B 24 User I/Os x4=4 x8/x9=2 I/O Bank 6B 24 User I/Os x4=4 x8/x9=2 I/O Bank 1C (4) 42 User I/Os (3) I/O Bank 2C EP3SE260 and EP3SL340 evices 1517-Pin FineLine BGA I/O Bank 6C 42 User I/Os (3) I/O Bank 5C 42 User I/Os (3) 42 User I/Os (3) I/O Bank 2B I/O Bank 5B 24 User I/Os x4=4 x8/x9=2 I/O Bank 2A (2) 24 User I/Os x4=4 x8/x9=2 I/O Bank 5A (2) 50 User I/Os (3) x4=7 I/O Bank 3A (2) I/O Bank 3B I/O Bank 3C (2) I/O Bank 4C I/O Bank 4B I/O Bank 4A (2) 50 User I/Os (3) x4=7 LL2 x4=8 x8/x9=4 x16/x18=2 x32/x36=1 x4=8 x8/x9=4 x16/x18=2 x32/x36=1 32 User I/Os 32 User I/Os x4=8 x8/x9=4 x16/x18=2 x32/x36=1 x4=8 x8/x9=4 x16/x18=2 x32/x36=1 LL3 8 7 : (1) (2) 4 R UP /R N OCT R UP R N (3) I/O 8 CLK1p CLK1n CLK3p CLK3n CLK8p CLK8n CLK10p CLK10n 8 PLL PLL_L1_CLKp PLL_L1_CLKn PLL_L4_CLKp PLL_L4_CLKn PLL_R4_CLKp PLL_R4_CLKn PLL_R1_CLKp PLL_R1_CLKn (4) S/ S/ 8 14 Altera Corporation Stratix III Volume

15 Stratix III ,760 FineLine BGA EP3SL340 S/ (1) LL1 I/O Bank 8A (2) x4=8 x8/x9=4 x16/x18=2 x32/x36=1 I/O Bank 8B I/O Bank 8C (2) I/O Bank 7C I/O Bank 7B I/O Bank 7A (2) x4=8 x8/x9=4 x16/x18=2 x32/x36=1 x4=8 x8/x9=4 x16/x18=2 x32/x36=1 x4=8 x8/x9=4 x16/x18=2 x32/x36=1 LL4 I/O Bank 1A (2) 50 User I/Os (3) x4=7 I/O Bank 6A (2) 50 User I/Os (3) x4=7 I/O Bank 1B 36 User I/Os I/O Bank 6B 36 User I/Os I/O Bank 1C (4) 50 User I/Os (3) x4=7 I/O Bank 2C 50 User I/Os (3) x4=7 EP3SL340 evices 1760-pin FineLine BGA I/O Bank 6C 50 User I/Os (3) x4=7 I/O Bank 5C 50 User I/Os (3) x4=7 I/O Bank 2B 36 User I/Os I/O Bank 5B 36 User I/Os (3) I/O Bank 2A (2) 50 User I/Os (3) x4=7 I/O Bank 5A (2) 50 User I/Os (3) x4=7 LL2 I/O Bank 3A (2) x4=8 x8/x9=4 x16/x18=2 x32/x36=1 I/O Bank 3B x4=8 x81x9=4 x16/x18=2 x32/x36=1 I/O Bank 3C (2) I/O Bank 4C I/O Bank 4B x4=8 x8/x9=4 x16/x18=2 x32/x36=1 I/O Bank 4A (2) x4=8 x8/x9=4 x16/x18=2 x32/x36=1 LL3 8 8 : (1) (2) 4 R UP /R N OCT R UP R N (3) I/O 8 CLK1p CLK1n CLK3p CLK3n CLK8p CLK8n CLK10p CLK10n 8 PLL PLL_L1_CLKp PLL_L1_CLKn PLL_L4_CLKp PLL_L4_CLKn PLL_R4_CLKp PLL_R4_CLKn PLL_R1_CLKp PLL_R1_CLKn (4) S/ S/ Altera Corporation Stratix III Volume 1

16 S Sn Stratix III SXY SnXY X S/ Y TBL R XY X S Y T BLR S1L S 8 9 1L 8 9 S/ 44 4 S/ 40 4 S/ M BWSn ECC VL I/O 8 16 Altera Corporation Stratix III Volume

17 Stratix III 8 9. Stratix III I/O S S44T S23T S22T S1T LL1 PLL_L1 S1L 1A PLL_T1 PLL_T2 8A 8B 8C 7C 7B 7A LL4 PLL_R1 S40R 6A 1B 6B S20L 1C 6C S21R PLL_L2 PLL_L3 Stratix III evice PLL_R2 PLL_R3 S21L 2C 5C S20R 2B 5B 2A S40L PLL_L4 LL2 3A 3B 3C 4C 4B 4A PLL_B1 PLL_B2 5A S1R PLL_R4 LL3 S1B S22B S23B S44B 4 4 I/O 8 S/ 4 S/ 1 S 1 Sn 4 8/ 9 I/O 2 4 S/ S Altera Corporation Stratix III Volume 1

18 Sn/Cn 10 M VL S Sn/Cn 16/ 18 I/O 4 4 S/ 19 M VL S Sn/Cn 32/ 36 I/O 8 4 S/ 37 M VL S Sn/Cn Stratix III I/O S/ I/O I/O R UP /R N OCT PLL I/O / 9 16/ 18 32/ I/O 8 5. Stratix III I/O /S I/O 4 (1) 8/ 9 16/ 18 32/ : (1) 4 RUP/RN Stratix III OCT 8 18 Altera Corporation Stratix III Volume

19 Stratix III M BWSn ECC VL Stratix III S/ Stratix III 8/ 9 16/ 18 32/ S/ M R3 SRAM R2 SRAM R SRAM RLRAM II RII+ RII SRAM BWSn M BWSn Low M/BWSn High M Low M/BWSn S/ M/BWSn R3 R2 R SRAM S M RLRAM II 1 MRII+/RII SRAM 8 1 BWSn M BWSn Stratix III S 4 R3 SRAM 4 R2 SRAM M R3 R2 R SRAM ECC 72 R3 R2 R SRAM 64 8 ECC R3 R2 R SRAM ECC Stratix III S/ ECC / VL RLRAM II RII+ SRAM 1 VL VL High Altera Corporation Stratix III Volume 1

20 RII+/RII SRAM C/Cn RLRAM II K/K# 1/2 VL VL ECC VL 8 5 / / / RII SRAM Burst-of-two / I/O I/O S Cn R3 R2 R SRAM RLRAM II CK CK# / CK/CK# Stratix III R I/O IO CK/CK# S R3 R2 R SRAM t SS RLRAM II t CKK I/O R2 R SRAM CK/CK# Stratix III R3 CK/CK# S S Stratix III IO S RLRAM II K/K# RII+ RII SRAM K/K# / IO K/K# PVT 8 20 Altera Corporation Stratix III Volume

21 Stratix III 8 10 Stratix III FPGA LEs I/O Elements V CC V CC CK or K or K System Clock V CC V CC CK# or K# or K# Altera Corporation Stratix III Volume 1

22 Stratix III Stratix III Stratix III ALTMEMPHY PHY S S OCT IOE IOE PLL Stratix III MegaCore PHY ALTMEMPHY MegaCore I/O Stratix III I/O I/O S Stratix III S Cn FPGA S Cn S S LL S 8 11 S S Cn 8 22 Altera Corporation Stratix III Volume

23 Stratix III S Cn S (1) LL Reference Clock (2) S Pin Cn Pin S Logic Blocks S Pin Cn Pin LL Reference Clock (2) t t t t S Phase-Shift Circuitry to IOE to IOE to IOE to IOE S Phase-Shift Circuitry S Logic Blocks to IOE t Cn Pin S Pin t to IOE to IOE t S Pin Cn Pin t to IOE S Pin t to IOE to IOE t Cn Pin Cn Pin t to IOE to IOE t S Pin S Phase-Shift Circuitry to IOE to IOE to IOE to IOE S Phase-Shift Circuitry t t t t LL Reference Clock (2) Cn Pin S Pin Cn Pin S Pin LL Reference Clock (2) 8 11 : (1) PLL 8 24 LL (2) S/Cn 2 LL 1 Altera Corporation Stratix III Volume 1

24 Stratix III S S Cn S S S S Cn LL S LL S/Cn S S Cn PVT S Gray LL 1,280 LL 100 MHz S S 2.5 ns S I/O Stratix III 4 LL 4 LL 4 LL 2 1 Stratix III 8 LL 8 12 Stratix III LL I/O 8 24 Altera Corporation Stratix III Volume

25 Stratix III Stratix III LL I/O LL1 8A 8B 8C PLL_T1 PLL_T2 7C 7B 7A LL4 PLL_L1 6 6 PLL_R A 6A 1B 6B 1C 6C PLL_L2 PLL_R2 Stratix III FPGA PLL_L3 PLL_R3 2C 5C 2B 5B 2A 5A 6 6 PLL_L4 6 6 PLL_R4 LL2 3A 3B 3C PLL_B1 PLL_B2 4C 4B 4A LL3 LL 2 LL 1 I/O 7A 7B 7C 8A 8B 8C I/O 1A 1B 1C 2A 2B 2C I/O 2 LL Altera Corporation Stratix III Volume 1

26 Stratix III 1 LL 2 LL LL S 2 LL S1L LL1 S2L LL2 8 6 LL Stratix III I/O 8 6. LL I/O LL I/O LL1 LL2 LL3 LL4 1A, 1B, 1C, 2A, 2B, 2C, 7A, 7B, 7C, 8A, 8B, 8C 1A, 1B, 1C, 2A, 2B, 2C, 3A, 3B, 3C, 4A, 4B, 4C 3A, 3B, 3C, 4A, 4B, 4C, 5A, 5B, 5C, 6A, 6B, 6C 5A, 5B, 5C, 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C LL PLL LL Stratix III LL 8 26 Altera Corporation Stratix III Volume

27 Stratix III LL PLL PLL No Compensation uartus II PLL 8 7. EP3SE50 EP3SL50 EP3SL70 LL LL CLKIN / CLKIN / PLL / PLL / LL1 CLK15P, CLK15N, CLK14P, CLK14N CLK0P, CLK0N, CLK1P, CLK1N PLL_T1 PLL_L2 LL2 CLK5P, CLK5N, CLK4P, CLK4N CLK0P, CLK0N, CLK1P, CLK1N PLL_B1 PLL_L2 LL3 CLK5P, CLK5N, CLK4P, CLK4N CLK10P, CLK10N, CLK11P, CLK11N PLL_B1 PLL_R2 LL4 CLK15P, CLK15N, CLK14P, CLK14N CLK10P, CLK10N, CLK11P, CLK11N PLL_T1 PLL_R EP3SE80 EP3SE110 EP3SL110 EP3SL150 LL LL CLKIN / CLKIN / PLL / PLL / LL1 CLK15P, CLK15N, CLK14P, CLK14N CLK0P, CLK0N, CLK1P, CLK1N PLL_T1 PLL_L2 LL2 CLK5P, CLK5N, CLK4P, CLK4N CLK2P, CLK2N, CLK3P, CLK3N PLL_B1 PLL_L3 LL3 CLK7P, CLK7N, CLK6P, CLK6N CLK8P, CLK8N, CLK9P, CLK9N PLL_B2 PLL_R3 LL4 CLK13P, CLK13N, CLK12P, CLK12N CLK10P, CLK10N, CLK11P, CLK11N PLL_T2 PLL_R2 Altera Corporation Stratix III Volume 1

28 Stratix III 8 9. EP3SL200 EP3SE260 EP3SL340 LL LL LL1 LL2 LL3 CLKIN / CLK15P, CLK15N, CLK14P, CLK14N CLK5P, CLK5N, CLK4P, CLK4N CLK7P, CLK7N, CLK6P, CLK6N CLKIN / CLK0P, CLK0N, CLK1P, CLK1N CLK2P, CLK2N, CLK3P, CLK3N CLK8P, CLK8N, CLK9P, CLK9N PLL / PLL / PLL PLL_T1 PLL_L2 PLL_L1 PLL_B1 PLL_L3 PLL_L4 PLL_B2 PLL_R3 PLL_R4 LL4 CLK13P, CLK13N, CLK12P, CLK12N CLK10P, CLK10N, CLK11P, CLK11N PLL_T2 PLL_R2 PLL_R LL LL 16 Gray upndn 6 S / 8 28 Altera Corporation Stratix III Volume

29 Stratix III S (1) addnsub_a Phase offset settings from the logic array 6 LL Phase Offset Control 6 Phase offset settings to S pins on top or bottom edge (3) Input Reference Clock (2) Phase Comparator upndn clock enable Up/own Counter addnsub_b Phase offset settings from the logic array 6 Phase Offset Control 6 Phase offset settings to S pin (3) elay Chains 6 6 S elay Settings (4) : (1) S uartus II ALTMEMPHY (2) S PLL PLL (3) S (4) S S LL I/O LL 1,280 LL LL S S IOE LL S Cn 1 S1T 90 S2T MHz Altera Corporation Stratix III Volume 1

30 Stratix III LL S Stratix III LL S PVT S 5 S 0 Stratix III Stratix III C & Stratix III LL S , 45, 67.5, , 60, 90, , 72, 108, , 60, 90, , 72, 108, , 90, 135, : (1) Stratix III Volume 2C & 0 S LL S Stratix III S IOE 0 IOE S S S S S IOE IOE Cn IOE Low RII+ RII SRAM 8 30 Altera Corporation Stratix III Volume

31 Stratix III LL 2 2 S 1 / I/O 1 / I/O 2 S LL S LL 30 S 67.5 S Gray S LL LL S S LL LL S LL S 28 LL 3 5 LL S 3 Stratix III Stratix III C Altera Corporation Stratix III Volume 1

32 Stratix III Stratix III Stratix III C ALTMEMPHY LL dll_offset[5..0] dll_offset[5..0] addnsub 8 32 Altera Corporation Stratix III Volume

33 Stratix III S S Cn S S S Stratix III S reset S Enable S elay Chain B A gated_dqs control EnableN FF PRN V CC S' CLR Bypass S or Cn Pin S bus 6 6 dqsenable Phase offset settings from S phase shift circuitry S delay settings from the S phaseshift circuitry Input Reference Clock (1) 6 6 Update Enable Circuitry Postamble Enable Resynchronization Clock Postamble Clock 8 14 : (1) S PLL PLL S S S Cn S S 4 S S S ALTMEMPHY S I/O S Altera Corporation Stratix III Volume 1

34 Stratix III S LL LL S ALTMEMPHY dqs_delayctrlin[5..0] 6 5 S ALTMEMPHY S S 0 S S S S S S ALTMEMPHY S LL Counter Update (Every 8 cycles) LL Counter Update (Every 8 cycles) System Clock S elay Settings (Updated every 8 cycles) 6 bit Update Enable Circuitry Output 8 34 Altera Corporation Stratix III Volume

35 Stratix III S R3 R2 R SRAM S Low S Low R3 R2 R SRAM 8 16 S S Stratix III S S IOE Altera Corporation Stratix III Volume 1

36 Stratix III Stratix III S (1) reset S Enable B A gated_dqs control EnableN FF PRN V CC S' CLR S Bus Postamble Enable Senable Resynchronization Clock Postamble Clock 8 16 : (1) Stratix III HR I/O HR 8 16 HR IV2 AN 8 17 dqsenable 1/2 dqsenable Altera Corporation Stratix III Volume

37 Stratix III Postamble glitch Postamble Preamble S Postamble Enable dqsenable elayed by 1/2T logic R3 SRAM CK/CK# R3 SRAM R3 SRAM 1.6 ns 8 18 R3 SRAM Altera Corporation Stratix III Volume 1

38 Stratix III R3 SRAM S/ S/ S/ S/ CK/CK# S/ S/ S/ S/ Stratix III CK/CK# S t SS FPGA Stratix III FPGA 2 I/O 1 I/O LL S S PVT 400 MHz LL 45 o 8 I/O S ALTMEMPHY 4 8 S / CK/CK# 8 19 Stratix III 8 38 Altera Corporation Stratix III Volume

39 Stratix III Stratix III Write clk (-90 0 ) Write-Leveled S Clock Write-Leveled Clock S Resynchronization clock Read-Leveled Resynchronization Clock IV2 Half-Rate Resynchronization Clock Half-Rate Source Synchronous Clock Leveling Circuitry and Multiplexers ALTMEMPHY 90 S ALTMEMPHY S/ S S 90 S/ FPGA ALTMEMPHY Altera Corporation Stratix III Volume 1

40 Stratix III On-Chip Termination 8 20 OCT OCT 8 44 OCT Stratix III Volume 1Stratix III I/O Stratix III OCT OCT Control 2 OCT Half- Rate Clock OCT Control Path FF HR Block Write Clock (1) OCT Enable Resynchronization Registers 8 20 : (1) PLL FF I/O IOE IOE / IOE / IOE / IOE LVS 8 21 Stratix III R HR 8 40 Altera Corporation Stratix III Volume

41 Stratix III Stratix III (1) Half ata Rate Registers to core (7) FF ouble ata Rate Input Registers to core (7) FF Input Reg A I Alignment & Synchronization Registers (2) FF FF neg_reg_out to core (7) S (3) FF Input Reg B I FF Input Reg C I FF Cn (4) 0 1 Resynchronization Clock (5) FF FF to core (7) IV2 (6) Half-Rate Resynchronization Clock to core (7) 8 21 : (1) (2) 3 (3) S (4) Cn (5) PLL (6) 2 IV2 S (7) FPGA FIFO R S Cn 3 Altera Corporation Stratix III Volume 1

42 Stratix III 3 PLL HR Stratix III HR / 8 42 Altera Corporation Stratix III Volume

43 Stratix III Stratix III (1) Half ata Rate to Single ata Rate Output-Enable Registers From Core (2) ouble ata Rate Output-Enable Registers FF From Core (2) FF FF FF 0 1 Alignment Registers (4) OE Reg A OE 1 0 OR2 FF Half ata Rate to Single ata Rate Output Registers OE Reg BOE From Core (2) FF 0 1 FF ouble ata Rate Output Registers From Core (2) FF FF Alignment Registers (4) Output Reg Ao FF 1 0 TRI or S From Core (2) Output Reg Bo FF 0 1 From Core (2) FF FF Half-Rate Clock(3) Alignment Clock (3) Write Clock (5) 8 22 : (1) (2) FPGA (3) PLL (4) 2 R3 SRAM (5) PLL S 90 Altera Corporation Stratix III Volume 1

44 Stratix III SR SR FPGA R PLL HR R3 SRAM 0 R3 SRAM 8 37 SR R IOE OCT Stratix III Volume 1Stratix III I/O OCT Stratix III OCT R S OCT R T OCT R3/R2 SRAM OT On-ie Termination OCT OCT R S 8 44 Altera Corporation Stratix III Volume

45 Stratix III OCT R UP R N OCT 1 OCT V CCIO 1 10 OCT 8 40 On-Chip Termination OCT R S OCT R T R UP R N OCT R UP R N S/ R UP R N 4 S/ / OCT R T /R S OCT IOE Stratix III I/O FPGA / R3 SRAM Altera Corporation Stratix III Volume 1

46 Stratix III / Stratix III HSTL SSTL I/O 3 I/O OCT R S Stratix III OCT R S / OCT R T /R S OCT PLL PLL PHY PLL VCO 8 46 Altera Corporation Stratix III Volume

47 Stratix III Statix III PLL Stratix III Volume 1Stratix III PLL Stratix III ALTMEMPHY Stratix III IP Stratix III IOE FPGA IOE OCT Stratix III PVT Stratix III R3 Stratix III 4 24 I/O Altera Corporation Stratix III Volume 1

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