HardCopy IIIデバイスの外部メモリ・インタフェース

Stratix IIIデバイスの外部メモリ・インタフェース

8. Stratix III SIII51008-1.1 Stratix III I/O R3 SRAM R2 SRAM R SRAM RII+ SRAM RII SRAM RLRAM II 400 MHz R Stratix III I/O On-Chip Termination OCT / HR 4 36 R ouble ata RateStratix III FPGA Stratix III

Cyclone IIIデバイスのI/O機能

7. Cyclone III I/O CIII51003-1.0 2 Cyclone III I/O 1 I/O 1 I/O Cyclone III I/O FPGA I/O I/O On-Chip Termination OCT Quartus II I/O Cyclone III I/O Cyclone III LAB I/O IOE I/O I/O IOE I/O 5 Cyclone III

Cyclone Vデバイス・ハンドブック、 Vol 1、第6章：Cyclone Vデバイスの外部メモリ・インタフェース

June 2012 CV-52006-2.0 CV-52006-2.0 こので章は Cyclone V デバイスの利用可能な外部メモリ インタフェースおよび外部メモリ インタフェースをサポートする このシリコン機能について説明します 以下の Cyclone V デバイスの機能は外部メモリ インタフェースで使用されています ダブル データ レート 2 (DDR2) SDRAM DDR3 SDRAM および低消費電力ダブル

HardCopy IIデバイスのタイミング制約

7. HardCopy II H51028-2.1 Stratix II FPGA FPGA ASIC HardCopy II ASIC NRE Quartus II HardCopy Design Center HCDC Quartus II TimeQuest HardCopy II 2 DR2 TimeQuest TimeQuest FPGA ASIC FPGA ASIC Quartus II

DDR3 SDRAMメモリ・インタフェースのレベリング手法の活用

WP-01034-1.0/JP DLL (PVT compensation) 90 PLL PVT compensated FPGA fabric 90 Stratix III I/O block Read Dynamic OC T FPGA Write Memory Run Time Configurable Run Time Configurable Set at Compile dq0 dq1

XC9500 ISP CPLD JTAG Port 3 JTAG Controller In-System Programming Controller 8 36 Function Block Macrocells to 8 /GCK /GSR /GTS 3 2 or 4 Blocks FastCO

- 5ns - f CNT 25MHz - 800~6,400 36~288 5V ISP - 0,000 / - / 36V8-90 8 - IEEE 49. JTAG 24mA 3.3V 5V PCI -5-7 -0 CMOS 5V FastFLASH XC9500 XC9500CPLD 0,000 / IEEE49. JTAG XC9500 36 288 800 6,400 2 XC9500

Stratix IIデバイス・ハンドブック Volume 1

3. & SII51003-4.0 IEEE Std. 1149.1 JTAG Stratix II IEEE Std. 1149.1 JTAG BST JTAG Stratix II Quartus II Jam.jam Jam Byte-Code.jbc JTAG Stratix II JTAG BST IOE I/O JTAG CONFIG_IO I/O Stratix II JTAG Stratix

コンフィギュレーション & テスト

SIIGX51005-1.0 5. & IEEE Std. 1149.1 (JTAG) Stratix II GX IEEE Std. 1149.1 JTAG BST JTAG Stratix II GX Quartus II Jam (.jam) Jam Byte-Code (.jbc) JTAG Stratix II GX JTAG BST IOE I/O JTAG CONFIG_IO I/O

IEEE (JTAG) Boundary-Scan Testing for Stratix II & Stratix II GX Devices

4. Stratix II Stratix II GX IEEE 49. (JTAG) SII529-3. PCB PCB Bed-of-nails PCB 98 Joint Test Action Group (JTAG) IEEE Std. 49. (BST) PCB BST 4-4-. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin

非圧縮の1080p60ビデオをサポートする3Gbps SDIコネクティビティ･ソリューション

LMH0340,LMH0341 Literature Number: JAJA432 SIGNAL PATH designer Tips, tricks, and techniques from the analog signal-path experts No. 113... 1-5...4... 7 1080p60 3Gbps SDI Mark Sauerwald, SDI Applications

5 2 5 Stratix IV PLL 2 CMU PLL 1 ALTGX MegaWizard Plug-In Manager Reconfig Alt PLL CMU PLL Channel and TX PLL select/reconfig CMU PLL reconfiguration

5. Stratix IV SIV52005-2.0 Stratix IV GX PMA BER FPGA PMA CMU PLL Pphased-Locked Loop CDR 5 1 5 3 5 5 Quartus II MegaWizard Plug-In Manager 5 42 5 47 rx_tx_duplex_sel[1:0] 5 49 logical_channel_address

MAX IIデバイスのIEEE （JTAG）バウンダリ・スキャン・テスト

3. MAX II IEEE 49. JTAG MII54-.6 PCB PCB Bed-of-nails PCB 98 Joint Test Action Group JTAG IEEE Std. 49. BST PCB BST 3 3. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin Signal Serial Data Out Core

Arria GXデバイスのIEEE (JTAG)バウンダリ・スキャン・テスト

3. Arria GX IEEE 49. (JTAG) AGX523-. PCB PCB Bed-of-nails PCB 98 Joint Test Action Group (JTAG) IEEE Std. 49. (BST) PCB BST 3 3. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin Signal Serial Data

XAPP858 - High-Performance DDR2 SDRAM Interface In Virtex-5 Devices

XAPP858 (v1.1) 2007 1 9 : Virtex-5 FPGA Virtex-5 DDR2 SDRAM : Karthi Palanisamy Maria George (v1.1) DDR2 SDRAM Virtex -5 I/O ISERDES (Input Serializer/Deserializer) ODDR (Output Double Data Rate) DDR2

Chip PlannerによるECO

13. Chip Planner ECO QII52017-8.0.0 ECO Engineering Change Orders Chip Planner ECO Chip Planner FPGA LAB LE ALM ECO ECO ECO ECO Chip Planner Chip Planner ECO LogicLock Chip Planner Quartus II Volume 2

? FPGA FPGA FPGA : : : ? ( ) (FFT) ( ) (Localization) ? : 0. 1 2 3 0. 4 5 6 7 3 8 6 1 5 4 9 2 0. 0 5 6 0 8 8 ( ) ? : LU Ax = b LU : Ax = 211 410 221 x 1 x 2 x 3 = 1 0 0 21 1 2 1 0 0 1 2 x = LUx = b 1 31

PLDとFPGA

PLDFPGA 2002/12 PLDFPGA PLD:Programmable Logic Device FPGA:Field Programmable Gate Array Field: Gate Array: LSI MPGA:Mask Programmable Gate Array» FPGA:»» 2 FPGA FPGALSI FPGA FPGA Altera, Xilinx FPGA DVD

R1RW0408D シリーズ

お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)

untitled

LeCroy Corporation 700 Chestnut Ridge Road Chestnut Ridge, NY, 10977 6499 Tel: (845) 578 6020, Fax: (845) 578 5985 Internet: www.lecroy.com 2010 by LeCroy Corporation. All rights reserved. LeCroy and other

デザインパフォーマンス向上のためのHDLコーディング法

WP231 (1.1) 2006 1 6 HDL FPGA TL TL 100MHz 400MHz HDL FPGA FPGA 2005 2006 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, and other designated brands included herein are trademarks of Xilinx,

プロセッサ・アーキテクチャ

2. NII51002-8.0.0 Nios II Nios II Nios II 2-3 2-4 2-4 2-6 2-7 2-9 I/O 2-18 JTAG Nios II ISA ISA Nios II Nios II Nios II 2 1 Nios II Altera Corporation 2 1 2 1. Nios II Nios II Processor Core JTAG interface

Nios II 簡易チュートリアル

Nios II Ver. 7.1 2007 10 1. Nios II Nios II JTAG UART LED 8 PIO LED < > Quartus II SOPC Builder Nios II Quartus II.sof Nios II IDE Stratix II 2S60 RoHS Nios II Quartus II http://www.altera.com/literature/lit-nio2.jsp

Avalon Memory-Mappedブリッジ

11. Avalon emory-apped QII54020-8.0.0 Avalon emory-apped Avalon- OPC Builder Avalon- OPC Builder Avalon- OPC Builder Avalon-11 9 Avalon- Avalon- 11 12 Avalon- 11 19 OPC Builder Avalon emory-apped Design

R1LV0416Dシリーズ　データシート

Wide Temperature Range Version 4M SRAM (256-kword 16-bit) RJJ03C0237-0100 Rev. 1.00 2007.05.24 262,144 16 4M RAM TFT 44 TSOP II 48 CSP 0.75mm 3.0V 2.7V 3.6V 55/70ns max 3µW typ V CC =3.0V 2CS 40 +85 C

ネットリストおよびフィジカル・シンセシスの最適化

11. QII52007-7.1.0 Quartus II Quartus II atom atom Electronic Design Interchange Format (.edf) Verilog Quartus (.vqm) Quartus II Quartus II Quartus II Quartus II 1 Quartus II Quartus II 11 3 11 12 Altera

HN58X2502/HN58X2504I

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R1LV1616H-I シリーズ

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FPGAメモリおよび定数のインシステム・アップデート

QII53012-7.2.0 15. FPGA FPGA Quartus II Joint Test Action Group JTAG FPGA FPGA FPGA Quartus II In-System Memory Content Editor FPGA 15 2 15 3 15 3 15 4 In-System Memory Content Editor Quartus II In-System

Quartus II - デバイスの未使用ピンの状態とその処理

Quartus II はじめてガイド デバイスの未使用ピンの状態とその処理 ver. 9.1 2010 年 6 月 1. はじめに ユーザ回路で使用していないデバイス上のユーザ I/O ピン ( 未使用ユーザ I/O ピン ) は Quartus II でコンパイルすることによりピンごとに属性が確定されます ユーザは 各未使用ユーザ I/O ピンがどのような状態 ( 属性 ) であるかに応じて 基板上で適切な取り扱いをする必要があります

R1RW0416DI シリーズ

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untitled

13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);

Microsoft PowerPoint - Altera_DDR3_Oct2009_ダウンロード用.ppt

40nm FPGA が実現する最先端メモリ インタフェース 日本アルテラ株式会社プロダクト マーケティング マネージャ橋詰英治 アルテラが提供する完全なソリューション CPLD 低コスト FPGA ミッド レンジ FPGA 高集積 高性能 多機能 FPGA ASIC エンベデッド プロセッサ IP コア製品群 開発ソフトウェア 開発キット 2 最新 40nm FPGA & ASIC 製品 11.3Gbps

R1RP0416D シリーズ

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Łñ“’‘‚2004

プリント

2 1,384,000 2,000,000 1,296,211 1,793,925 38,000 54,500 27,804 43,187 41,000 60,000 31,776 49,017 8,781 18,663 25,000 35,300 3 4 5 6 1,296,211 1,793,925 27,804 43,187 1,275,648 1,753,306 29,387 43,025

CANON_IT_catalog_1612

Image processing products Hardware /Software MatroxRadient Pro CL 7 HDR-26 HDR-26 Data Clock CC [4] UART Data Clock CC [4] UART Camera Link Interface w/ PoCL Camera Link Interface w/ PoCL Image Reconstruction

DL1010.PDF

Delta 1010 24 Bit/96 khz PCI Digital I/O Card 2 M-AUDIO 3 Rack Unit 1. Power LED LED MIDI LED LED MIDI Delta 1010 MIDI MIDI LED LED MIDI Delta 1010 MIDI MIDI MIDI MIDI MIDI MTC Delta 1010 MIDI MIDI MIDI

LM193/LM293/LM393/LM 回路入り低動作電圧低オフセット電圧コンパレータ

LM193,LM2903,LM293,LM393 LM193/ Low Power Low Offset Voltage Dual Comparators Literature Number: JAJSB74 2 LM293 2.0mV 2 A/D VCO MOS LM293 TTL CMOS LM293 MOS LM393 LM2903 Micro SMD 8 ( 0.3mm) Squarewave

LM9822 3 Channel 42-Bit Color Scanner Analog Front End (jp)

LM9822 LM9822 3 Channel 42-Bit Color Scanner Analog Front End Literature Number: JAJS680 LM9822 3 42 LM9822 AFE CIS CCD CDS / LM9822 14 6MHz ADC 600 / CCD CDS CCD CIS TTL/CMOS 14 6MHz 5V 5% I/O 3.3V 10%

「FPGAを用いたプロセッサ検証システムの製作」

FPGA 2210010149-5 2005 2 21 RISC Verilog-HDL FPGA (celoxica RC100 ) LSI LSI HDL CAD HDL 3 HDL FPGA MPU i 1. 1 2. 3 2.1 HDL FPGA 3 2.2 5 2.3 6 2.3.1 FPGA 6 2.3.2 Flash Memory 6 2.3.3 Flash Memory 7 2.3.4

matrox0

Image processing products Hardware/Software Software Hardware INDEX 4 3 2 12 13 15 18 14 11 10 21 26 20 9 8 7 6 5 Hardware 2 MatroxRadient 3 MatroxSolios MatroxMorphis MatroxVio 10 MatroxOrionHD 11 MatroxConcord

cm H.11.3 P.13 2 3-106-

H11.3 H.11.3 P.4-105- cm H.11.3 P.13 2 3-106- 2 H.11.3 P.47 H.11.3 P.27 i vl1 vl2-107- 3 h vl l1 l2 1 2 0 ii H.11.3 P.49 2 iii i 2 vl1 vl2-108- H.11.3 P.50 ii 2 H.11.3 P.52 cm -109- H.11.3 P.44 S S H.11.3

MS55D_J

POWERED MULTIMEDIA SPEAKERS 0 10 YST-MS55D POWERED MULTIMEDIA SPEAKERS VOLUME YST-MS55D POWERED MULTIMEDIA SPEAKERS BASS ii iii iv POWERED MULTIMEDIA SPEAKERS YST-MS55D BASS 0 10 POWERED MULTIMEDIA SPEAKERS

プログラマブル論理デバイス

第 8 章プログラマブル論理デバイス 大阪大学大学院情報科学研究科今井正治 E-mail: imai@ist.osaka-u.ac.jp http://www-ise.ist.osaka-u.ac.jp/~imai/ 26/2/5 26, Masaharu Imai 講義内容 PLDとは何か PLA FPGA Gate Arra 26/2/5 26, Masaharu Imai 2 PLD とは何か

26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1

FPGA 272 11 05340 26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1 FPGA skewed L2 FPGA skewed Linux

Microsoft PowerPoint - 3.3タイミング制御.pptx

3.3 タイミング制御 ハザードの回避 同期式回路と非同期式回路 1. 同期式回路 : 回路全体で共通なクロックに合わせてデータの受け渡しをする 通信における例 :I 2 C(1 対 N 通信 ) 2. 非同期式回路 : 同一のクロックを使用せず データを受け渡す回路間の制御信号を用いてデータの受け渡しをす 通信における例 :UART(1 対 1 通信 ) 2 3.3.1 ハザード 3 1 出力回路のハザード

VHDL

VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21

ELCODIS.COM - ELECTRONIC COMPONENTS DISTRIBUTOR

IC : = 2 MHz Max 2 : : TSSOP-20 RJJ03D0873-0200 Rev.2.00 2008.07.01 VIN Vout + DC 5 V DC 5 V DC 5 V DC 5 V DC 5 V Vbias (DC 12 V) VCC OUT -A GND OUT -B CS RAMP R2A20121 RT SYNC SS FB (+) OUT -C DELAY -1

ADC121S Bit, ksps, Diff Input, Micro Pwr Sampling ADC (jp)

ADC121S625 ADC121S625 12-Bit, 50 ksps to 200 ksps, Differential Input, Micro Power Sampling A/D Converter Literature Number: JAJSAB8 ADC121S625 12 50kSPS 200kSPS A/D ADC121S625 50kSPS 200kSPS 12 A/D 500mV

DELPHINUS EQUULEUS 2019 NASA SLS FPGA ( ) DELPHINUS 2

30 1631158 1 29 () 1 DELPHINUS EQUULEUS 2019 NASA SLS FPGA ( 0.010.1 ) DELPHINUS 2 1 4 1.1............................................ 4 1.2 (Lunar Impact Flush)............................. 4 1.3..............................................

Quartus II はじめてガイド ‐ Device and Pin Options 設定方法

ALTIMA Corp. Quartus II はじめてガイド Device and Pin Options 設定方法 ver.10.0 2010 年 9 月 ELSENA,Inc. Quartus II はじめてガイド Device and Pin Options 設定方法 目次 1. はじめに... 3 2. Device and Pin Options の起動... 3 3. Device and

LT 低コスト、シャットダウン機能付き デュアルおよびトリプル300MHz 電流帰還アンプ

µ µ LT1398/LT1399 V IN A R G 00Ω CHANNEL A SELECT EN A R F 3Ω B C 97.6Ω CABLE V IN B R G 00Ω EN B R F 3Ω 97.6Ω V OUT OUTPUT (00mV/DIV) EN C V IN C 97.6Ω R G 00Ω R F 3Ω 1399 TA01 R F = R G = 30Ω f = 30MHz

ANJ_1092A

Application Note SBAA066 ± ± ± ± µ ± ± ± ± 24 Bits 20/24MSB 2 s f S 768 khz 25 MHz (1) V IH 2.0 5.0 V (1) V IL 0 0.8 V (2) V IH 3.0 0 V (2) V IL 5.0 4.2 V (1) I IH V IH = V DD ±10 µa (1) I IL V IL = 0V

MSM514400E/EL

1 1,08,576-Word x -BiYNAMIC RAM : 2001 1 CMOS 1,08,576 2 CMOS 26/20 SOJ 26/20 TSOP L!"1,08,576!"5V 10%!" : TTL!" : TTL!" : 1,02 16ms 1,02 128ms L-!"!"CAS RAS RAS!"!" : 26/20 300mil SOJ (SOJ26/20-P-300-1.27)

ATLAS 2011/3/25-26

ATLAS 2011/3/25-26 2 LHC (Large Hadron Collider)/ATLAS LHC - CERN - s=7 TeV ATLAS - LHC 1 Higgs 44 m 44m 22m 7000t 22 m 3 SCT( ) SCT(SemiConductor Tracker) - - 100 fb -1 SCT 3 SCT( ) R eta=1.0 eta=1.5

TULを用いたVisual ScalerとTDCの開発

TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ

I? 3 1 3 1.1?................................. 3 1.2?............................... 3 1.3!................................... 3 2 4 2.1........................................ 4 2.2.......................................

II III I ~ 2 ~

中堅中小企業向け秘密保持マニュアル

20 15 14.6 15.3 14.9 15.7 16.0 15.7 13.4 14.5 13.7 14.2 10 10 13 16 19 22 1 70,000 60,000 50,000 40,000 30,000 20,000 10,000 0 2,500 59,862 56,384 2,000 42,662 44,211 40,639 37,323 1,500 33,408 34,472

ＰＲ映画-1

- 2 -

- 2 - - 3 - (1) (2) (3) (1) - 4 - ~ - 5 - (2) - 6 - (1) (1) - 7 - - 8 - (i) (ii) (iii) (ii) (iii) (ii) 10 - 9 - (3) - 10 - (3) - 11 - - 12 - (1) - 13 - - 14 - (2) - 15 - - 16 - (3) - 17 - - 18 - (4) -

2 1980 8 4 4 4 4 4 3 4 2 4 4 2 4 6 0 0 6 4 2 4 1 2 2 1 4 4 4 2 3 3 3 4 3 4 4 4 4 2 5 5 2 4 4 4 0 3 3 0 9 10 10 9 1 1

1 1979 6 24 3 4 4 4 4 3 4 4 2 3 4 4 6 0 0 6 2 4 4 4 3 0 0 3 3 3 4 3 2 4 3? 4 3 4 3 4 4 4 4 3 3 4 4 4 4 2 1 1 2 15 4 4 15 0 1 2 1980 8 4 4 4 4 4 3 4 2 4 4 2 4 6 0 0 6 4 2 4 1 2 2 1 4 4 4 2 3 3 3 4 3 4 4

1 (1) (2)

1 2 (1) (2) (3) 3-78 - 1 (1) (2) - 79 - i) ii) iii) (3) (4) (5) (6) - 80 - (7) (8) (9) (10) 2 (1) (2) (3) (4) i) - 81 - ii) (a) (b) 3 (1) (2) - 82 - - 83 - - 84 - - 85 - - 86 - (1) (2) (3) (4) (5) (6)

DS90LV011A 3V LVDS 1 回路入り高速差動出力ドライバ

3V LVDS Single High Speed Differential Driver Literature Number: JAJS962 Single High Speed Differential Driver 19961015 23685 ds200149 Input Voltage changed to 3.6V from 5V Updated DC and AC typs basic

.,. 0. (MSB). =2, =1/2.,. MSB LSB, LSB MSB. MSB 0 LSB 0 0 P

, 0 (MSB) =2, =1/2, MSB LSB, LSB MSB MSB 0 LSB 0 0 P61 231 1 (100, 100 3 ) 2 10 0 1 1 0 0 1 0 0 100 (64+32+4) 2 10 100 2 5, ( ), & 3 (hardware), (software) (firmware), hardware, software 4 wired logic

HN58V256Aシリーズ/HN58V257Aシリーズ　データシート

HN58V256A HN58V257A 256k EEPROM (32-kword 8-bit) Ready/Busy and RES function (HN58V257A) RJJ03C0132-0600 Rev. 6.00 2007. 05. 24 HN58V256A HN58V257A 32768 8 EEPROM ROM MNOS CMOS 64 3V 2.7 5.5V 120ns (max)

Arduino UNO IS Report No. Report Medical Information System Laboratory

Arduino UNO 2015 2 25 IS Report No. Report Medical Information System Laboratory Abstract ( ) Arduino / Arduino Bluetooth Bluetooth : Arduino Arduino UNO Arduino IDE micro computer LED 1............................

Microsoft PowerPoint - Ppt ppt[読み取り専用]

28nm FPGA の 最新メモリ インタフェース技術 2011 年 9 月 6 日日本アルテラ株式会社シニア プロダクト マーケティング マネージャ橋詰英治 アジェンダ 28nm FPGA 製品の概要 28nm FPGA 製品における外部メモリ インタフェース ソリューション 2 28nm FPGA 製品の概要 業界で最も広範な 28nm 製品ポートフォリオ 28nm 製品ポートフォリオ E, GX,

S1C60N08/60R08データシート

PF244-0 Micro MN SC60N08/60R08 4-bit Single Chip Microcomputer SC60N08.0 SC () SC60R08 SC60A08.0 SC, SC () SC60L08.5 SC () SC60A08/60R08 µ µ µ µ µ µ µ µ µ SC60A08/60R08 SC60R08 SC60N08/60R08 SC60N08/60A08/60R08

HN58C256A シリーズ/HN58C257A シリーズ　データシート

HN58C256A HN58C257A 256k EEPROM (32-kword 8-bit) Ready/Busy and RES function (HN58C257A) RJJ03C0133-0600Z Rev. 6.00 2006. 10. 26 HN58C256A HN58C257A 32768 8 EEPROM ROM MNOS CMOS 64 5V±10% 85ns/100ns (max)

Power Calculator

1 4... 4... 4... 5 6... 6... 6 isplever... 6... 7... 8... 8... 8 (NCD)... 9 (.vcd)... 10... 11...11... 12 Power Summary... 16 Logic Block... 19 Clocks... 20 I/O... 20 I/O Term... 21 Block RAM... 22 DSP...

LM mA 低ドロップアウト・リニア・レギュレータ

800mA 800mA LM1117I 800mA LM1117 Chris Russell LM1117 800mA 1.2V LM1117 LM317 LM1117 2 1.25V 13.8V 1.8V 2.5V 2.85V 3.3V 5V 5 LM1117 1 LM1117 LLP TO-263 SOT-223 TO-220 TO-252 10 F 19970801 23900 DS100919

Architecture Device Speciication Transceiver Coniguration Select Options in the Dynamic Reconiguration Controller (i required) Clocking Imp

2. SIV53002-3.0 Stratix IV GX 2 3 2 7 2 9 2 10 2 11 2 13 2 1 2009 3 Altera Corporation Stratix IV Device Handbook Volume 3 2 2 2 2 1. Architecture Device Speciication Transceiver Coniguration Select Options

OWNER'S MANUAL 321 321GS 1 2 3 4 AC INPUT MUSIC CENTER 5 6 7 8 9 10 RIGHT LEFT RIGHT LEFT 11 12 13 14 On-Off 15 On-Off Source - Volume + Enter Eject Source 16 SETTINGS SHUFFLE REPEAT DISC

1

Ver.1.04 Reference Document For LCD Module Product No Documenet No 1B3GB02 SPC1B3GB02V104 Version Ver.1.04 REPRO ELECTRONICS CORPORATION Maruwa Building 2F,2-2-19 Sotokanda,Chiyoda-ku,Tokyo 1001-0021 Japan

Microsoft PowerPoint - Lec pptx

Course number: CSC.T34 コンピュータ論理設計 Computer Logic Design 5. リコンフィギャラブルシステム Reconfigurable Systems 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/

Nios II ハードウェア・チュートリアル

Nios II ver. 7.1 2007 8 1. Nios II FPGA Nios II Quaruts II 7.1 Nios II 7.1 Nios II Cyclone II count_binary 2. 2-1. http://www.altera.com/literature/lit-nio2.jsp 2-2. Nios II Quartus II FEATURE Nios II

31 33

17 3 31 33 36 38 42 45 47 50 52 54 57 60 74 80 82 88 89 92 98 101 104 106 94 1 252 37 1 2 2 1 252 38 1 15 3 16 6 24 17 2 10 252 29 15 21 20 15 4 15 467,555 14 11 25 15 1 6 15 5 ( ) 41 2 634 640 1 5 252

AN520: DDR3 SDRAM Memory Interface Termination and Layout Guidelines

DDR3 SDRAM インタフェースの終端およびレイアウト ガイドライン 2009 年 5 月 AN-520-1.1 はじめに このアプリケーション ノートは システムのシグナル インテグリティを向上させる方法についてのガイドライン および DDR3 SDRAM インタフェースをシステム上に正しく実装するためのレイアウト ガイドラインを示しています 高まり続けるコンピューティングのニーズに対応するために

ADC082S021 2 Channel, 50 ksps to 200 ksps, 8-Bit A/D Converter (jp)

2 Channel, 50 ksps to 200 ksps, 8-Bit A/D Converter Literature Number: JAJSAA2 2 200KSPS 8 A/D 2 8 CMOS A/D 50kSPS 200kSPS / IN1 IN2 1 2 SPI QSPI MICROWIRE DSP 2.7V 5.25V 3V 1.6mW 5V 5.8mW 3V 0.12 W 5V

strtok-count.eps

IoT FPGA 2016/12/1 IoT FPGA 200MHz 32 ASCII PCI Express FPGA OpenCL (Volvox) Volvox CPU 10 1 IoT (Internet of Things) 2020 208 [1] IoT IoT HTTP JSON ( Python Ruby) IoT IoT IoT (Hadoop [2] ) AI (Artificial

Xilinx XAPP485 Spartan-3E FPGA における最大レート 666Mbps でのデシリアライズ、アプリケーション ノート

XAPP485 (v1.1) 2006 11 10 R : Spartan-3E FPGA Spartan-3E FPGA 666Mbps 1:7 : Nick Sawyer (v1.1) Spartan -3E 666 / (Mbps) 1:7 Spartan-3E 4 5 666Mbps 1/7 Spartan-3E FPGA DCM ( ) DFS ( ) 3.5 DDR ( ) 1:7 DDR

Lab GPIO_35 GPIO

6,GPIO, PSoC 3/5 GPIO HW Polling and Interrupt PSoC Experiment Lab PSoC 3/5 GPIO Experiment Course Material 6 V2.02 October 15th. 2012 GPIO_35.PPT (65 Slides) Renji Mikami Renji_Mikami@nifty.com Lab GPIO_35

AN 477: Designing RGMII Interface with HardCopy

FPGA および HardCopy デバイスとの RGMII インタフェースの設計 ver. 1.0 Application Note 477 はじめに RGMII(Reduced Gigabit Media Independent Interface) は IEEE 802.3z GMII に代わるもので ピン数の削減が図られています ピン数の削減は クロックの立ち上がりと立ち下がりの両エッジでデータをやりとりし

R1EV5801MBシリーズ　データシート

1M EEPROM (128-kword 8-bit) Ready/Busy and function R10DS0209JJ0100 Rev.1.00 131072 8 EEPROM ROM MONOS CMOS 128 2.7V 5.5V 150ns (max) @ Vcc=4.5V 5.5V 250ns(max) @ Vcc=2.7V 5.5V 20mW/MHz (typ) 110µW (max)

1 osana@eee.u-ryukyu.ac.jp : FPGA : HDL, Xilinx Vivado + Digilent Nexys4 (Artix-7 100T) LSI / PC clock accurate / Artix-7 XC7A100T Kintex-7 XC7K325T : CAD Hands-on: HDL (Verilog) CAD (Vivado HLx) : 28y4

LM837 Low Noise Quad Operational Amplifier (jp)

Low Noise Quad Operational Amplifier Literature Number: JAJSBB7 600 Low Noise Quad Operational Amplifier 2000 8 Converted to nat2000 DTD ds009047tl/h/9047 33020 19860602 10 V/ s ( ); 8 V/ s ( ) 25 MHz

スライド 1

isplever CLASIC 1.2 Startup Manual for MACH4000 Rev.1.0 isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 1 1. Page 3 2. Lattice isplever Design Flow Page 4 3. Page 5 3-1 Page 6 3-2 Page 7 3-3 Page

S1C60N05データシート

PF19-2 Micro MN 4-bit Single Chip Microcomputer µ µ 1 SC2 SC1 RESET RM 1,56 words x 12 bits SC System Reset Control Core CPU S1C6B RAM 8 words x 4 bits nterrupt Generator CM~ SEG~19 LCD Driver nput Port

高速データ変換

Application Report JAJA206 V+ R 5 V BIAS Q 6 Q R R 2 Q 2 Q 4 R 4 R 3 Q 3 V BIAS2 Q 5 R 6 V Ω Q V GS + R Q 4 V+ Q 2 Q 3 + V BE V R 2 Q 5 R Op Amp + Q 6 V BE R 3 Q 7 R 4 R 2 A A 2 Buffer 2 ± Ω Ω R G V+ Q.4.2

MAP2496.PDF

Audiophile 2496 24 Bit 96 khz 4 in/ 4 out PCI Digital Recording Interface with MIDI 2 M-AUDIO 3 PCI 1. INS1&2 IN1 IN2 2. OUTS1&2 OUT1 OUT2 3. 15 D-sub S/PDIF MIDI 4. S/PDIF S/PDIF DAT MD A/D S/PDIF 5.

3 5 動作試験 変調せず超音波を出し続ける (DC 出力) と, 最初の 15 秒程度は ピーーー という高周波音が聞こえ, そ れから ブブブブ というノイズが混ざり始めた. DC 出力の超音波焦点を電子秤に照射したところ, 最初は 0.60 g と表示されるものの, ノイズが混ざり始めると 0

1. Arduino Due, (1) (40 khz) (2)., [1] FPGA. FPGA 1, 50 MHz,, I/O,., CPU,, I/O,. Arduino Due [3] (84 MHz ). 5 40 khz., DIY [2]. 2. Arduino Due 40 khz... 2 1 tone() tone [4]. 1, Due [5]. 2 2 2 [6]. 5..

ＶＬＳＩ工学

2008/1/15 (12) 1 2008/1/15 (12) 2 (12) http://ssc.pe.titech.ac.jp 2008/1/15 (12) 3 VLSI 100W P d f clk C V 2 dd I I I leak sub g = I sub + I g qv exp nkt exp ( 5. 6V 10T 2. 5) gd T V T ox Gordon E. Moore,

ADC78H90 8-Channel, 500 kSPS, 12-Bit A/D Converter (jp)

8-Channel, 500 ksps, 12-Bit A/D Converter Literature Number: JAJSA63 8 500kSPS 12 A/D 8 12 CMOS A/D 500kSPS / AIN1 AIN8 8 SPI QSPI MICROWIRE DSP (AV DD ) 2.7V 5.25V (DV DD ) 2.7V AV DD 3V 1.5mW 5V 8.3mW

untitled

S ANIRTAO ANIR 1. 1.1. HAWAII-2 Rockwell Scientific Company(RSC: Teledyne) HAWAII-2 HAWAII-2 20482048 HgCdTe HAWAII-2 1 HAWAII-2 1 1 HAWAII-2 Rockwell Parameter Measured Performance Units Detector Interface

AD725: 輝度トラップ・ポートを備えた低コスト RGB-NTSC ／ PAL エンコーダ

AD725 NTSC/PAL HSYNC VSYNC 4FSC CLOCK XNOR CSYNC 4FSC CSYNC BURST NTSC/PAL 4FSC FSC 90 C FSC 0 C CSYNC FSC 90 C/270 C CLOCK AT 8FSC RED DC CLAMP Y X2 GREEN BLUE DC CLAMP DC CLAMP U V NTSC/PAL X2 X2 STND

AN 630: アルテラCPLD におけるリアルタイムISP およびISP クランプ

CPLD ISP ISP この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください AN-630-1.0 アプリケーション ノート このアプリケーションノートでは MAX II および MAX V デバイスにおけるリアルタイム ISP(In-System Programmability)

1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i

1030195 15 2 10 1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i 4-3-3 47 5 52 53 54 55 ii 1 VHDL IC VHDL 5 2 3 IC 4 5 1 2