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まさとしながだき
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1 第 2 章集積回路のデバイス MOSトランジスタダイオード抵抗容量インダクタンス配線広島大学岩田穆 1

2 半導体とは? 電気を通す鉄アルミニウムなどの金属は導体電気を通さないガラスゴムなどは絶縁体電気を通したり, 通さなかったり, 条件によって, 導体と絶縁体の両方の性質を持つことのできる物質を半導体半導体の代表例はシリコン電気伝導率広島大学岩田穆 2

3 半導体技術で扱っている大きさ間の大きさ一般的な技術現在研究しているところナノメートルの細菌人分子原子核髪毛ミクロンたんぱく質 1 m 10-3 m 10-6 m 10-9 m m m DNA 広島大学岩田穆 3

4 真性半導体自由に動ける電子は少ないので電気伝導度は低い抵抗は高い半導体バンド構造自由電子電子の対するポテンシャル伝導帯 E C 正孔フェルミ準位 E F E V 価電子帯広島大学岩田穆 4

5 n 型半導体自由電子は多いので電気伝導度は高い抵抗は低い As 半導体バンド構造 As 自由電子電子の対するポテンシャル伝導帯 E C ドナーレベル E F E V 価電子帯広島大学岩田穆 5

6 B p 型半導体正孔は多いので電気伝導度は高い抵抗は低い半導体バンド構造 B 電子の対するポテンシャル伝導帯 E C 正孔 E F アクセプタレベル価電子帯広島大学岩田穆 6

7 MOS 構造と p 型半導体の電導率制御金属 Metal 酸化膜 Oxide p 型半導体 p-type Semiconductor メタルに正電圧を与えるとーーーーーーーメタルに負電圧を与えると負電圧半導体の表面に電子が誘起され導体に近くなる半導体の表面に電子が誘起されず絶縁体に近くなる広島大学岩田穆 7

8 n チャネル MOS(n-MOS) トランジスタの構造ソース電極ゲート電極 ( ポリシリコン ) ドレイン電極ゲート酸化膜基板 (p 型半導体 ) ソース (n 型半導体 ) ドレイン (n 型半導体 ) 広島大学岩田穆 8

9 n-mos トランジスタの回路記号ソースゲートドレインゲート基板ゲート電圧ソース電子の流れ基板 ( バックゲート ) ドレインドレイン電流広島大学岩田穆 9

10 n-mos トランジスタの特性ゲートドレインソースドレイン電流 :I d スイッチオフ基板スイッチオンゲート電圧ソースゲートドレインドレイン電流 :I d 基板バックゲート + 0 ゲート電圧 : V t V t :MOS のしきい値電圧広島大学岩田穆 10

11 MOS 構造と n 型半導体の電導率制御金属 Metal 酸化膜 Oxide n 型半導体 n-type Semiconductor メタルに負電圧を与えるとメタルに正電圧を与えると半導体の表面に生孔が誘起され導体に近くなる半導体の表面に電子が誘起されず絶縁体に近くなる広島大学岩田穆 11

12 p チャネル MOS(p-MOS) トランジスタの構造ゲート電極 ( ポリシリコン ) ソース電極ドレイン電極ゲート酸化膜基板 (n 型半導体 ) ソース (p 型半導体 ) ドレイン (p 型半導体 ) 広島大学岩田穆 12

13 p チャネル MOS トランジスタの構造と特性ゲート基板 (n 型半導体 ) ドレイン (p 型半導体 ) ソース (p 型半導体 ) - V t 0 スイッチオフソースゲートドレイン電流ドレイン基板バックゲートスイッチオン Id 広島大学岩田穆 13

14 MOS トランジスタのスイッチモデルソーススイッチ OFF 状態蛇口モデルスイッチ ON 状態 R ゲートゲートゲート電子源ソースドレインソース電子源ドレインドレインゲートが閉じて水 ( 電子 ) は流れないゲートが開いて水 ( 電子 ) が流れる広島大学岩田穆 14

15 遮断領域 MOS トランジスタの電圧電流特性ゲート < V t n+ n+ ソースドレイン p 型 V t : しきい値電圧空乏層 ( 電子も正孔も存在しない ) ゲート電圧がしきい値電圧より低い場合ソース - 基板, ドレイン - 基板は逆バイアスの pn 接合であるので電流は流れない : スイッチオフの状態線形領域 > V t ソースゲートーーーーー表面反転層 ( チャネル ) ドレイン空乏層 ( 電子も正孔も存在しない ) ゲート電圧をしきい値電圧 (V t ) より上げるとシリコン表面に静電誘導で可動電子が多数存在する n 型表面反転層 ( チャネル ) ができる可動電子が多数存在する n 型ソースドレインがチャネルでつながった状態になるソースドレインの電圧に比例した電流が流れる広島大学岩田穆 15

16 ピンチオフ V ds 増加 MOS トランジスタの電圧電流特性ドレイン電圧が上がると, ドレインからの電界の影響でドレイン近傍に電子が存在できなりチャネル右端がドレイン左端に等しくなる時をピンチオフという飽和領域ーーーー ( チャネル ) 飽和の開始ピンチオフ点 V ds 増加ーーーーーー > V t ドレイン電圧がさらに上がるとチャネルはドレインから離れる. チャネルとドレイン間は空乏層であるがドレインの強い電界により, この空乏層のキャリアは高速にドレインに吸収される. ドレイン電圧はこの空乏層にかかり, 流れる電流はチャネルのキャリア密度により, ソースドレイン間電圧によらない一定の値となるドレイン電流がドレイン電圧に対して飽和する広島大学岩田穆 16

17 MOS の動作の様子 ( 遮断領域, 線形領域 ) =0V V ds =0V =0V V ds >0V ソースゲートドレイン >V t V ds =0V >V t V ds < V ds 内内チャネルゲート側チャネルゲート側広島大学岩田穆 17

18 MOS の飽和領域動作の様子 >V t, V ds > V ds >V t, V ds 増加内ゲート側 V ds 内ゲート側広島大学岩田穆 18

19 詳細な MOS トランジスタの構造 (1) ゲートドレインソース L W O 2 O 2 L eff シリコン基板キャリアの流れる方向 W: チャネル幅 L: チャネル長 0.35μm L = 0.35μm L eff L eff t ox 技術とは : 実効チャネル長 = L ΔL ソース, ドレインがゲートの下に入っているのでフィールド酸化膜 (~1μm) : ゲート酸化膜の厚さ広島大学岩田穆 19

20 詳細な MOS トランジスタの構造 (2) ゲートソース L W ドレイン MOS の周りはフィールド酸化膜で囲まれている. フィールド酸化膜が無いところに MOS ができる O 2 O 2 アクティブ領域というコンタクト ( 半導体とメタルをつなぐ ) 広島大学岩田穆 20

21 トランジスタの直流特性測定 I d : ドレイン電流ドレイン I g : ゲート電流 I b 基板電流電流計可変直流電源ゲート電圧ゲートソース基板 V bs 基板電圧 V ds ドレイン電圧 Is ソース電流広島大学岩田穆 21

22 20 15 I d 線形領域 V 電圧電流特性 ( 実測値 ) ds ( 0.8μmnMOS) W = 50 μm, L = 0.8μm, Vbs = 0V 飽和領域 =5V =4.5V =4V I d I g ゲート電圧 I s I b V ds ドレイン電圧 V bs 基板電圧 I d (ma) 10 5 =3.5V =3V =2.5V =2V 0 V ds (V) =1.5V =1V 広島大学岩田穆 22

23 I d 20 V gs 電圧電流特性 ( 0.8μmnMOS) W = 50 μm, L = 0.8μm, Vbs = 0V I d (ma) V ds =0V V ds =0.5V V ds =1V V ds =1.5V V ds =2V V ds =2.5V V ds =3v V ds =3.5V V ds =4V V ds =4.5V V ds =5V (V) 広島大学岩田穆 23

24 I ds 電圧電流特性 (Log - lin) V gs ( 0.8μmnMOS) W = 50 μm, L = 0.8μm, Vbs = 0V I d (A) V ds =0V V ds =0.5V V ds =1V V ds =1.5V V ds =2V V ds =2.5V V ds =3v V ds =3.5V V ds =4V V ds =4.5V V ds =5V (V) 広島大学岩田穆 24

25 I d (ma) 電圧電流特性線形領域 r ds = 1V / 8mA = 125Ω g ds = 8mS r ds = 5V / 0.2mA = 25kΩ g ds = ms V ds (V) 飽和領域 =5V =4.5V =4V =3.5V =3V =2.5V =2V =1.5V =1V 伝達コンダクタンストランスコンダクタンス g m = = = I V d gs S ( シーメンス ) ソースドレイン抵抗 r ds ソースドレインコンダクタンス g ds g ds 2mA = 4 ms 0.5V 1mA = 2 ms 0.5V I = V = 1 r ds = I V d ds 広島大学岩田穆 25

26 宿題 2008 年 10 月 14 日 1. 次の用語を説明せよ n 型半導体, p 型半導体, ドナー, アクセプター, キャリア, 伝導帯, 価電子帯広島大学岩田穆 26

27 I d = μ C n ox W L 2 ( ) V ds V gs V tn V ds 線形領域 Linear region 3 極管領域 Triode region =5V =4.5V I d (ma) 10 5 飽和領域 Saturation region Active region =4V =3.5V =3V =2.5V =2V =1.5V I d = μ n C 2 ox W L ( V V ) 2 gs tn V ds sat = V gs V tn =1V V ds (V) 広島大学岩田穆 27

28 遮断領域線形領域飽和領域しきい値電圧 MOS トランジスタの電流近似式キャリア移動度 I = d 0 W I d= μcox L 1 W I d= μcox 2 L V t = V to + ( V V ) gs ゲート酸化膜の容量 t V ( V V ) 2 gs t ds 2 ds V 2 { } V + 2φ φ γ 2 sb F F 真空の誘電率酸化膜の比誘電率 C ox = ε oε t ox ox ゲートとシリコンの仕事関数差 1 V to = φms 2φF BO ox + C 基板のフェルミ準位 kt N A φ = F In q ni ox ( Q + Q Q ) V sb =Vsource-Vbulk イオン注入されたチャネル領域の不純物の電荷シリコンとO2 界面の固定電荷空乏層中のイオン化した不純物の電荷広島大学岩田穆 28 I

29 I μm 以下の MOS の電圧電流特性は基本的な式からずれる d V ds ( 0.8μmnMOS) W = 50 μm, L = 0.8μm, Vbs = 0V 線形領域飽和領域 =5V =4.5V I d = κv sat c ox 速度飽和 V ( ) 2 gs V t ( V ) gs V t W V ( V ) gs ではなくに比例する t I d (ma) 10 =4V =3.5V =3V V ds (V) =2.5V =2V =1.5V =1V 広島大学岩田穆 29

30 トランスコンダクタンス g m 飽和領域, アクティフ領域では I d g m = β ( V ) 2 gs Vt 2 Id = = β ( V V ) V gs gs t = β = 2βI d μc ox = V W L gs 2I d V t g I m d = V gs 2 V t = 2β I d 広島大学岩田穆 30

31 MOS の断面構造ソースゲート V gs > V tn ドレイン O 2 n + ゲートチャネルバックゲート n + O 2 空乏層 p 基板 V b 広島大学岩田穆 31

32 ドレインコンダクタンスチャネル長変調効果 Vds が増加するとドレイン側の空乏層が広がりチャネル長が短くなる. このためにドレイン電流 Id が増加する. Id λ I d W = μ Cox gs t 1+ L ( ) 2 V V ( λv ) ds Vds λ: チャネル長変調係数ドレインコンダクタンス g ds = I V d ds = W μ Cox = L ( ) 2 Vgs Vt λ λid λ = 図 2.5 に MOS では g ds / I d ms / 4mA = 0.04 = 0.01V 1 広島大学岩田穆 32

33 MOS 線形回路モデルトランスコンダクタンスドレイン v d id バックゲートのトランスコンダクタンス g m g s V sb r ds ゲート v g v b 基板 v sb v s ソースが上がると I d が増加する V sb が上がると I d が減少する広島大学岩田穆 33

34 半導体集積回路のデバイス技術スケーリング則 : 縮小化技術広島大学岩田穆 34

35 V gs > V tn チャネル有 MOS の断面構造と寄生容量ソース Al n + C sb ポリシリコン p 基板ゲート C gs C gd C cb ドレイン n + C db L ov O 2 V gs < V tn ソースポリシリコンゲートドレインチャネル無 Al n + C gs C gd n + O 2 C cb C sb C db p 基板 L ov 広島大学岩田穆 35

36 MOS の寄生容量 ( 回路上 ) チャネルがある場合ゲート C gs C gd C gc ソース C sb C cb C db ドレインチャネルがない場合バルク ( シリコン基板 ) ゲート C gs C gd C gb ソースドレイン C sb C db バルク ( シリコン基板 ) 広島大学岩田穆 36

37 抵抗 ( 配線抵抗 ) L L W S 電流 ρs ρs ρs 電流 R = L ρ S R L = ρs W L W : 正方形の数スクエア数 L : 配線長 ρ s : シート抵抗 S : 断面積 ρ : 抵抗率 W : 配線幅 L : 配線長広島大学岩田穆 37

38 抵抗の構造 (a) 抵抗パターン L P + W to V dd (b) 拡散抵抗 N + Nwell N + (c) ポリ抵抗 Psub Poly to V dd N + Nwell N + Psub 広島大学岩田穆 38

39 容量の構造 (a) 容量パターン 1st Poly 2nd Poly (ormetal) (b) 2 層ポリシリコン容量 n- well Psub Poly (c) ゲート容量 P + P+implant n- well Psub (d) 2 層メタル容量 (MIM) n- well Psub 広島大学岩田穆 39

40 表 2.1 抵抗素子の特性拡散抵抗ゲートシリコン層ノンドープシリコン層シート抵抗 Ω 20-50Ω 100-1kΩ 絶対精度相対精度 10% 0.2-2% 10% 0.2-1% 10-20% 1-2% 表 2.2 容量素子の特性容量素子容量値絶対精度 MOS 容量 2-5fF/μm 2 2-5% 2 層ポリシリコン容量 1.5-2fF/μm % 相対精度 % % 広島大学岩田穆 40

41 集積化インダクター金属配線シリコン酸化膜シリコン基板広島大学岩田穆 41

42 W スパイラルインダクタ S G 広島大学岩田穆 42

43 VLSI の多層配線ビア配線断面図広島大学岩田穆 43

44 配線の静電容量 T W S W S W 配線 H シリコン基板電気力線 = + 広島大学岩田穆 44

45 配線容量 C ww C ww Cww C ww Cww C ww C ww Cf C f C pp シリコン基板 C pp : 平行平板容量 C f : フリンジ容量 C ww : 配線間容量基板間容量広島大学岩田穆 45

46 配線による遅延時間 V dd 広島大学岩田穆 46

47 配線容量, 配線抵抗,CR 時定数 T H W S W S シリコン 100 W W=S=k T=H= 一定シリコン断面図時定数 (p s ) 配線抵抗 (Ω/mm) 10 1 配線抵抗 RC 時定数全容量配線容量 (pf/mm) 基板間容量線間容量配線幅 (μm) 広島大学岩田穆 47

48 宿題 2008 年 10 月 21 日 1. 図 2.10 の特性のトランジスタで以下の 4 点における g m と g ds を求めよ 1V ds =1V, =3V, 2V ds =4V, =2V, 3V ds =1V, =1.5V 4V ds =2V, =5V 2. 抵抗率 10-3 Ωcm, 厚さ 1μm の抵抗のシート抵抗を求めよ. 10KΩ の抵抗素子を作るのに必要な L/W( 数 ) を求めよ. 広島大学岩田穆 48

49 I d (ma) 宿題解答電圧電流特性線形領域 g ds =0. 04mS V ds (V) 飽和領域 2 =5V =4.5V =4V =3.5V =3V =2.5V =2V =1.5V =1V g m = I V r ds d gs 1. 2mA 1 = = 2. 4mS 0. 5V 2mA 2 = = 4 ms 0. 5V 2mA 3 = = 4 ms 0. 5V 1mA 4 = = 2mS 0. 5V r ds 1 4 = 1 g r ds ds V = I ds d = 1V / 3mA = 333Ω 2 r ds = 5V / 0.2mA = 25kΩ 3 r ds = 5V / 0. 4mA = 12. 5kΩ = 3V / 7. 5mA = 400Ω 広島大学岩田穆 49

50 集積回路基礎宿題抵抗率 10-3 Ωcm, 厚さ 1μm の抵抗のシート抵抗を求めよ. 10KΩ の抵抗素子を作るのに必要な L/W( 数 ) を求めよ. 2. 教科書 p.45 演習問題 /10/28 広島大学岩田穆 50

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Microsoft PowerPoint - semi_ppt07.ppt 半導体工学第 9 回目 / OKM 1 MOSFET の動作原理しきい電圧 (V( TH) と制御 E 型と D 型 0 次近似によるドレイン電流解析半導体工学第 9 回目 / OKM 2 電子のエネルギーバンド図での考察金属 (M) 酸化膜 (O) シリコン (S) 熱平衡でフラットバンド伝導帯 E c 電子エネルギシリコンと金属の仕事関数が等しい界面を含む酸化膜中に余分な電荷がない