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1 HL-LHC ATLAS

2 (CERN) (LHC) 7 HL-LHC ATLAS ATLAS ASIC ASIC (DAQ) FPGA ASIC Gbps DAQ ASIC DAQ ATLAS ASIC DAQ FPGA FPGA ASIC DAQ PCI Express FPGA DAQ 5.83 Gbps

3 LHC HL-LHC ATLAS ATLAS ATLAS ASIC ASIC DAQ ASIC FE-I FPGA ToT Digital scan Analog scan

4 HL-LHC ATLAS ASIC PCI Express A FE-I4 73 A A A.3 FE-I B HL-LHC ATLAS ASIC 79 B.1 PCI Express B.2 PIO DMA B B.4 PCI Express

5 1.1 LHC [1] ATLAS ATLAS [3] [3] [3] ( )HL-LHC ATLAS [4] SCT Pixel ( )Pixel HL-LHC ATLAS [4] 200 ( ) Layer 0,Layer 1,... ( ) ( ) Ring 0,Ring 1, µm Al ASIC 1 ASIC [4] (ASIC) FE-I4 FE-I FE-I4 [6] Time-over-Threshold 2 ( ) ToT 1 ( ) ToT

6 2.4 FE-I4 RJ-45 Rx Tx FPGA Ethernet KC705 Ethernet PCI Express FMC SFP/SFP+ SMA [20] FE-I Deserializer ( )LVDS FPGA ( )FE-I4 V CM 2 2 V OD = V OH V OL FPGA LVDS FE-I4 1kΩ FE-I4 LVDS LVDS ( ) ( ) FE-I4 ( VC707 ) FPGA FE-I4 Ethernet FPGA Ethernet

7 MHz ( ) ( ) RunMode RunMode FE-I MHz ( ) ( ) S-curve 0.5 Q th ToT ( ) ToT ( ) ToT ToT ToT ToT Digital scan Analog Injection PCI Express ASIC FPGA FPGA PCI Express CPU PCI Express (FPGA )

8 3.2 YARR ([14] ) ASIC ASIC DMA Wishbone Bus Write Read DMA 32 bit DMA RMS DDR3 DMA (A+B+C) ( )DMA Read ( )DMA Write (A+C) ( )Read DMA ( )Write DMA A.1 [8] TCP UDP FE-I B.1 PIO ( ) DMA ( ) DMA

9 1.1 ATLAS Pixel ASIC [4][6][7] RD53A 1.28 Gbps Ethernet PCI Express -FPGA A.1 Trigger and Fast Commands A.2 Slow Commands B.1 PCI Express PCI Express 2.0 x

10 1 1.1 LHC 1.2 ATLAS 1.3 ATLAS ASIC LHC Large Hadron Collider (LHC) (CERN) 170 m 26.7 km 2009 LHC 4 (ATLAS, ALICE, CMS, LHCb) TeV 13 TeV cm 2 s 1 Fig.1.1 LHC LHC 40 MHz HL-LHC LHC LHC High-Luminosity Large Hadron Collider HL- LHC 2026 HL-LHC cm 2 s

11 Fig. 1.1: LHC の全体図 [1] ATLAS はスイス フランスの国境付近の地下に設置されて いる 4000 fb 1 を達成することを予定している [2] ルミノシティを高めることにより より高 統計量のデータを用いた解析が可能になり 新粒子の探索 精密測定 稀なプロセスなど の研究を詳細に進めることが可能になる ATLAS 実験 概要 A Troidal AparatuS (ATLAS) 実験は LHC 実験のうちの一つであり 標準理論の中で 質量の起源と考えられているヒッグス粒子の性質の精密測定や 超対称性粒子 余剰次元 物理の現象の探索など新物理の発見を目的とする 実験に使用される大型汎用粒子検出器 を ATLAS 検出器と呼ぶ ATLAS 検出器全体 (Fig.1.2) は 直径 25 m 長さ 44 m の円筒形で 陽子同士の衝突点 から生じる粒子を検出できる構造になっている また 多数の検出器の複合体であり 内 側から層状に 内部飛跡検出器 電磁カロリメータ ハドロンカロリメータ ミューオン 検出器の順に配置されている これらの複数の検出器を組み合わせることにより 粒子の 追跡と識別をすることが可能になる 次節以降では本研究に関係する内部飛跡検出器につ いて取り扱う 9

12 Fig. 1.2: ATLAS 検出器の全体図 [3] 10

13 1.2.2 内部飛跡検出器 2018 年現在の内部飛跡検出器 (Inner Detector; ID) は 内側からシリコンピクセル検出 器 (Pixel) シリコンストリップ検出器 (SemiConductor Tracker; SCT) ストローチュー ブ検出器 (Transition Radiation Tracker; TRT) から構成されており それぞれ衝突点で生 じた荷電粒子の通過位置を測定する 内部飛跡検出器の構造を Fig.1.3 に示す 大きさは 直径 2.1 m 全長は 6.2 m である 各検出器での粒子の通過位置の情報から粒子の飛跡を 再構成することにより 二次粒子発生点を精密に測定できる また 外部にはソレノイド 磁石を配置しており 荷電粒子の飛跡が 2 T の内部磁場によって曲げられるため 運動量 が測定できる Fig. 1.3: 現行の内部飛跡検出器の断面図 [3] Pixel Pixel は 微小な読み出しチャンネルを 2 次元格子状に多数並べたピクセルタイプのシ リコン検出器の層である 読み出しチャンネル毎のセンサーサイズが小さいため位置分 解能が高く 粒子密度の高い最内層でも粒子の飛跡の再構成の性能を維持する 現在の ピクセル検出器 (Fig.1.4) は 円筒状のバレル部分に 4 層 ディスク状のエンドキャップ部 分に 3 層ある バレル部最内層は Insertable B-Layer (IBL) と呼ばれるピクセルサイズが µm2 の層で 2014 年に導入された 残りのバレル部分の 3 層はピクセルサイズ が µm2 である ピクセルの読み出しチャンネルの総数は約 9360 万である 11

14 SCT(SemiConductor Tracker) SCT 1 80 µm 128 mm 2 40 mrad SCT 630 TRT(Transition Radiation Tracker) TRT 144 cm 4 mm 37 cm 4 mm π TRT 35 Fig. 1.4: [3] 12

15 1.2.3 HL-LHC ATLAS ATLAS 14 TeV cm 2 s 1 HL-LHC HL-LHC 7.5 HL-LHC HL-LHC Pixel SCT TRT Fig.1.5 HL-LHC Pixel 5 5 SCT 4 6 Fig. 1.5: ( )HL-LHC ATLAS [4] SCT Pixel ( )Pixel 13

16 Pixel Pixel HL-LHC Pixel 5 Pixel (Application Specific Integrated Circuit; ASIC) ASIC HL-LHC Pixel 1 Fig % Fig. 1.6: HL-LHC ATLAS [4] 200 ( ) Layer 0,Layer 1,... ( ) ( ) Ring 0,Ring 1, µm ATLAS

17 ASIC HL-LHC AT- LAS Fig.1.7 p n + n + p + n n p p Fig. 1.7: Al ATLAS ASIC 15

18 ASIC ASIC ASIC Fig.1.8 ASIC ASIC 1 ASIC Fig. 1.8: ASIC 1 ASIC [4] ATLAS Pixel (IBL) FE-I4 ASIC HL- LHC Pixel 5 Pixel 200 khz 1 MHz 5 25 ASIC RD53[5] RD53A ASIC ASIC RD53A 1 ASIC 16

19 FE-I4 ATLAS Pixel Insertable B-Layer(IBL) ASIC ASIC 20 mm 18.6 mm µm 250 µm RD53A RD53A 20 mm 11.8 mm RD53A ASIC HL-LHC 500 Mrad 500 Mrad Table 1.1 FE-I4 RD53A HL-LHC ASIC 5.12 Gbps 2 FE-I4 RD53A ASIC mm Columns Rows µm Mrad MHz 200 k 1 M 1 M Hz 160 M G 5.12 G bps Table 1.1: ATLAS Pixel ASIC [4][6][7] RD53A 1.28 Gbps 4 2 bps = bit per second. 1 17

20 1.4 HL-LHC ATLAS ASIC ASIC ASIC ASIC ASIC (DAQ) Fig.1.9 Fig. 1.9: (ASIC) FPGA FPGA Field-programmable gate array FPGA ASIC FPGA FPGA FPGA ATLAS 18

21 ASIC FPGA FPGA J.J Teoh [8][9] FPGA FPGA FPGA I/O [13] 19

22 2 ASIC DAQ FPGA FE-I ASIC HL-LHC ATLAS ASIC FE-I4 FPGA FPGA FPGA FPGA 3 FPGA 1 FPGA FPGA FPGA 1 SEABAS [10] SEABAS2 20

23 2.2 ピクセル検出器読み出し ASIC FE-I4 本章では FE-I4 2 を用いて読み出しシステムの動作を検証する FE-I4 ASIC との通信 テストが目的であり シリコンピクセルセンサーは接続されていない FE-I4 が実装され た基板の写真を Fig.2.1 に示す FE-I4 は細い金属ワイヤーにより基板上の回路パターン と電気的に接続されている 基板に FE-I4 が外部と通信をするためのコネクタ 電源供給 のためのコネクタ FE-I4 の動作設定を決めるためのジャンパーピン等が実装されている FE-I4 とのデジタル通信は 基板写真左下部の RJ-45 コネクタを介して行う Fig. 2.1: FE-I4 が実装された基板の写真 中央右の銀色の正方形のアルミカバーの上に置 かれたチップが FE-I4 である 信号処理回路の概要 この節では FE-I4 の内部の信号処理回路について述べる FE-I4 は各ピクセル毎に読 み出しチャンネルがあり チャンネル毎に独立したアナログ回路とデジタル回路をもつ また デジタル回路には回路の設定値を保存するレジスタが用意されている これらの概 要を説明する 2 FE-I4 はデザインのバージョンの違いにより現在 FE-I4A と FE-I4B があり 前者は FE-I4 のプロトタ イプ版かつ R&D 用に製造されたもので 後者の FE-I4B は ATLAS 検出器に搭載されているもので 2019 年から運転 (Run3) に対応するために Fig.1.5 の Barrel Layer 0 に配置されている この論文では FE-I4B を使用しており 全て FE-I4 と表記する 21

24 Fig.2.2 Q in V cal 2 2 AC 2 Fig (TDAC) (Time-over-Threshold; ToT) ToT FE-I4 40 MHz 1 (25 nsec) ToT ToT ASIC FE-I4 FE-I4 40 MHz FE-I4 FE-I FE-I4 RJ-45 3 RJ Fig Ethernet 22

25 Fig. 2.2: FE-I4 [6] Fig. 2.3: Time-over-Threshold 2 ( ) ToT 1 ( ) ToT 2 23

26 Fig. 2.4: FE-I4 RJ-45 Rx Tx 24

27 FE-I4 ( ) 2 FE-I TDAC GDAC FDAC PrmpVbpf FPGA Ethernet 4 FE-I4 Fig FPGA 1 FE-I4 FPGA [9] Fig. 2.5: FPGA Ethernet 4 Ethernet 1 IEEE

28 2.3.1 FPGA Xilinx, Inc. Kintex-7 FPGA KC705 Vitex-7 FPGA VC707 FPGA FPGA Ethernet PCI Express SFP/SFP+ SMA FPGA (FMC) 5 FPGA Fig.2.6 KC705 2 FE-I4 FPGA 10/100/1000 MHz Ethernet Ethernet TCP/IP 6 FE-I4 FPGA FE-I4 FPGA FPGA FPGA Mezzanine Card(FMC) FPGA 6 TCP/IP IP(Internet Protocol), TCP(Tansmission Control Protocol), UDP(User Datagram Protocol) RFC

29 Fig. 2.6: KC705 Ethernet PCI Express FMC SFP/SFP+ SMA [20] 27

30 2.3.2 FPGA FE-I4 [8][9] 7 KC705 VC707 FPGA 3 (HDL) 2 FPGA ASIC KC705/VC707 FPGA 1 1 FPGA 1 FPGA ASIC FPGA Xilinx Integrated Logic Analyzer (ILA) Fig.2.7 ASIC Data Transmitter(Tx) ASIC Data Receiver(Rx) Network Processor ASIC ASIC ASIC 7 SEABAS SEABAS2 28

31 Fig. 2.7: FPGA Fig.2.8 Fig.2.8 A.1 (Computer FPGA FE-I4) 1. FPGA TCP 8 2. UDP 9 (DAQ) FPGA 3. FPGA 8 Transmission Control Protocol RFC793 9 User Datagram Protocol RFC768 29

32 Fig. 2.8: FE-I4 30

33 4. FE-I4 5. ( A.1 ) 6. FPGA FE-I4 (FE-I4 FPGA Computer) 1. FE-I FIFO 5. TCP FPGA Fig.2.9 Fig.2.10 FE-I4 1 Fig.2.8 Deserializer 160 MHz MHz MHz 10 8b/10b 8 8 FIFO 125 MHz Fig.2.11 Fig.2.11 FPGA TCP FE-I4 FE-I4 8 FIFO FE-I4 FPGA FE-I4 FPGA 31

34 Fig. 2.9: Deserializer 10 Fig. 2.10: 32

35 Fig. 2.11: 33

36 Fig.2.1 Ethernet RJ-45 FE-I4 Fig FPGA FMC FPGA FE-I4 FPGA Fig.2.12 LVDS(Low voltage differential signaling)[12] Fig. 2.12: ( )LVDS FPGA ( )FE-I4 V CM 2 2 V OD = V OH V OL Fig kΩ Fig.2.14 FE-I4 RJ mm FMC ( ;TB- FMCL-PH) FPGA FMC FE-I4 FPGA Fig High Low 34

37 Fig. 2.13: インタフェースカードの回路図 上図は FPGA からの LVDS 信号を FE-I4 用 の信号電圧に変換する回路を示す 電圧レベルは 1kΩ の抵抗により下げている 下図は FE-I4 からの LVDS 信号を LVDS 信号で出力するバッファ回路である Fig. 2.14: インタフェースカードの写真 (左) 裏面 (右) 表面 35

38 Fig. 2.15: FE-I4 ( VC707 ) FPGA FE-I4 Ethernet FPGA Ethernet 36

39 2.4 FPGA FE-I4 FPGA FE-I4 FPGA ToT FPGA FE-I4 (Fig.2.12) FPGA 2 10 MΩ DC FPGA FE-I4 7 Ethernet (1 m) Fig.2.16 Fig.2.17 Fig.2.17 V CM 670 mv HIGH V OH 730 mv LOW V OL 600 mv mv Fig

40 Fig. 2.16: 38

41 Fig. 2.17: FPGA Fig.2.18 Fig.2.18 RJ-45 FE-I4 LEMO 50Ω AC Fig.2.19 RunMode Run- Mode FE-I MHz FE-I4 FE-I4 (PLL) 160 MHz 39

42 Fig. 2.18: Fig. 2.19: 40 MHz ( ) ( ) RunMode RunMode

43 ASIC FE-I4 Fig.2.20 RJ-45 FE-I4 50Ω AC 1 m Ethernet 20 cm Fig.2.21 Fig. 2.20: FE-I4 Fig.2.21 FE-I4 FE-I4 FPGA FPGA 41

44 Fig. 2.21: 40 MHz ( ) ( ) Fig.2.22 FE-I4 10 8B/10B Decoder 10 8 Fig b/10b FE-I4 Fig.2.22 FPGA Fig.2.3 TDAC 5 GDAC 5 42

45 Fig. 2.22: [8] 1. Fig.2.3 C inj1 C inj S S-curve S-curve Fig S-curve erf 1 f(q inj ) = 1 2 (1 + erf(q inj Q th 2σ )) (2.1) 1 erf(x) = 2 π x 0 e t2 dt 43

46 Q inj Q th σ Q th GDAC TDAC GDAC TDAC Fig. 2.23: S-curve 0.5 Q th 3600 Fig ToT ToT ToT ToT Fig.2.25 ToT ToT 44

47 # pixels Target threshold : 3600e Blue : Before tuning Red : After tuning Threshold [e] Fig. 2.24: 3600 ToT PrmpVbpf 8 FDAC 4 ToT ToT [8] 1. Fig.2.2 C inj1 C inj2 ToT 2. PrmpVbpf ToT ToT ToT = a PrmpVbpf + b (2.2) 3. ToT PrmpVbpf 4. FDAC TDAC 45

48 Fig. 2.25: -ToT ( ) ToT ( ) ToT 46

49 20000 ToT 10 ToT Fig.2.26 ToT Target ToT : 10 for 20000e Blue : Before tuning Red : After tuning ToT Fig. 2.26: ToT ToT ToT 50 ToT 8 ToT 10 ToT Digital scan Analog scan Fig.2.2 FE-I4 2 Analog injection Digital injection Analog injection Digital injection Analog scan Digital scan 47

50 FPGA FE-I4 Digital scan Analog scan FE-I4 FE-I4 10 Digital scan Fig.2.27 Digital scan 2 Fig.2.27 Column 41 Column Z Rows Digital Injection Result Columns 0 Fig. 2.27: Digital scan FE-I4 FPGA 48

51 Analog scan Fig.2.28 Analog scan Analog scan Digital scan Fig.2.28 Column 40 Column Rows Analog Injection Result Columns 0 Fig. 2.28: Analog Injection FE-I4 FPGA 2.5 Kintex-7 FPGA KC705 Vitex-7 FPGA VC707 FPGA FE-I4 ToT FE-I4 HL-LHC ASIC 5.12 Gbps FPGA 5.12 Gbps FPGA 49

52 Ethernet 1 Gbps J.J.Teoh [8] 1. FPGA Gigabit Ethernet TCP Gbit Ethernet TCP/IP FPGA 3. 1 ASIC FPGA FPGA Gbit Ethernet TCP/IP FPGA IP 12 3 FPGA FPGA GB 12 50

53 3 HL-LHC ATLAS ASIC HL-LHC ATLAS ASIC FPGA 3.1 ASIC 3.2 FPGA HL-LHC ATLAS ASIC FPGA HL-LHC ATLAS ASIC ASIC 5.12 Gbps FE-I4 FPGA PCI Express Kintex-7 FPGA KC705 (Fig.2.6 ) FPGA 51

54 3.1.2 Fig.3.1 ASIC FPGA FPGA ASIC FPGA Fig. 3.1: PCI Express ASIC FPGA FPGA PCI Express CPU PCI Express (FPGA ) Fig.3.1 ASIC FPGA FPGA ASIC FPGA FPGA 2.0 Gbps HL-LHC ATLAS ASIC 1.28 Gbps 4 FPGA FPGA 52

55 FPGA PCI Express FPGA FPGA PCI Express FPGA Kintex-7 FPGA KC705 PCI Express PC PCI Express B.1 ASIC 5.12 Gbps FPGA PCI Express 2.0 x4 1 FPGA PCI Express 2 16 Gbps PCI Express FPGA ASIC FPGA PCI Express FPGA PIO(Programmed Input/Output) DMA(Direct Memory Access) PIO CPU 1 PCI Express Gbps PCI Express 4 x4 2 53

56 DMA CPU DMA B.2 FPGA DMA DMA FPGA CPU PCI Express DMA YARR 3 [14] YARR YARR KC705 FPGA IP FPGA YARR Fig FPGA PCI Express ASIC ASIC (TxCore) ASIC FPGA (Rx- Core) FPGA FPGA DMA DMA B.3 3 Yet Another Rapid Readout 54

57 (Computer FPGA ASIC) 1. FPGA PCI Express FPGA 2. FPGA 3. TxCore FPGA ASIC 4. FPGA ASIC (ASIC FPGA Computer) 1. ASIC 2. RxCore 3. FPGA 4. DMA DMA FPGA DMA PCI Express 2 Ethernet Table 3.1 PCI Express DMA 3.3 Ethernet PCI Express I/F Ethernet PCI Express 1.0 Gbps 6.4 Gbps TCP/IP DMA Table 3.1: Ethernet PCI Express -FPGA 55

58 Fig. 3.2: YARR ([14] ) ASIC ASIC DMA Wishbone Bus 56

59 3.2 PCI Express KC705 FPGA DMA Fig.3.2 ASIC ASIC FPGA FPGA FPGA FPGA DMA DMA FPGA Fig.3.3 Linux OS 2 FPGA 4 FPGA DMA FPGA [13] FPGA 57

60 Fig. 3.3: Write Read Fig Byte Byte DMA DMA FPGA DMA FPGA 5.12 Gbps DMA 4 Linux [17] 5 1 Byte = 8 bit 58

61 Fig. 3.4: DMA 32 bit

62 Write (PC FPGA ) DMA FPGA DDR3 3. Read (FPGA PC ) 1. FPGA DMA FPGA DDR (Data Transfer Time) DMA gettimeofday Data Size Transfer speed = (3.1) Data Tansfer Time 1 KiB (RMS) Fig KiB 50 KiB Read Write 300 KiB 750 MB/s Read 512 KiB MB/s 91.0 %(DMA 800 MB/s 100 % ) Byte 1 KiB( ) SI 10 3 Byte 1 KB( ) 60

63 1000 DDR3 DMA Transfer Benchmark Transfer speed [MByte/s] Gbps(640MB/s) DMA WRITE (PCtoFPGA) DMA READ (FPGAtoPC) Data Size [KiB] Fig. 3.5: DMA RMS DMA PCI Express 2 PCI Express GB/s DMA 200 MHz MB/s 800 MB/s 100 % [18] PCI Express 7 16 Byte 8 ( ) 256 Byte 6.25 % (3.1) 6.25 % 94.1 % 7 (TLP) 8 TLP 3 DW 4 DW DW Double Word 1 DW=32 bit 61

64 CPU DMA DMA 256 Byte 91.0 % DMA 5.12 Gbps (640 MB/s) 200 KiB DMA DMA DMA DMA DMA FPGA DMA DMA DMA = (A)+DMA (B)+ (C) (3.2) UNIX gettimeofday 1 KB FPGA DMA Read FPGA DMA Write Read Write 100 Fig.3.6 Fig.3.7 DMA gettimeofday 62

65 1 DMA Read Time 70 1 DMA Write Time Time [msec] Time [msec] Data size [KiB] Data size [KiB] 0 Fig. 3.6: DDR3 DMA (A+B+C) ( )DMA Read ( )DMA Write Time [msec] Without DMA Read Time Time [msec] Without DMA Write Time Data size [KiB] Data size [KiB] 0 Fig. 3.7: (A+C) ( )Read DMA ( )Write DMA 63

66 0.1% Fig KiB Read Write Fig.3.6 Fig KiB 0 KiB 60 KiB 70 KiB DMA 100 KiB DMA 32 bit PC FPGA DMA FPGA PC DMA (BER) (3.3) [19] N BER N CL BER E BER E/N ln (1 CL) BER upper limit = N (3.3) Table % HL-LHC ATLAS ASIC 64

67 [KiB] Iterations Total Data [GiB] Error BER upper limit (CL=95%) Table 3.2: ToT 8 26 ASIC FPGA FPGA FPGA PCI Express 200 KiB Fig KiB 5.12 Gbps 1 FPGA 1 (1 BER) N BER N = = BER ( ) 1 = % 1 HL-LHC ATLAS [4] Fig % ( ) [ch] 0.02 [%/ch] =

68 1 95% ( ) = FPGA PCI Express DMA FPGA MB/s (5.83 Gbps) DMA 95% Gbps FPGA AISC FPGA ASIC ASIC ASIC FPGA ASIC FPGA YARR FPGA ASIC 1 FPGA 2 ASIC 5.12 Gbps Gbps DMA DMA 200 MHz Gbps 250 MHz 64 66

69 16 Gbps DMA 2 ASIC FPGA PCI Express PCI Express PCI Express 2.0 x4 PCI Express PCI Express DMA DMA PCI Express 67

70 4 HL-LHC ASIC RD53A 2 FPGA ATLAS ASIC FE-I4 FPGA FE-I4 FE-I4 HL-LHC ATLAS ASIC FPGA 5.12 Gbps PCI Express DMA FPGA 5.83 Gbps 95% FPGA FPGA ASIC PCI Express FPGA ASIC RD53A 68

71 [1] Philippe Mouche, Overall view of the LHC [2] G.Apollinari, O.Bruening, T.Nakamoto, L.Rossi, High Luminosity Large Hadron Collider HL-LHC (2017). [3] ATLAS Collaboration, The ATLAS Experiment at the CERN Large Hadron Collider, JINST 3 S08003 (2008). [4] ATLAS Collaboration, Technical Design Report for the ATLAS Inner Tracker Pixel Detector (2017). [5] [6] FE-I4 Collaboration, The FE-I4B Integrated Circuit Guide, Version 2.3 (2012). [7] Garcia-Sciveres, Maurice, RD53A Integrated Circuit Specifications, Version 3.2 (2015). [8] Teoh Jia Jian, Development of SiTCP Based Readout System for The ATLAS Pixel Detector Upgrade (2012). [9] SEABAS DAQ Page for ATLAS Pixel Upgrade. seabaspixeldaq [10] T.Uchida and Y.Arai, SEABAS User Manual Rev.02 (2008). [11] T.Uchida, Hardware-Based TCP Processor for Gigabit Ethernet, IEEE Trans. Nucl. Sci., Vol 55, No.3, , pp [12] An Overview of LVDS Technology, Texas Instruments, AN-971, July http: // 69

72 [13] Yet Another Rapid Reaodut. [14] Timon Heim, YARR - A PCIe based Readout Concept for Current and Future AT- LAS Pixel Modules (2017). [15] OpenCores,WISHBONE,Revision B.4 Specification (2010). org/howto/wishbone [16] Simon Deprez, Technical Specification Gennum GN4124 Core For FMC Projects (2010). [17] Jonathan Corbet, Alessandro Rubini, and Greg Kroah-Hartman. Linux Device Drivers, 3rd Edition. O Reilly Media Inc, [18], PCI Express (CQ ) (2010) [19] XILINX, AR# BER measure and test time. support/answers/66799.html [20] [21] 70

73 ATLAS (KEK) Fermilab KEK SVX FE-I4 KEK Fermilab DAQ FPGA FPGA ATLAS DAQ FE-I4 YARR Timon Heim 71

74 Bee Beans Technologies SiTCP SiTCP KEK FPGA SiTCP KC705 FE-I4 DAQ FE-I4 DAQ DAQ SVX FE-I4 SEABAS Jia Jian Teoh FE-I4 DAQ FE-I4 ATLAS 6 72

75 A FE-I4 2 FE-I4 A.1 Network Processor Ethernet FPGA SiTCP SiTCP(Silicon Transmission Control Protocol) KEK Xilinx FPGA [11] TCP/IP SiTCP Ethernet FPGA PC SiTCP TCP/IP 1 Gigabit Ethernet 10 Mbps 1 Gbps 1 73

76 (DAQ) UDP FPGA FPGA 125 MHz Registers DAQ FPGA FPGA 1 8 Command Generator FE-I4 FPGA FE-I4 Registers Manchester Encoder FE-I4 DC( ) Deserializer FE-I (Fig.2.9 ) 10 8B/10B Decoder ASIC 160 Mbps MHz 74

77 8B/10B Decoder FE-I4 8b/10b MHz 8b/10b DC FIFO FIFO First In, First Out 8B/10B Decoder SiTCP FIFO SiTCP 75

78 A.2 FE-I4 [9] J.J Teoh [8] FE-I4 Fig.2.2 Fig.A.1 1. FPGA TCP 2. FE-I4 3. FE-I4 4. FE-I4 5. FPGA 6. FPGA 7. FE-I4 8. FPGA 8B/10B 9. FPGA

79 Fig. A.1: [8] TCP UDP FE-I4 77

80 A.3 FE-I4 FE-I4 Trigger Fast Slow 3 (Table A.1) Trigger LV1 Fast BCR ECR CAL 3 Slow Table A LV1 BCR ECR CAL Digital scan Analog scan ToT Slow FE-I4 Name Field1 Field2 size(bits) 5 4 Descriptions LV Level 1 Trigger BCR Bunch Counter Reset ECR Event Counter Reset CAL Calibration Pulse Slow Slow command header Table A.1: Trigger and Fast Commands Name Field3 Field4 Field5 Field6 size(bits) Descriptions RdRegister 0001 ChipID Address - Read addressed global memory registe WrRegister 0010 ChipID Address Data Write into addressed global memory register WrFrontEnd 0100 ChipID xxxxxx Data Write conf data to selected shift register(s) GlobalReset 1000 ChipID - - Reset command; Puts the chip in its idle state GloablPulse 1001 ChipID Width - Has variable pulse width and functionality RunMode 1010 ChipID sssccc - Sets RunMode or ConfMode Table A.2: Slow Commands 78

81 B HL-LHC ATLAS ASIC B.1 PCI Express PCI 1 Express 1 CPU PCI Express / PCI Express PCI Express Table B.1 2 Revision (MB/s/Lane) Table B.1: PCI Express PCI Express 2.0 x4 1 Peripheral Component Interconnect 2 79

82 B.2 PIO DMA PIO DMA PIO (Pogrammed Input/Output) PCI Express DMA (Direct Memory Access) PIO DMA PIO PCI Express Fig.B.1 PIO DMA PIO I/O DMA I/O DMA 80

83 Fig. B.1: PIO ( ) DMA ( ) DMA B Fig.3.2 Host computer 2 Ethernet FPGA PCI Express 3 FPGA PIO Wishbone Bus Wishbone 1 FPGA [15] Fig.3.2 FPGA Wishbone TxCore Wishbone

84 Wishbone express core PCI Express FPGA Wishbone PCI Express FPGA DMA DMA Fig.3.2 TxCore TxCore FPGA ASIC ASIC TxCore FE-I4 FE-I4 (Command Generator) (Manchester Encoder) FPGA ASIC RxCore ASIC ASIC FPGA FPGA RxCore 8b/10b 64b/66b 4 Memory Controller External Memory RxCore FPGA DDR3 5 DMA b/10b 25% 64b/66b 3.125% RD53A 5 DDR3 SDRAM Double-Data-Rate3 Synchronous Dynamic Random Access Memory 82

85 KC705 VC707 1 GB DDR3 FPGA DMA Controller DMA FPGA DMA 200 MHz MB/s DMA [16] B.4 PCI Express CPU : Intel Core TM i7-7700k Processor (8M Cache, up to 4.50 GHz) Motherboard : ASRock Z270 Pro4 Memory : 4GB Samsung DDR x2 Operating System : CERN CentOS Linux release

ATLAS 2011/3/25-26

ATLAS 2011/3/25-26 ATLAS 2011/3/25-26 2 LHC (Large Hadron Collider)/ATLAS LHC - CERN - s=7 TeV ATLAS - LHC 1 Higgs 44 m 44m 22m 7000t 22 m 3 SCT( ) SCT(SemiConductor Tracker) - - 100 fb -1 SCT 3 SCT( ) R eta=1.0 eta=1.5

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