MAX 10高速LVDS I/Oユーザーガイド

Size: px
Start display at page:

Download "MAX 10高速LVDS I/Oユーザーガイド"

Transcription

1 MAX 10 高速 LVDS I/O ユーザーガイド 更新情報 UG-M10LVDS 101 Innovation Drive San Jose, CA

2 目次 -2 目次 MAX 10 高速 LVDS I/O の概要 アルテラのソフト LVDS 実装の概要 MAX 10 高速 LVDS のアーキテクチャと機能 MAX 10 LVDS チャネルのサポート MAX 10 LVDS SERDES I/O 規格のサポート MAX 10 高速 LVDS 回路 MAX 10 高速 LVDS I/O の位置 低速領域に位置する差動 I/O ピン MAX 10LVDS トランスミッタのデザイン 高速 I/O トランスミッタ回路 LVDS トランスミッタのプログラマブル I/O 機能 プログラマブル プリエンファシス プログラマブル差動出力電圧 LVDS トランスミッタ I/O の終端方式 エミュレーション LVDS の外部終端 Sub-LVDS トランスミッタの外部終端 SLVS トランスミッタの外部終端 エミュレーション RSDS エミュレーション Mini-LVDS およびエミュレーション PPDS トランスミッタの外部終端 LVDS トランスミッタ用 FPGA デザインの実装 トランスミッタ モードのアルテラのソフト LVDS IP コア 高速 I/O のタイミング バジェット ガイドライン :LVDS トランスミッタ チャネルの配置 ガイドライン :LVDS チャネル PLL の配置 ガイドライン :LVDS トランスミッタ ロジックの配置 ガイドライン :E144 パッケージ向けに LVDS プリエンファシスを有効にする LVDS トランスミッタのデバッグとトラブルシューティング ハードウェアのデバッグ前に RTL シミュレーションを行う ジオメトリ ベースと物理ベースの I/O ルール MAX 10 LVDS レシーバのデザイン 高速 I/O レシーバ回路 ソフト デシリアライザ データ リアラインメント ブロック ( ビット スリップ )...4-2

3 目次 -3 LVDS レシーバ I/O の終端方式 LVDS mini-lvds RSDS およびレシーバの外部終端 SLVS レシーバの外部終端 Sub-LVDS レシーバの外部終端 TMDS レシーバの外部終端 HiSpi レシーバの外部終端 LVPECL レシーバの外部終端 LVDS レシーバ用 FPGA デザインの実装 レシーバ モードのアルテラのソフト LVDS IP コア 高速 I/O のタイミング バジェット ガイドライン : フローティング LVDS 入力ピン ガイドライン :LVDS レシーバ チャネルの配置 ガイドライン :LVDS チャネル PLL の配置 ガイドライン :LVDS レシーバ ロジックの配置 ガイドライン :LVDS レシーバのタイミング制約 LVDS レシーバのデバッグとトラブルシューティング ハードウェアのデバッグ前に RTL シミュレーションを行う ジオメトリ ベースと物理ベースの I/O ルール MAX 10 LVDS トランスミッタとレシーバのデザイン トランスミッタとレシーバのインタフェース LVDS トランスミッタとレシーバ用 FPGA デザインの実装 LVDS トランスミッタとレシーバで PLL を共有する実装 アルテラのソフト LVDS IP コアの初期化 LVDS トランスミッタとレシーバのデバッグとトラブルシューティング ハードウェアのデバッグ前に RTL シミュレーションを行う ジオメトリ ベースと物理ベースの I/O ルール MAX 10 高速 LVDS ボード デザインの考慮事項 ガイドライン : 信号品質の向上 ガイドライン : チャネル間スキューのコントロール ガイドライン : ボード デザイン制約の決定 ガイドライン : ボードレベル シミュレーションの実行 アルテラのソフト LVDS IP コアの参考資料 アルテラのソフト LVDS のパラメータ設定 アルテラのソフト LVDS のインタフェース信号 MAX 10 高速 LVDS I/O ユーザー ガイドのアーカイブ... A-1

4 目次 -4 MAX 10 高速 LVDS I/O ユーザー ガイドの改訂履歴... B-1

5 MAX 10 高速 LVDS I/O の概要 1 UG-M10LVDS 更新情報 MAX 10 デバイス ファミリは LVDS I/O バンクおよびアルテラのソフト LVDS IP コアを使用して 高速 LVDS プロトコルをサポートしています 表 1-1: MAX 10 I/O バンクの LVDS I/O バッファ サポートのまとめ I/O バッファ タイプ真の LVDS 入力バッファ真の LVDS 出力バッファエミュレーション LVDS 出力バッファ I/O バンク サポートすべての I/O バンクデバイス下側の I/O バンクのみすべての I/O バンク MAX 10 の D バリアントと S バリアントで LVDS I/O 規格のサポートが異なります 詳しくは関連情報を参照してください 関連情報 2-1 ページの MAX 10 高速 LVDS のアーキテクチャと機能高速 LVDS アーキテクチャとデバイスがサポートする機能について説明します 3-1 ページの MAX 10LVDS トランスミッタのデザインアルテラのソフト LVDSIP コアを使用して MAX 10 デバイスに LVDS トランスミッタを実装するための情報とガイドラインを提供します 4-1 ページの MAX 10 LVDS レシーバのデザインアルテラのソフト LVDSIP コアを使用して MAX 10 デバイスに LVDS トランスミッタを実装するための情報とガイドラインを提供します 5-1 ページの MAX 10 LVDS トランスミッタとレシーバのデザイン同じ MAX 10 デバイスに LVDS トランスミッタとレシーバの両方を実装するための設計ガイドラインを提供します 7-1 ページのアルテラのソフト LVDS IP コアの参考資料 MAX 10 デバイスのアルテラのソフト LVDS IP コアのパラメータと信号を一覧表示します 2-7 ページの MAX 10 LVDS SERDES I/O 規格のサポートサポートされている LVDS I/O 規格と サポートされている MAX 10 デバイスの種類を一覧表示します Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

6 1-2 アルテラのソフト LVDS 実装の概要 UG-M10LVDS 8-1 ページの MAX 10 高速 LVDS I/O ユーザー ガイドのアーカイブ以前のバージョンのアルテラのソフト LVDS IP コアのユーザーガイドのリストを提供します アルテラのソフト LVDS 実装の概要 MAX 10 デバイスに LVDS アプリケーションをトランスミッタ専用 レシーバ専用 あるいはトランスミッタとレシーバの組み合わせとして実装できます 図 1-1: MAX 10 LVDS 実装の概要 Altera Soft LVDS LVDS Transmitter Implementation LVDS Receiver Implementation LVDS Transmitter and Receiver Implementation MAX 10 高速 LVDS I/O の概要

7 MAX 10 高速 LVDS のアーキテクチャと機能 2 UG-M10LVDS 更新情報 MAX 10 デバイスでは コア ファブリック内のレジスタおよびロジックを使用して LVDS 入出力インタフェースを実装します LVDS トランスミッタとレシーバ向けに MAX 10 デバイスは I/O エレメント (IOE) 内にあるダブル データ レート I/O(DDIO) レジスタを使用する このアーキテクチャにより レシーバの入力スキュー マージン (RSKM) またはトランスミッタのチャネル間スキュー (TCCS) に関連する性能が向上する LVDS シリアライザ / デシリアライザ (SERDES) 向けには MAX 10 デバイスはロジック エレメント (LE) レジスタを使用する 関連情報 1-1 ページの MAX 10 高速 LVDS I/O の概要 2-7 ページの MAX 10 LVDS SERDES I/O 規格のサポートサポートされている LVDS I/O 規格と サポートされている MAX 10 デバイスの種類を一覧表示します MAX 10 LVDS チャネルのサポート LVDS チャネルを各 MAX 10 デバイスで使用できます MAX 10 デバイス内の全ての I/O バンクで真の LVDS 入力バッファとエミュレーション LVDS 出力バッファをサポートしています ただし 真の LVDS 出力バッファはデバイス下側の I/O バンクでのみサポートしています 表 2-1: MAX 10 デバイスの LVDS バッファ 以下の表に デバイスの側面にある各 I/O バンクにおける LVDS バッファのサポートを示します Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

8 2-2 MAX 10 LVDS チャネルのサポート UG-M10LVDS 製品ラインパッケージ位置 10M02 V36 M153 U169 U324 E144 TX 真の LVDS ペア RX エミュレーション LVDS ペア 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 MAX 10 高速 LVDS のアーキテクチャと機能

9 UG-M10LVDS MAX 10 LVDS チャネルのサポート 2-3 製品ラインパッケージ位置 10M04 M153 U169 U324 F256 E144 TX 真の LVDS ペア RX エミュレーション LVDS ペア 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 MAX 10 高速 LVDS のアーキテクチャと機能

10 2-4 MAX 10 LVDS チャネルのサポート UG-M10LVDS 製品ラインパッケージ位置 10M08 V81 M153 U169 U324 F256 E144 F484 TX 真の LVDS ペア RX エミュレーション LVDS ペア 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 MAX 10 高速 LVDS のアーキテクチャと機能

11 UG-M10LVDS MAX 10 LVDS チャネルのサポート 2-5 製品ラインパッケージ位置 10M16 U169 U324 F256 E144 F484 TX 真の LVDS ペア RX エミュレーション LVDS ペア 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 MAX 10 高速 LVDS のアーキテクチャと機能

12 2-6 MAX 10 LVDS チャネルのサポート UG-M10LVDS 製品ラインパッケージ位置 10M25 10M40 F256 E144 F484 F256 E144 F484 F672 TX 真の LVDS ペア RX エミュレーション LVDS ペア 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 MAX 10 高速 LVDS のアーキテクチャと機能

13 UG-M10LVDS MAX 10 LVDS SERDES I/O 規格のサポート 2-7 製品ラインパッケージ位置 10M50 F256 E144 F484 F672 TX 真の LVDS ペア RX エミュレーション LVDS ペア 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 上側 右側 左側 下側 関連情報 MAX 10 Device Pin-Out Files P MAX 10 各 MAX 10 デバイスのピン配置ファイルを提供します 2-12 ページの MAX 10 高速 LVDS I/O の位置 MAX 10 LVDS SERDES I/O 規格のサポート MAX 10 の D バリアントと S バリアントでは サポートされる LVDS I/O 規格が異なります MAX 10 デバイス内の全ての I/O バンクで 真の LVDS 入力バッファとエミュレーション LVDS 出力バッファをサポートしています ただし 真の LVDS 出力バッファはデバイス下側の I/O バンクでのみサポートしています 表 2-2: MAX 10 LVDS I/O 規格のサポート シングル電源の MAX 10 デバイスとデュアル電源の MAX 10 デバイスでは サポートされる I/O 規格が異なります シングル電源およびデュアル電源のデバイスについて 詳しくは Device Overview を参照してください MAX 10 高速 LVDS のアーキテクチャと機能

14 2-8 MAX 10 LVDS SERDES I/O 規格のサポート UG-M10LVDS I/O 規格 I/O バンク TX RX MAX 10 デバイス サポート デュアル電源デバイス シングル電源デバイス 備考 真の LVDS すべて 下側の バンク のみ 使用可使用可使用可 全ての I/O バッファで真の LVDS 入力バッファがサポートされる 下側の I/O バンクでのみ真の LVDS 出力バッファがサポートされる エミュレーション LVDS( 抵抗 x 3) すべて 使用可 使用可 使用可 全ての I/O バッファでエミュレーション LVDS 出力バッファがサポートされる 真の RSDS 下側使用可 使用可使用可 エミュレーション RSDS( 抵抗 x 1) すべて使用可 使用可 全ての I/O バッファでエミュレーション RSDS 出力バッファがサポートされる エミュレーション RSDS( 抵抗 x 3) すべて 使用可 使用可 使用可 全ての I/O バッファでエミュレーション RSDS 出力バッファがサポートされる 真の Mini-LVDS 下側使用可 使用可 エミュレーション Mini-LVDS ( 抵抗 x 3) すべて使用可 使用可 全ての I/O バッファでエミュレーション Mini- LVDS 出力バッファがサポートされる PPDS 下側使用可 使用可 エミュレーション PPDS( 抵抗 x 3) すべて使用可 使用可 MAX 10 高速 LVDS のアーキテクチャと機能

15 UG-M10LVDS MAX 10 LVDS SERDES I/O 規格のサポート 2-9 I/O 規格 I/O バンク TX RX MAX 10 デバイス サポート デュアル電源デバイス シングル電源デバイス 備考 Bus LVDS すべて使用可使用可使用可使用可 Bus LVDS(BLVDS) 出力は 2 つのシングル エンド出力を 2 番目の出力が反転するようにプログラミングして使用する BLVDS 入力は LVDS の入力バッファを使用する BLVDS 出力はトライ ステートにできる LVPECL すべて 使用可 使用可 使用可 兼用クロック入力ピンで のみサポートされる TMDS すべて 使用可使用可 外部終端が必要だが V REF は不要 3.3 V TMDS 入力をサポートするには外部レベル シフタが必要 このレベル シフタは MAX 10 入力バッファに接続される前に TMDS 信号を AC 結合から DC 結合に変換する必要がある TMDS レシーバ サポートでは専用 2.5 V LVDS 入力バッファを使用する MAX 10 高速 LVDS のアーキテクチャと機能

16 2-10 MAX 10 LVDS SERDES I/O 規格のサポート UG-M10LVDS I/O 規格 I/O バンク TX RX MAX 10 デバイス サポート デュアル電源デバイス シングル電源デバイス 備考 Sub-LVDS すべて使用可使用可使用可 トランスミッタは エミュレーションした 1.8 V 差動信号を出力として使用するエミュレーション Sub-LVDS のみをサポートする 外部出力終端が必要 V REF は不要 Sub-LVDS レシーバ サポートでは専用 2.5 V LVDS 入力バッファを使用する SLVS すべて使用可使用可使用可 SLVS トランスミッタ サポートではエミュレーション LVDS 出力を使用する 外部終端が必要だが V REF は不要 SLVS レシーバ サポートでは専用 2.5 V LVDS 入力バッファを使用する HiSpi すべて 使用可使用可 HiSpi は単方向 I/O 規格なので入力のみがサポートされる 外部終端が必要だが V REF は不要 HiSpi レシーバ サポートでは専用 2.5 V LVDS 入力バッファを使用する 関連情報 MAX 10 FPGA Device Overview 3-3 ページのエミュレーション LVDS の外部終端 MAX 10 高速 LVDS のアーキテクチャと機能

17 UG-M10LVDS MAX 10 高速 LVDS 回路 ページのエミュレーション RSDS エミュレーション Mini-LVDS およびエミュレーション PPDS トランスミッタの外部終端 4-5 ページの TMDS レシーバの外部終端 3-4 ページの Sub-LVDS トランスミッタの外部終端 4-4 ページの Sub-LVDS レシーバの外部終端 3-4 ページの SLVS トランスミッタの外部終端 4-3 ページの SLVS レシーバの外部終端 4-5 ページの HiSpi レシーバの外部終端 MAX 10 高速 LVDS 回路 LVDS ソリューションは MAX 10 デバイスの I/O エレメントとレジスタを使用します アルテラのソフト LVDS IP コアは コア ロジックにシリアライザとデシリアライザをソフト SERDES ブロックとして実装します MAX 10 デバイスは専用のシリアライゼーションまたはデシリアライゼーション回路を備えていません デバイスへの高速差動インタフェース実装には I/O ピンおよびコア ファブリックを使用する MAX 10 ソリューションは送受信データのシリアル - パラレルおよびパラレル - シリアル変換を行うためにシフト レジスタ 内部 PLL I/O エレメントを使用する Quartus Prime ソフトウェアはコア ファブリックに自動的に SERDES を構築するためにアルテラのソフト LVDS IP コアのパラメータ設定を使用する MAX 10 高速 LVDS のアーキテクチャと機能

18 MAX 10 高速 LVDS I/O の位置 UG-M10LVDS 図 2-1: ソフト LVDS SERDES 以下に ソフト LVDS SERDES 回路のトランスミッタとレシーバ およびトランシーバ パスとレシーバ パスのインタフェース信号を含むブロック図を示します 10 bits maximum data width tx_in tx_coreclock FPGA Fabric rx_out rx_outclock ALTERA_SOFT_LVDS tx_in tx_out inclock ALTERA_SOFT_LVDS rx_out rx_in inclock C0 C1 C0 C1 LVDS Transmitter LVDS Receiver + tx_out rx_in C0 C1 ALTPLL inclock areset rx_inclock / tx_inclock pll_areset 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタに関する詳細情報を提供します MAX 10 高速 LVDS I/O の位置 MAX 10 デバイスの I/O バンクでは 全ての I/O バンクで真の LVDS 入力とエミュレーション LVDS 出力をサポートしています また デバイス下側の I/O バンクでのみ真の LVDS 出力をサポートしています MAX 10 高速 LVDS のアーキテクチャと機能

19 UG-M10LVDS MAX 10 高速 LVDS I/O の位置 2-13 図 2-2: 10M02 デバイスの I/O バンクでの LVDS サポート 以下はシリコン ダイの概略図です 各バンクに実際のバンク番号を示しています LVPECL は バンク 2 と 6 でのみサポートしています LVDS Emulated LVDS RSDS Emulated RSDS Mini-LVDS Emulated Mini-LVDS PPDS Emulated PPDS BLVDS LVPECL TMDS Sub-LVDS SLVS HiSpi TX RX MAX 10 高速 LVDS のアーキテクチャと機能

20 2-14 MAX 10 高速 LVDS I/O の位置 図 2-3: 10M04 および 10M08 デバイスの I/O バンクでの LVDS サポート UG-M10LVDS 以下はシリコン ダイの概略図です 各バンクに実際のバンク番号を示しています LVPECL は バンク 2 と 6 でのみサポートしています 8 7 1A 6 1B LVDS Emulated LVDS RSDS Emulated RSDS Mini-LVDS Emulated Mini-LVDS PPDS Emulated PPDS BLVDS LVPECL TMDS Sub-LVDS SLVS HiSpi TX RX MAX 10 高速 LVDS のアーキテクチャと機能

21 UG-M10LVDS 低速領域に位置する差動 I/O ピン 2-15 図 2-4: 10M16 10M25 10M40 10M50 デバイスの I/O バンクでの LVDS サポート 以下はシリコン ダイの概略図です 各バンクに実際のバンク番号を示しています LVPECL は バンク でのみサポートしています 8 7 1A 6 1B OCT LVDS Emulated LVDS RSDS Emulated RSDS Mini-LVDS Emulated Mini-LVDS PPDS Emulated PPDS BLVDS LVPECL TMDS Sub-LVDS SLVS HiSpi TX RX 関連情報 PLL Specifications MAX 10 デバイスの PLL パフォーマンス情報を提供します High-Speed I/O Specifications MAX 10 デバイスのさまざまなデータ幅に対する最小および最大データレートを提供します 低速領域に位置する差動 I/O ピン 一部の差動 I/O ピンは MAX 10 デバイスの低速領域に配置されています ユーザーが低速領域に配置した コンフィギュレーション ピンを除く各 I/O ピンに対して Quartus Prime ソフトウェアが Informational Warning メッセージを表示する 低速 I/O ピンを見分けるには デバイスの Pin-Out File を参照する 低速 I/O ピンの性能情報は Device Datasheet を参照する 関連情報 MAX 10 Device Pin-Out Files P MAX 10 各 MAX 10 デバイスのピン配置ファイルを提供します MAX 10 Device Datasheet MAX 10 高速 LVDS のアーキテクチャと機能

22 2-16 低速領域に位置する差動 I/O ピン MAX 10 I/O Banks Locations, MAX 10 General Purpose I/O User Guide 高速および低速 I/O バンクの位置を示します UG-M10LVDS MAX 10 高速 LVDS のアーキテクチャと機能

23 MAX 10LVDS トランスミッタのデザイン 3 UG-M10LVDS 更新情報 MAX 10 LVDS ソリューションを使用して トランスミッタ専用アプリケーションを実装することができます アルテラのソフト LVDS IP コアを使用して ソフト SERDES 回路をインスタンス化します ソフト SERDES 回路はクロックおよび差動 I/O ピンとともに動作し 高速差動トランスミッタ回路を作成します 関連情報 1-1 ページの MAX 10 高速 LVDS I/O の概要 2-7 ページの MAX 10 LVDS SERDES I/O 規格のサポートサポートされている LVDS I/O 規格と サポートされている MAX 10 デバイスの種類を一覧表示します 高速 I/O トランスミッタ回路 LVDS トランスミッタ回路は MAX 10 デバイスの I/O エレメントとレジスタを使用します アルテラのソフト LVDS IP コアは コア ロジックにシリアライザをソフト SERDES ブロックとして実装します 関連情報 2-11 ページの MAX 10 高速 LVDS 回路 LVDS トランスミッタのプログラマブル I/O 機能 MAX 10 デバイスの I/O バッファおよびピンの機能のいくつかは デザイン要件に応じてプログラミングが可能です 高速 LVDS トランスミッタ アプリケーション向けに プリエンファシス設定をプログラミングできます プログラマブル プリエンファシス 高速伝送信号の出力電流は 差動出力電圧 (V OD ) 設定およびドライバの出力インピーダンスにより制限されます 高い周波数では 次のエッジの前にフル レベルの V OD に達するためにスルー レートの速度が十分ではないことがあり これがパターン依存ジッタを生じさせます プリエンファシスは スイッチング時に出力電圧を瞬間的に増幅し 出力スルー レートを向上します Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

24 3-2 プログラマブル差動出力電圧 UG-M10LVDS プリエンファシスは 出力信号の高周波数成分の振幅を増幅させます この増幅により伝送ラインにおける周波数依存の減衰を補償します 余剰の電流によるオーバーシュートは ステート スイッチングの遷移中にのみ生じます このオーバーシュートは信号の反射によるオーバーシュートとは異なり 出力スルー レートを高めますがリンギングはしません 必要なプリエンファシスの量は 伝送ラインにおける高周波数成分の減衰に依存します 図 3-1: プログラマブル プリエンファシスを用いた LVDS 出力 OUT Voltage boost from pre-emphasis V P V OD OUT V P Differential output voltage (peak peak) 表 3-1: プログラマブル プリエンファシス向け Quartus Prime ソフトウェアのアサインメント フィールド To Assignment name Allowed values アサインメント tx_out Programmable Pre-emphasis 0( 無効 ) 1( 有効 ) デフォルトは 1 です プログラマブル差動出力電圧 プログラマブル V OD 設定により出力のアイ開口を調整し トレース長と消費電力を最適化することができます 強い V OD スイングはレシーバ端における電圧マージンを改善し 低い V OD スイングは消費電力を削減します MAX 10LVDS トランスミッタのデザイン

25 UG-M10LVDS LVDS トランスミッタ I/O の終端方式 3-3 図 3-2: 差動 V OD 以下の図に 差動 LVDS 出力の V OD を示します Single-Ended Waveform Positive Channel (p) V CM V OD Negative Channel (n) Ground Differential Waveform V OD (diff peak - peak) = 2 x V OD (single-ended) V OD V OD p - n = 0 V 差動信号の V OD は Quartus Prime ソフトウェアの Assignment Editor で V OD 設定を変更することによって静的に調整できます 表 3-2: Quartus Prime ソフトウェア Assignment Editor プログラマブル V OD フィールド アサインメント To tx_out Assignment name Programmable Differential Output Voltage (V OD ) Allowed values 0( 低 ) 1( 中 ) 2( 高 ) デフォルトは 2 です LVDS トランスミッタ I/O の終端方式 MAX 10 デバイスのトランスミッタ アプリケーションでは 外部終端が必要な I/O 規格がいくつかあります エミュレーション LVDS の外部終端 エミュレーション LVDS トランスミッタ向けには 抵抗を 3 つ使用する外部終端方式が必要です MAX 10LVDS トランスミッタのデザイン

26 3-4 Sub-LVDS トランスミッタの外部終端 図 3-3: エミュレーション LVDS トランスミッタの外部終端 この図では R S = 120 Ω R P = 170 Ω です UG-M10LVDS RS 50 Ω RP 100 Ω RS 50 Ω Emulated LVDS on FPGA LVDS peer Sub-LVDS トランスミッタの外部終端 Sub-LVDS トランスミッタ向けには 抵抗を 3 つ使用する外部終端方式が必要です 図 3-4: Sub-LVDS トランスミッタの外部終端 1.8 V Z 0 = 50 Ω TX 267 Ω 121 Ω 100 Ω RX Z 0 = 50 Ω 267 Ω Sub-LVDS on FPGA Sub-LVDS peer SLVS トランスミッタの外部終端 SLVS トランスミッタ向けには 抵抗を 3 つ使用する外部終端方式が必要です MAX 10LVDS トランスミッタのデザイン

27 UG-M10LVDS エミュレーション RSDS エミュレーション Mini-LVDS およびエミュレーション PPDS トランスミッタの外部終端図 3-5: SLVS トランスミッタの外部終端 V 2.5 V 221 Ω 15 Ω TX Z 0 = 50 Ω 48.7 Ω 100 Ω RX Z 0 = 50 Ω 221 Ω 48.7 Ω 15 Ω SLVS on FPGA 2.5 V SLVS peer エミュレーション RSDS エミュレーション Mini-LVDS およびエミュレーション PPDS トランスミッタの外部終端 エミュレーション RSDS エミュレーション Mini-LVDS およびエミュレーション PPDS トランスミッタ向けには 抵抗を 3 つ使用する外部終端方式が必要です エミュレーション PPDS トランスミッタ向けには抵抗を 1 つ使用する外部終端も使用できます 図 3-6: エミレーション RSDS Mini-LVDS または PPDS トランスミッタの外部終端 この図では R S = 120 Ω R P = 170 Ω です RS 50 Ω RP 100 Ω RS 50 Ω Emulated RSDS, Mini-LVDS, or PPDS on FPGA RSDS, Mini-LVDS, or PPDS peer MAX 10LVDS トランスミッタのデザイン

28 3-6 LVDS トランスミッタ用 FPGA デザインの実装 図 3-7: エミュレーション RSDS トランスミッタ向けの抵抗 1 つの外部終端 UG-M10LVDS 50 Ω 100 Ω 100 Ω 50 Ω Emulated RSDS on FPGA RSDS peer LVDS トランスミッタ用 FPGA デザインの実装 MAX 10 デバイスでは 高速 I/O インタフェースをサポートするためにソフト SERDES アーキテクチャを使用しています Quartus Prime ソフトウェアが アルテラのソフト LVDS IP コアを使用してコア ファブリックに SERDES 回路を作成します タイミング性能を向上させ SERDES をサポートするために MAX 10 デバイスではコア ファブリックの I/O レジスタと LE レジスタを使用します トランスミッタ モードのアルテラのソフト LVDS IP コア Quartus Prime ソフトウェアで アルテラのソフト LVDSIP コアを使用して高速トランスミッタ インタフェースをデザインすることができます この IP コアは 高速 I/O インタフェースを作成するために MAX 10 デバイス内のリソースを最も有利に活用します デザイン要件に応じてシリアライザをカスタマイズするためにアルテラのソフト LVDS パラメータ エディタを使用可能 アルテラのソフト LVDS IP コアを使用して作成された高速 I/O インタフェースは 常にパラレル データの最上位ビット (MSB) から先に送信する 関連情報 7-1 ページのアルテラのソフト LVDS のパラメータ設定 Introduction to Intel FPGA IP Cores パラメーター化 アップグレード IP コアのシミュレーションを含むすべての IntelFPGA IP コアに関する基本的な情報を提供します Creating Version-Independent IP and Qsys Simulation Scripts ソフトウェアあるいは IP のバージョンのアップグレードのためのマニュアルでの更新を必要としないシミュレーション スクリプトの作成について詳しい情報を提供します MAX 10LVDS トランスミッタのデザイン

29 UG-M10LVDS アルテラのソフト LVDS IP コアでの PLL ソースの選択 3-7 Project Management Best Practices プロジェクトと IP ファイルの効果的な管理および移植性のためのガイドラインを提供します アルテラのソフト LVDS IP コアでの PLL ソースの選択アルテラのソフト LVDS IP コアを 内部 PLL または外部 PLL と併せてインスタンス化することにより LVDS インタフェース コンポーネントを作成できます 内部 PLL を使用するアルテラのソフト LVDS IP コアのインスタンス化アルテラのソフト LVDS IP コアを SERDES コンポーネントを構築し PLL を内部にインスタンス化するように設定できます この手法を使用するには PLL Settings タブの Use external PLL オプションをオフにし PLL Settings タブおよび Transmitter Settings タブで必要な設定をセットする アルテラのソフト LVDS IP コアは PLL を LVDS ブロックに統合する この手法の欠点は この PLL をこの LVDS インタフェース向けにしか使用できないこと 外部 PLL を使用するアルテラのソフト LVDS IP コアのインスタンス化アルテラのソフト LVDS IP コアは SERDES コンポーネントだけを構築し 外部 PLL ソースを使用するように設定可能です この手法を使用するには PLL Settings タブの Use external PLL オプションをオンにする 通知が表示されるパネルにリストされているとおりに入力ポートに必要なクロック設定を行う ALTPLL IP コアを使用して 独自のクロック ソースを作成できる PLL の使用方法をコアの他の機能とあわせて最適化するためにこの手法を使用する 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタに関する詳細情報を提供します MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタに関する詳細情報を提供します ガイドライン : 外部 PLL を使用する LVDS TX インタフェース Use External PLL オプションを用いるアルテラのソフト LVDSIP コアをインスタンス化することができます 外部 PLL を使用することにより PLL 設定を制御できます たとえば 多様なデータ レートと動的な位相シフトをサポートするために PLL を動的にリコンフィギュレーションできます このオプションを用いるためには ALTPLLIP コアをインスタンス化して さまざまなクロック信号を生成する必要があります アルテラのソフト LVDS のトランスミッタ向けに Use External PLL オプションをオンにした場合 ALTPLLIP コアからの以下の信号が必要になります アルテラのソフト LVDS トランスミッタの tx_inclock ポートへのシリアル クロッ入力 FPGA ファブリックのトランスミッタ ロジックをクロック駆動するために使用する tx_syncclock ポートに接続されているパラレル クロック MAX 10LVDS トランスミッタのデザイン

30 3-8 アルテラのソフト LVDS トランスミッタに用いる ALTPLL 信号インタフェース UG-M10LVDS 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタに関する詳細情報を提供します アルテラのソフト LVDS トランスミッタに用いる ALTPLL 信号インタフェース LVDS インタフェース クロックを生成するために あらゆる PLL 出力クロック ポートを選択できます ALTPLL トランスミッタの外部 PLL ソースとしてアルテラのソフト LVDS IP コアを使用する場合は ソース シンクロナス コンペンセーション モードを使用します 表 3-3: ALTPLL とアルテラのソフト LVDS トランスミッタの間の信号インタフェースの例 ALTPLL IP コアより アルテラのソフト LVDS トランスミッタへ 高速クロック出力 (c0) tx_inclock 高速クロック出力 (c0) は アルテラのソフト LVDS トランスミッタの tx_inclock のみ駆動できます 低速クロック出力 (c1) tx_syncclock アルテラのソフト LVDS トランスミッタ向けに外部 PLL クロックのパラメータを決定する ALTPLL IP コアのトランスミッタ向けにアルテラのソフト LVDS IP コア クロックのパラメータを決定するために デザインで以下の手順を実行します 1. 内部 PLL を使用するアルテラのソフト LVDSIP コアのトランスミッタをインスタンス化します 2. デザインを TimeQuest タイミング解析までコンパイルします 3. Compilation Report ウィンドウの Table of Contents セクションで TimeQuest Timing Analyzer > Clocks に移動します 4. アルテラのソフト LVDS IP コア トランスミッタの内部 PLL に使用されるクロック パラメ ータを書きとめておきます クロックのリストの clk0 が高速クロックです 図 3-8: アルテラのソフト LVDS トランスミッタのクロック パラメータの例 MAX 10LVDS トランスミッタのデザイン

31 UG-M10LVDS アルテラのソフト LVDS IP コアの初期化 3-9 上記の手順で書きとめておいたパラメータで ALTPLL 出力クロックをコンフィギュレーションし 適切なアルテラのソフト LVDS クロック入力ポートにクロック出力を接続します アルテラのソフト LVDS IP コアの初期化 PLL は アルテラのソフト LVDS IP コアがデータ転送向け SERDES ブロックを実装する前にリファレンス クロックにロックします デバイスの初期化時に PLL はリファレンス クロックへのロックを開始し ロックを達成するとユーザー モード時に動作可能になります クロックのリファレンスが安定していなければ PLL 出力クロックの位相シフトに乱れが生じます この位相シフトの乱れが 高速 LVDS ドメインと低速パラレル ドメイン間のデータ転送の不具合や破損の原因になります データの破損を避けるために アルテラのソフト LVDS IP コアの初期化時に以下のステップを実行します 1. pll_areset 信号を少なくとも 10 ns 以上アサートします ns 以上経過してから pll_areset 信号をディアサートします 3. PLL ロックが安定するまで待機します PLL ロック ポートがアサートし 安定すると SERDES ブロックの動作準備が整います 高速 I/O のタイミング バジェット LVDS I/O 規格は データの高速伝送を可能にし システム全体の性能向上を実現します 高速のシステム性能を活用するには この高速信号のタイミングを解析する必要があります 差動ブロックのタイミング解析は 従来の同期タイミング解析手法とは異なります ソース シンクロナス タイミング解析は クロック - 出力のセットアップ時間ではなく データとクロック信号間のスキューに基づきます 高速差動データ伝送には IC ベンダによって提供されるタイミング パラメータを使用する必要があり ボード スキュー ケーブル スキュー およびクロック ジッタによる強い影響を受けます トランスミッタのチャネル間スキューレシーバ入力スキュー マージン (RSKM) の計算には トランスミッタのチャネル間スキュー (TCCS) を使用します TCCS は ソース シンクロナス差動インタフェースの MAX 10 トランスミッタに基づいた重要なパラメータです TCCS 値は Device Datasheet で入手可能です 関連情報 MAX 10 Device Datasheet ガイドライン :LVDS トランスミッタ チャネルの配置 V CCIO 電源で許容ノイズ レベルを維持するには 差動パッドに対するシングル エンド I/O ピンの配置に関する制約に従う必要があります Intel は Quartus Prime デザインを作成し デバイスの I/O 割り当てを指定し デザインをコンパイルしてピン配置の妥当性を確認することを推奨しています Quartus Prime ソフトウェアは デバイスの正常動作を確保するために I/O 割り当ておよび配置ルールを基準にピン接続を検証します Quartus Prime の Pin Planner Package ビューを使用すると 差動 I/O 割り当ての計画が簡単になります MAX 10LVDS トランスミッタのデザイン

32 3-10 ガイドライン :LVDS チャネル PLL の配置 View メニューで Show Differential Pin Pair Connections をクリックし 差動ピン ペアをハイライト表示する 差動ピン ペアは赤い線で結び付けられている 差動ピンに関しては 割り当てが必要なのは正のピンへの信号のみ Quartus Prime ソフトウェアは 正のピンが差動 I/O 規格に割り当てられると自動的に負のピンへの割り当てを行う MAX 10 デバイスでは 各差動ピン ペアの配線を一致させています したがって 正と負のピン間のスキューは最小です 差動ペアの両方のピンの内部配線は ピンが隣接していない場合でも一致しています MAX 10 デバイス用のアルテラのソフト LVDS IP コアは IP インスタンスあたり最大で 18 チャネルをサポートします 各チャネルは 1 ビットから 10 ビットのデシリアライゼーション ファクタ ( パラレル データ幅 ) をサポートすることができます アプリケーションに向けてチャネルをグループ化する場合 フィッタ配置の際にチャネル間スキューを考慮しなければなりません スキューを最小限に抑えるには グループ内にサイド バイ サイドですべての LVDS チャネルを配置します PCB デザインについては Intel ではスキューを最小限に抑え 最高のパフォーマンスを得るためにパッケージ スキュー補正を実行することを推奨しています 注意 : MAX 10 デバイスでは Quartus Prime ソフトウェアはパッケージ スキュー補正を提供していません ガイドライン :LVDS チャネル PLL の配置 UG-M10LVDS MAX 10 デバイスの各 PLL は PLL と同じ側にある I/O バンク内の LVDS チャネルのみを駆動できます 表 3-4: MAX 10 デバイスで I/O バンクの駆動に使用可能な PLL の例 I/O バンクの位置 入力 refclk GCLK mux 使用可能な PLL 左側 左側 左側 左上または左下 下側 下側 下側 左下または右下 右側 右側 右側 右上または右下 上側 上側 上側 左上または右上 ガイドライン :LVDS トランスミッタ ロジックの配置 Quartus Prime ソフトウェアは タイミング要件を満たすように SERDES ロジックの配置を自動的に最適化します このため ユーザーがアルテラのソフト LVDSIP コア ロジックで配置の制約を行う必要がありません Quartus Prime Fitter の性能を向上させるには デバイスのフロアプランに LogicLock 領域を作成し トランスミッタ SERDES ロジックの配置を制限します TCCS パラメータは 同じサイドに配置された差動 I/O バンク全体に対してデータシートの仕様のように保証されている この保証は トランスミッタの SERDES ロジックが出力ピンに隣接する LAB に配置されている場合に適用される TCCS 性能を向上させるために トランスミッタ SERDES ロジックをデータ出力ピンとクロック出力ピンに隣接する LAB に制限する MAX 10LVDS トランスミッタのデザイン

33 UG-M10LVDS ガイドライン :E144 パッケージ向けに LVDS プリエンファシスを有効にする 3-11 関連情報 Quartus Prime Incremental Compilation for Hierarchical and Team-Based Design chapter, Volume 1: Design and Synthesis, Quartus Prime Handbook LogicLock のロケーション アサインメントを使用してデザイン フロアプランを作成する手順を段階的に示します ガイドライン :E144 パッケージ向けに LVDS プリエンファシスを有効にする Intel は E144 パッケージの MAX 10 デバイスでは 最良のシグナル インテグリティ (SI) 性能を得るために LVDS プリエンファシスを有効にすることを推奨します プリエンファシスを有効にしないと デバイスで引き起こされる可能性がある望ましくない SI 状態により LVDS のアイの高さが影響を受けます LVDS トランスミッタのデバッグとトラブルシューティング FPGA プロトタイプを使用したボードレベルの検証により LVDS インタフェース性能に関して役立つ情報を得ることができます ボードレベルの検証の主要な目的は FPGA の機能をエンド システムで検証することにありますが 手順を追加することによりマージンについて調べることが可能になります オシロスコープを使用してマージンについて調べることにより 予測されるデータ有効ウィンドウのサイズ ならびに I/O インタフェースのセットアップおよびホールド マージンを検証することができます Intel の SignalTap II ロジック アナライザを使用してシステム レベルの検証を行い デザイン ターゲットに対するシステムの相関を確認することもできます 関連情報 In-System Debugging Using External Logic Analyzers chapter, Volume 3: Verification, Quartus Prime Handbook ハードウェアのデバッグ前に RTL シミュレーションを行う Intel は ハードウェアでデバッグを行う前に RTL シミュレーションを行うことを推奨します RTL シミュレーションの活用により 実際のハードウェアをテストする前にコードの機能性を確認できます たとえば RTL シミュレーションを使用して リモート トランスミッタからトレーニング パターンを送信した際の LVDS レシーバのビット スリップ メカニズムの機能を検証することができます ジオメトリ ベースと物理ベースの I/O ルール LVDS に関する I/O 配置のルールについて考慮する必要があります Quartus Prime ソフトウェアは I/O 配置のルールに違反があるとクリティカル ワーニングやエラー メッセージを表示します 詳しくは 関連情報を参照してください 関連情報 MAX 10 General Purpose I/O User Guide MAX 10LVDS トランスミッタのデザイン

34 MAX 10 LVDS レシーバのデザイン 4 UG-M10LVDS 更新情報 MAX 10 LVDS ソリューションを使用して レシーバ専用アプリケーションを実装することができます アルテラのソフト LVDS IP コアを使用して ソフト SERDES 回路をインスタンス化します ソフト SERDES 回路はクロックおよび差動 I/O ピンとともに動作し 高速差動レシーバ回路を作成します 関連情報 1-1 ページの MAX 10 高速 LVDS I/O の概要 2-7 ページの MAX 10 LVDS SERDES I/O 規格のサポートサポートされている LVDS I/O 規格と サポートされている MAX 10 デバイスの種類を一覧表示します 高速 I/O レシーバ回路 LVDS レシーバ回路は MAX 10 デバイスの I/O エレメントとレジスタを使用します デシリアライザは コア ロジックにソフト SERDES ブロックとして実装されます レシーバ モードでは 差動レシーバのデータパスで以下のブロックが使用可能です デシリアライザ データ リアラインメント ブロック ( ビット スリップ ) 関連情報 2-11 ページの MAX 10 高速 LVDS 回路 ソフト デシリアライザ ソフト デシリアライザは デシリアライゼーション ファクタに基づいて 1 ビットのシリアル データ ストリームをパラレル データ ストリームに変換します Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

35 4-2 データ リアラインメント ブロック ( ビット スリップ ) UG-M10LVDS 図 4-1: LVDS x8 デシリアライザの波形 RX_IN a b c d e f g h A B C D E F G H X X X X X X X X FCLK RX_OUT[9:0] XXXXXXXX abcdefgh ABCDEFGH 信号 rx_in fclk loaden rx_out[9:0] 説明 アルテラのソフト LVDS チャネルに入力される LVDS データ ストリーム レシーバに使用されるクロック アルテラのソフト LVDS IP コアによって生成されるデシリアライゼーション向けの信号をイネーブルする デシリアライゼーションされた信号 データ リアラインメント ブロック ( ビット スリップ ) 送信されたデータ内のスキューおよび送信リンクによって追加されたスキューにより 受信したシリアル データ ストリームにチャネル間スキューが生じます チャネル間スキューを補償し 各チャネルに正しい受信ワード境界を確立するために 各レシーバ チャネルにはデータ リアライメント回路が含まれています データ リアライメント回路は シリアル ストリームにビット レイテンシを挿入することにより データを再アライメントします データを手動でアラインメントするには データ リアライメント回路を使用して RxFCLK での 1 サイクルのレイテンシを挿入します データ リアライメント回路は RX_DATA_ALIGN のパルスごとにデータを 1 ビットスリップします データがアラインメントされているかを確認する前に コア クロックで 2 サイクル以上待機する必要があります 破損したデータのパージに少なくともコア クロックでの 2 サイクルを必要とするために この待機時間が必要になります オプションの RX_CHANNEL_DATA_ALIGN ポートは 内部ロジックから独立して各レシーバのビット挿入を制御します データは RX_CHANNEL_DATA_ALIGN の立ち上がりエッジで 1 ビットスリップします RX_CHANNEL_DATA_ALIGN 信号には以下の要件があります 最小パルス幅は ロジック アレイのパラレル クロックでの 1 周期である パルス間の最小 Low 時間は パラレル クロックでの 1 周期である 信号はエッジ トリガである 有効なデータは RX_CHANNEL_DATA_ALIGN の立ち上がりエッジからパラレル クロックでの 2 サイクルが経過した後に得られる MAX 10 LVDS レシーバのデザイン

36 UG-M10LVDS LVDS レシーバ I/O の終端方式 4-3 図 4-2: データ リアラインメントのタイミング 以下の図に デシリアライゼーション ファクタを 4 に設定した状態での 1 ビット スリップ パルスの後のレシーバ出力 (RX_OUT) を示します rx_inclock rx_in rx_outclock rx_channel_data_align rx_out x xx LVDS レシーバ I/O の終端方式 信号品質を向上し 伝送経路およびドライバとのインピーダンス マッチングを保障するために すべての LVDS レシーバ チャネルに終端処理が求められます LVDS mini-lvds RSDS およびレシーバの外部終端 LVDS mini-lvds または RSDS のレシーバ向けには 抵抗を 1 つ用いる外部終端方式が必要です 図 4-3: LVDSI/O 規格の外部終端 50 Ω TX 100 Ω RX 50 Ω Differential Outputs Differential Inputs SLVS レシーバの外部終端 SLVS レシーバ向けには 抵抗を 1 つ使用する外部終端方式が必要です MAX 10 LVDS レシーバのデザイン

37 4-4 Sub-LVDS レシーバの外部終端 図 4-4: SLVS レシーバの外部終端 UG-M10LVDS 2.5 V Z 0 = 50 Ω TX 100 Ω RX Z 0 = 50 Ω SLVS peer SLVS on FPGA Sub-LVDS レシーバの外部終端 Sub-LVDS レシーバ向けには 抵抗を 1 つ使用する外部終端方式が必要です 図 4-5: Sub-LVDS レシーバの外部終端 2.5 V Z 0 = 50 Ω TX 100 Ω RX Z 0 = 50 Ω Sub-LVDS peer Sub-LVDS on FPGA MAX 10 LVDS レシーバのデザイン

38 UG-M10LVDS TMDS レシーバの外部終端 4-5 TMDS レシーバの外部終端 図 4-6: TMDS レシーバの外部終端 以下の図は MAX 10 デバイスで TMDS 入力規格をサポートするために必要な外部レベル シフタを示しています 1.8 V 2.5 V Z 0 = 50 Ω 50 Ω 50 Ω 0.1 µf TX Z 0 = 50 Ω 0.1 µf RX TMDS peer TMDS on FPGA HiSpi レシーバの外部終端 HiSpi レシーバ向けには 抵抗を 1 つ使用する外部終端方式が必要です 図 4-7: HiSpi レシーバの外部終端 2.5 V Z 0 = 50 Ω TX 100 Ω RX Z 0 = 50 Ω HiSpi peer HiSpi on FPGA LVPECL レシーバの外部終端 MAX 10 デバイスでは LVPECL I/O 規格は入力クロック ピンでのみサポートします MAX 10 LVDS レシーバのデザイン

39 4-6 LVPECL レシーバの外部終端 LVDS 入力バッファは LVPECL 入力動作をサポートする LVPECL 出力動作はサポートされない UG-M10LVDS 出力バッファの LVPECL コモン モード電圧が LVPECL 入力コモン モード電圧と整合しない場合 AC 結合を使用します 注意 : 図 4-8: LVPECL AC 結合終端 Intel は LVPECL AC / DC 結合終端を検証するために IBIS モデルを使用することを推奨します 0.1 µf Z 0 = 50 Ω V ICM 50 Ω 0.1 µf Z 0 = 50 Ω 50 Ω LVPECL Output Buffer LVPECL Input Buffer DC 結合 LVPECL のサポートは LVPECL 出力コモン モード電圧が MAX 10 LVPECL 入力バッファ仕様の範囲内である場合に可能です 図 4-9: LVPECL DC 結合終端 Z 0 = 50 Ω Z 0 = 50 Ω 100 Ω LVPECL Output Buffer LVPECL Input Buffer MAX 10 LVDS レシーバのデザイン

40 UG-M10LVDS LVDS レシーバ用 FPGA デザインの実装 4-7 V ICM 仕様についての詳細は Device Datasheet を参照してください 関連情報 MAX 10 Device Datasheet LVDS レシーバ用 FPGA デザインの実装 MAX 10 デバイスでは 高速 I/O インタフェースをサポートするためにソフト SERDES アーキテクチャを使用しています Quartus Prime ソフトウェアが アルテラのソフト LVDS IP コアを使用してコア ファブリックに SERDES 回路を作成します タイミング性能を向上させ SERDES をサポートするために MAX 10 デバイスではコア ファブリックの I/O レジスタと LE レジスタを使用します レシーバ モードのアルテラのソフト LVDS IP コア Quartus Prime ソフトウェアで アルテラのソフト LVDSIP コアを使用して高速レシーバ インタフェースをデザインすることができます この IP コアは 高速 I/O インタフェースを作成するために MAX 10 デバイス内のリソースを最も有効に活用します デザイン要件に応じてデシリアライザをカスタマイズするためにアルテラのソフト LVDS パラメータ エディタを使用可能 アルテラのソフト LVDS IP コアは 高速デシリアライザをコア ファブリックに実装する 関連情報 7-1 ページのアルテラのソフト LVDS のパラメータ設定 Introduction to Intel FPGA IP Cores パラメーター化 アップグレード IP コアのシミュレーションを含むすべての IntelFPGA IP コアに関する基本的な情報を提供します Creating Version-Independent IP and Qsys Simulation Scripts ソフトウェアあるいは IP のバージョンのアップグレードのためのマニュアルでの更新を必要としないシミュレーション スクリプトの作成について詳しい情報を提供します Project Management Best Practices プロジェクトと IP ファイルの効果的な管理および移植性のためのガイドラインを提供します アルテラのソフト LVDS IP コアでの PLL ソースの選択アルテラのソフト LVDS IP コアを 内部 PLL または外部 PLL と併せてインスタンス化することにより LVDS インタフェース コンポーネントを作成できます 内部 PLL を使用するアルテラのソフト LVDS IP コアのインスタンス化アルテラのソフト LVDS IP コアを SERDES コンポーネントを構築し PLL を内部にインスタンス化するように設定できます この手法を使用するには PLL Settings タブの Use external PLL オプションをオフにする アルテラのソフト LVDS IP コアは PLL を LVDS ブロックに統合する この手法の欠点は この PLL をこの LVDS インタフェース向けにしか使用できないこと MAX 10 LVDS レシーバのデザイン

41 4-8 外部 PLL を使用するアルテラのソフト LVDS IP コアのインスタンス化 UG-M10LVDS 外部 PLL を使用するアルテラのソフト LVDS IP コアのインスタンス化アルテラのソフト LVDS IP コアは SERDES コンポーネントだけを構築し 外部 PLL ソースを使用するように設定可能です この手法を使用するには PLL Settings タブの Use external PLL オプションをオンにする 通知が表示されるパネルにリストされているとおりに入力ポートに必要なクロック設定を行う ALTPLL IP コアを使用して 独自のクロック ソースを作成できる PLL の使用方法をコアの他の機能とあわせて最適化するためにこの手法を使用する 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタに関する詳細情報を提供します MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタに関する詳細情報を提供します ガイドライン : 外部 PLL を使用する LVDS RX インタフェース Use External PLL オプションを用いるアルテラのソフト LVDSIP コアをインスタンス化することができます 外部 PLL を使用することにより PLL 設定を制御できます たとえば 多様なデータ レートと動的な位相シフトをサポートするために PLL を動的にリコンフィギュレーションできます このオプションを用いるためには ALTPLLIP コアをインスタンス化して さまざまなクロック信号を生成する必要があります アルテラのソフト LVDS のレシーバ向けに Use External PLL オプションをオンにした場合 ALTPLLIP コアからの以下の信号が必要になります アルテラのソフト LVDS レシーバの rx_inclock ポートへのシリアル クロッ入力 レシーバの FPGA ファブリック ロジックのクロッキングに使用したパラレル クロック アルテラのソフト LVDS PLL リセット ポート向け locked 信号 関連情報 MAX 10 Clocking and PLL User Guide PLL および PLL 出力カウンタに関する詳細情報を提供します アルテラのソフト LVDS レシーバに用いる ALTPLL 信号インタフェース LVDS インタフェース クロックを生成するために あらゆる PLL 出力クロック ポートを選択できます ALTPLL レシーバの外部 PLL ソースとしてアルテラのソフト LVDS IP コアを使用する場合は ソース シンクロナス コンペンセーション モードを使用します MAX 10 LVDS レシーバのデザイン

42 UG-M10LVDS アルテラのソフト LVDS レシーバ向けに外部 PLL クロックのパラメータを決定す 4-9 る表 4-1: デシリアライゼーション ファクタが偶数の ALTPLL およびアルテラのソフト LVDS レシーバ間の信号インタフェースの例 ALTPLL IP コアより アルテラのソフト LVDS レシーバへ 高速クロック出力 (c0) rx_inclock シリアル クロック出力 (c0) は アルテラのソフト LVDS レシーバの rx_inclock のみ駆動できます 低速クロック出力 (c1) rx_syncclock 表 4-2: デシリアライゼーション ファクタが奇数の ALTPLL およびアルテラのソフト LVDS レシーバ間の信号インタフェースの例 ALTPLL IP コアより 高速クロック出力 (c0) アルテラのソフト LVDS レシーバへ rx_inclock シリアル クロック出力 (c0) は アルテラのソフト LVDS レシーバの rx_inclock のみ駆動できます 低速クロック出力 (c1) rx_syncclock PLL からの読み出しクロック (c2) 出力 rx_readclock (RAM バッファおよび読み出しカウンタからの読み出し動作向けクロック入力ポート ) アルテラのソフト LVDS レシーバ向けに外部 PLL クロックのパラメータを決定する ALTPLL IP コアのレシーバ向けアルテラのソフト LVDS IP コア クロックのパラメータを決定するために デザインで以下の手順を実行します 1. 内部 PLL を使用するアルテラのソフト LVDS IP コアのレシーバをインスタンス化します 2. デザインを TimeQuest タイミング解析までコンパイルします 3. Compilation Report ウィンドウの Table of Contents セクションで TimeQuest Timing Analyzer > Clocks に移動します 4. アルテラのソフト LVDS IP コア レシーバの内部 PLL に使用されるクロック パラメータを 書きとめておきます クロックのリストで clk[0] が高速クロック clk[1] が低速クロック clk[2] が読み出しクロックです MAX 10 LVDS レシーバのデザイン

43 4-10 アルテラのソフト LVDS IP コアの初期化 UG-M10LVDS 図 4-10: アルテラのソフト LVDS レシーバのクロック パラメータの例 上記の手順で書きとめておいたパラメータで ALTPLL 出力クロックをコンフィギュレーションし 適切なアルテラのソフト LVDS クロック入力ポートにクロック出力を接続します アルテラのソフト LVDS IP コアの初期化 PLL は アルテラのソフト LVDS IP コアがデータ転送向け SERDES ブロックを実装する前にリファレンス クロックにロックします デバイスの初期化時に PLL はリファレンス クロックへのロックを開始し ロックを達成するとユーザー モード時に動作可能になります クロックのリファレンスが安定していなければ PLL 出力クロックの位相シフトに乱れが生じます この位相シフトの乱れが 高速 LVDS ドメインと低速パラレル ドメイン間のデータ転送の不具合や破損の原因になります データの破損を避けるために アルテラのソフト LVDS IP コアの初期化時に以下のステップを実行します 1. pll_areset 信号を少なくとも 10 ns 以上アサートします ns 以上経過してから pll_areset 信号をディアサートします 3. PLL ロックが安定するまで待機します PLL ロック ポートがアサートし 安定すると SERDES ブロックの動作準備が整います 高速 I/O のタイミング バジェット LVDS I/O 規格は データの高速伝送を可能にし システム全体の性能向上を実現します 高速のシステム性能を活用するには この高速信号のタイミングを解析する必要があります 差動ブロックのタイミング解析は 従来の同期タイミング解析手法とは異なります ソース シンクロナス タイミング解析は クロック - 出力のセットアップ時間ではなく データとクロック信号間のスキューに基づきます 高速差動データ伝送には IC ベンダによって提供されるタイミング パラメータを使用する必要があり ボード スキュー ケーブル スキュー およびクロック ジッタによる強い影響を受けます レシーバ入力スキュー マージンレシーバのデータ パスにおける高速ソース シンクロナス差動信号向けに RSKM TCCS およびサンプリング ウィンドウ (SW) の仕様を使用します 関連情報 6-2 ページのガイドライン : チャネル間スキューのコントロール MAX 10 LVDS レシーバのデザイン

44 UG-M10LVDS RSKM の式 4-11 RSKM の式次の RSKM 式は RSKM TCCS および SW 間の関係を示します 図 4-11: RSKM の式 式に使用される規則は次の通りです RSKM レシーバーのクロック入力およびデータ入力サンプリング ウィンドウ間のタイミングマージン ならびにコアノイズと I/O スイッチング ノイズが引き起こすジッター TUI (Time Unit Interval) シリアルデータの時間周期 SW LVDS レシーバーがデータを正しくサンプリングするために 入力データが安定していることが必要な期間 SW はデバイス特性であり デバイスのスピードグレードに応じて異なる TCCS 同じ PLL によって駆動されるチャネル間の最高速出力エッジと最低速出力エッジ間のタイミングの差 TCCS 値には t CO のばらつき クロック およびクロックスキューが含まれる 注意 : チャネル間スキューを追加する場合は TCCS ではなくレシーバーのチャネル間スキューの合計 (RCCS) を考慮してください 合計 RCCS = TCCS + ボードのチャネル間スキュー です データレートとデバイスに基づいて RSKM 値を計算し LVDS レシーバーがデータをサンプリングできるかどうかを判断する必要があります トランスミッター ジッターを差し引いた後の正の RSKM 値は LVDS レシーバーがデータを正しくサンプリングできることを示します トランスミッター ジッターを差し引いた後の負の RSKM 値は LVDS レシーバーがデータを正しくサンプリングできないことを示します MAX 10 LVDS レシーバのデザイン

45 4-12 LVDS レシーバーの RSKM レポート UG-M10LVDS 図 4-12: の差動高速タイミング図およびタイミングバジェット 次の図は レシーバーの RSKM TCCS および SW の関係を表しています Timing Diagram External Input Clock Internal Clock Time Unit Interval (TUI) Receiver Input Data TCCS RSKM SW TCCS RSKM Timing Budget External Clock Internal Clock Synchronization Transmitter Output Data t SW (min) Bit n Internal Clock Falling Edge TUI Clock Placement t SW (max) Bit n Receiver Input Data TCCS RSKM RSKM TCCS 2 SW 関連情報 6-2 ページのガイドライン : チャネル間スキューのコントロール LVDS レシーバーの RSKM レポート LVDS レシーバーでは Quartus Prime ソフトウェアは の SW TUI および RSKM の値を示す RSKM レポートを提供します MAX 10 LVDS レシーバのデザイン

46 UG-M10LVDS TimeQuest タイミング アナライザーを使用した入力遅延の LVDS レシーバーへの 4-13 割り当て RSKM レポートを生成するには TimeQuest タイミング アナライザーの report_rskm コマンドを使用する RSKM レポートは Quartus Prime コンパイルレポートの TimeQuest タイミング アナライザーのセクションで提供されます より現実的な RSKM 値を得るには TimeQuest タイミング アナライザーの Constraints メニューを使用して入力遅延を LVDS レシーバーに割り当てる 入力遅延は リファレンス クロックに対する LVDS レシーバーポートでのデータ到着時間に基づいて決定されます Set Input Delay オプションの設定パラメーターに入力遅延を設定する場合 LVDS レシーバーに供給するソース同期クロックをリファレンスするクロックにクロック名を設定ます TimeQuest タイミング アナライザーで入力遅延を設定しない場合 レシーバーのチャネル間スキューはデフォルトの 0 になります 入力遅延は set_input_delay コマンドを使用して Synopsys Design Constraint ファイル (.sdc) に直接設定することも可能です 関連情報 6-2 ページのガイドライン : チャネル間スキューのコントロール TimeQuest タイミング アナライザーを使用した入力遅延の LVDS レシーバーへの割り当て RSKM 値を取得するには TimeQuest タイミング アナライザーの Constraints メニューから適切な入力遅延を LVDS レシーバーに割り当てます 1. TimeQuest タイミング アナライザーのメニューで Constraints > Set Input Delay を選択します 2. Set Input Delay ウィンドウで プルダウンメニューを使用して目的のクロックを選択します クロック名は LVDS レシーバーを供給するソース シンクロナス クロックをリファレンスする必要があります 3. Browse ボタン (Targets フィールドの横 ) をクリックします 4. Name Finder ウィンドウで List をクリックし 使用可能なすべてのポートのリストを表示します 設定した入力遅延に応じて LVDS レシーバーのシリアル入力ポートを選択し OK をクリックします 5. Set Input Delay ウィンドウで Input delay オプションと Delay value フィールドの適切な値を設定します 6. Run をクリックし これらの値を TimeQuest タイミング アナライザーに組み込みます 7. ステップ 1 から繰り返して すべての LVDS レシーバー入力ポートに適切な遅延を割り当てます 既に入力ポートに入力遅延を割り当てており 更に遅延を追加する必要がある場合 Add Delay オプションをオンにします 関連情報 6-2 ページのガイドライン : チャネル間スキューのコントロール RSKM 計算の例この例は データレートが 1 Gbps でボードのチャネル間スキューが 200 ps の FPGA デバイスの RSKM 計算を示します MAX 10 LVDS レシーバのデザイン

47 4-14 ガイドライン : フローティング LVDS 入力ピン TCCS = 100 ps SW = 300 ps TUI = 1000 ps RCCS の合計 = TCCS + ボードチャネル間スキュー = 100 ps ps = 300 ps RSKM = (TUI SW RCCS) / 2 = (1000 ps 300 ps 300 ps) / 2 = 200 ps UG-M10LVDS トランスミッター ジッターを差し引いた後の RSKM が 0 ps よりも大きくなる場合 レシーバーが正常に動作します 関連情報 6-2 ページのガイドライン : チャネル間スキューのコントロール ガイドライン : フローティング LVDS 入力ピン フローティング LVDS 入力ピンを MAX 10 デバイスに実装することができます フローティング LVDS 入力ピンには LVDS レシーバの P レグおよび N レグ間に 100 Ω 差動抵抗を用います 外部終端を使用できます フローティング LVDS 入力ピンを使用する場合には Intel は ノイズ注入および消費電流を削減するために外部バイアス方式の使用を推奨します ガイドライン :LVDS レシーバ チャネルの配置 V CCIO 電源で許容ノイズ レベルを維持するには 差動パッドに対するシングル エンド I/O ピンの配置に関する制約に従う必要があります Intel は Quartus Prime デザインを作成し デバイスの I/O 割り当てを指定し デザインをコンパイルしてピン配置の妥当性を確認することを推奨しています Quartus Prime ソフトウェアは デバイスの正常動作を確保するために I/O 割り当ておよび配置ルールを基準にピン接続を検証します Quartus Prime の Pin Planner Package ビューを使用すると 差動 I/O 割り当ての計画が簡単になります View メニューで Show Differential Pin Pair Connections をクリックし 差動ピン ペアをハイライト表示する 差動ピン ペアは赤い線で結び付けられている 差動ピンに関しては 割り当てが必要なのは正のピンへの信号のみ Quartus Prime ソフトウェアは 正のピンが差動 I/O 規格に割り当てられると自動的に負のピンへの割り当てを行う MAX 10 デバイスでは 各差動ピン ペアの配線を一致させています したがって 正と負のピン間のスキューは最小です 差動ペアの両方のピンの内部配線は ピンが隣接していない場合でも一致しています MAX 10 デバイス用のアルテラのソフト LVDS IP コアは IP インスタンスあたり最大で 18 チャネルをサポートします 各チャネルは 1 ビットから 10 ビットのデシリアライゼーション ファクタ ( パラレル データ幅 ) をサポートすることができます アプリケーションに向けてチャネルをグループ化する場合 フィッタ配置の際にチャネル間スキューを考慮しなければなりません スキューを最小限に抑えるには グループ内にサイド バイ サイドですべての LVDS チャネルを配置します PCB デザインについては Intel ではスキューを最小限に抑え 最高のパフォーマンスを得るためにパッケージ スキュー補正を実行することを推奨しています MAX 10 LVDS レシーバのデザイン

48 UG-M10LVDS ガイドライン :LVDS チャネル PLL の配置 4-15 注意 : MAX 10 デバイスでは Quartus Prime ソフトウェアはパッケージ スキュー補正を提供していません ガイドライン :LVDS チャネル PLL の配置 MAX 10 デバイスの各 PLL は PLL と同じ側にある I/O バンク内の LVDS チャネルのみを駆動できます 表 4-3: MAX 10 デバイスで I/O バンクの駆動に使用可能な PLL の例 I/O バンクの位置 入力 refclk GCLK mux 使用可能な PLL 左側 左側 左側 左上または左下 下側 下側 下側 左下または右下 右側 右側 右側 右上または右下 上側 上側 上側 左上または右上 ガイドライン :LVDS レシーバ ロジックの配置 Quartus Prime ソフトウェアは タイミング要件を満たすように SERDES ロジックの配置を自動的に最適化します このため ユーザーがアルテラのソフト LVDSIP コア ロジックで配置の制約を行う必要がありません Quartus Prime Fitter の性能を向上させるには デバイスのフロアプランに LogicLock 領域を作成し トランスミッタ SERDES ロジックの配置を制限します TCCS パラメータは 同じサイドに配置された差動 I/O バンク全体に対してデータシートの仕様のように保証されている この保証は トランスミッタの SERDES ロジックが出力ピンに隣接する LAB に配置されている場合に適用される TCCS 性能を向上させるために トランスミッタ SERDES ロジックをデータ出力ピンとクロック出力ピンに隣接する LAB に制限する ガイドライン :LVDS レシーバのタイミング制約 コア ロジックを使用して SERDES 回路を実装するレシーバ デザイン向けに 適切なタイミング制約を設定する必要があります PLL 動作を Source-Synchronous Compensation Mode にした LVDS レシーバのデータパス向けには 関連する遅延チェインを Quartus Prime コンパイラが自動的に正しく設定します ただし レシーバの入力クロックおよびデータがエッジ アラインまたはセンター アラインではない場合には Quartus Prime の TimeQuest タイミング アナライザでタイミング制約を設定する必要がある場合もあります タイミング制約は 信頼性のあるデータ キャプチャを保証するために必要なタイミング要件を指定します MAX 10 LVDS レシーバのデザイン

49 4-16 LVDS レシーバのデバッグとトラブルシューティング UG-M10LVDS LVDS レシーバのデバッグとトラブルシューティング FPGA プロトタイプを使用したボードレベルの検証により LVDS インタフェース性能に関して役立つ情報を得ることができます ボードレベルの検証の主要な目的は FPGA の機能をエンド システムで検証することにありますが 手順を追加することによりマージンについて調べることが可能になります オシロスコープを使用してマージンについて調べることにより 予測されるデータ有効ウィンドウのサイズ ならびに I/O インタフェースのセットアップおよびホールド マージンを検証することができます Intel の SignalTap II ロジック アナライザを使用してシステム レベルの検証を行い デザイン ターゲットに対するシステムの相関を確認することもできます ハードウェアのデバッグ前に RTL シミュレーションを行う Intel は ハードウェアでデバッグを行う前に RTL シミュレーションを行うことを推奨します RTL シミュレーションの活用により 実際のハードウェアをテストする前にコードの機能性を確認できます たとえば RTL シミュレーションを使用して リモート トランスミッタからトレーニング パターンを送信した際の LVDS レシーバのビット スリップ メカニズムの機能を検証することができます ジオメトリ ベースと物理ベースの I/O ルール LVDS に関する I/O 配置のルールについて考慮する必要があります Quartus Prime ソフトウェアは I/O 配置のルールに違反があるとクリティカル ワーニングやエラー メッセージを表示します 詳しくは 関連情報を参照してください 関連情報 MAX 10 General Purpose I/O User Guide MAX 10 LVDS レシーバのデザイン

50 MAX 10 LVDS トランスミッタとレシーバのデザイン 5 UG-M10LVDS 更新情報 MAX 10 LVDS ソリューションを使用して トランスミッタとレシーバを組み合わせたアプリケーションを実装することができます アルテラのソフト LVDS IP コアを使用して ソフト SERDES 回路をインスタンス化します ソフト SERDES 回路はクロックおよび差動 I/O ピンとともに動作し 高速差動トランスミッタ / レシーバ回路を作成します トランスミッタとレシーバを組み合わせた実装では トランスミッタとレシーバが一部の FPGA リソースを共有することができます 関連情報 1-1 ページの MAX 10 高速 LVDS I/O の概要 2-7 ページの MAX 10 LVDS SERDES I/O 規格のサポートサポートされている LVDS I/O 規格と サポートされている MAX 10 デバイスの種類を一覧表示します トランスミッタとレシーバのインタフェース アルテラのソフト LVDS インタフェースのコンポーネントは 内部または外部 PLL を使用してインスタンス化することができます Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

51 5-2 トランスミッタとレシーバのインタフェース UG-M10LVDS 図 5-1: 内部 PLL を使用する標準的なアルテラのソフト LVDS インタフェース FPGA Device LVDS Source Device CLOCK and DATA SERDES logic and DDIO LVDS Receiver IP Core PLL LVDS Transmitter IP Core PLL SERDES logic and DDIO CLOCK and DATA LVDS Destination Device 図 5-2: 外部 PLL を使用する標準的なアルテラのソフト LVDS インタフェース FPGA Device LVDS Source Device DATA CLOCK PLL IP Core LVDS Receiver IP Core SERDES logic and DDIO LVDS Transmitter IP Core PLL IP Core SERDES logic and DDIO DATA CLOCK LVDS Destination Device 関連情報 3-1 ページの MAX 10LVDS トランスミッタのデザイン LVDS トランスミッタの特定の機能とサポートについての詳細情報を提供します 4-1 ページの MAX 10 LVDS レシーバのデザイン LVDS トランスミッタの特定の機能とサポートについての詳細情報を提供します MAX 10 LVDS トランスミッタとレシーバのデザイン

52 UG-M10LVDS LVDS トランスミッタとレシーバ用 FPGA デザインの実装 5-3 LVDS トランスミッタとレシーバ用 FPGA デザインの実装 MAX 10 デバイスでは 高速 I/O インタフェースをサポートするためにソフト SERDES アーキテクチャを使用しています Quartus Prime ソフトウェアが アルテラのソフト LVDS IP コアを使用してコア ファブリックに SERDES 回路を作成します タイミング性能を向上させ SERDES をサポートするために MAX 10 デバイスではコア ファブリックの I/O レジスタと LE レジスタを使用します LVDS トランスミッタとレシーバで PLL を共有する実装 LVDS トランスミッタおよびレシーバが必要なアプリケーションでは 通常 各インタフェースごとに 1 つづつ 合計 2 つの PLL が必要です アルテラのソフト LVDS IP コアを使用すると トランスミッタとレシーバで 1 つの PLL を共有し PLL の使用数を削減することができます Use common PLL(s) for receivers and transmitters をオンにして Quartus Prime コンパイラが同じ PLL を共有できるようにする PLL を共有するには PLL モード クロック周波数 位相設定などの PLL 設定を複数の PLL で同一にする必要がある LVDS トランスミッタとレシーバが 同一の入力クロック周波数とリセット入力を使用する必要がある PLL を共有している場合に トランスミッタとレシーバで異なるデシリアライゼーション ファクタとデータ レートを可能にするために より多くのカウンタを使用できる ただし より多くの PLL カウンタを使用することにより PLL 入力クロック周波数と PLL カウンタの分解能が トランスミッタとレシーバのクロックの駆動に制限をもたらす 注意 : 使用できる PLL の数は MAX 10 のパッケージによって異なります Intel は デザインに十分な数の PLL クロック アウトを提供する MAX 10 デバイス パッケージを選択することを推奨します アルテラのソフト LVDS IP コアの初期化 PLL は アルテラのソフト LVDS IP コアがデータ転送向け SERDES ブロックを実装する前にリファレンス クロックにロックします デバイスの初期化時に PLL はリファレンス クロックへのロックを開始し ロックを達成するとユーザー モード時に動作可能になります クロックのリファレンスが安定していなければ PLL 出力クロックの位相シフトに乱れが生じます この位相シフトの乱れが 高速 LVDS ドメインと低速パラレル ドメイン間のデータ転送の不具合や破損の原因になります データの破損を避けるために アルテラのソフト LVDS IP コアの初期化時に以下のステップを実行します 1. pll_areset 信号を少なくとも 10 ns 以上アサートします ns 以上経過してから pll_areset 信号をディアサートします 3. PLL ロックが安定するまで待機します PLL ロック ポートがアサートし 安定すると SERDES ブロックの動作準備が整います MAX 10 LVDS トランスミッタとレシーバのデザイン

53 5-4 LVDS トランスミッタとレシーバのデバッグとトラブルシューティング UG-M10LVDS LVDS トランスミッタとレシーバのデバッグとトラブルシューティング FPGA プロトタイプを使用したボードレベルの検証により LVDS インタフェース性能に関して役立つ情報を得ることができます ボードレベルの検証の主要な目的は FPGA の機能をエンド システムで検証することにありますが 手順を追加することによりマージンについて調べることが可能になります オシロスコープを使用してマージンについて調べることにより 予測されるデータ有効ウィンドウのサイズ ならびに I/O インタフェースのセットアップおよびホールド マージンを検証することができます Intel の SignalTap II ロジック アナライザを使用してシステム レベルの検証を行い デザイン ターゲットに対するシステムの相関を確認することもできます ハードウェアのデバッグ前に RTL シミュレーションを行う Intel は ハードウェアでデバッグを行う前に RTL シミュレーションを行うことを推奨します RTL シミュレーションの活用により 実際のハードウェアをテストする前にコードの機能性を確認できます たとえば RTL シミュレーションを使用して リモート トランスミッタからトレーニング パターンを送信した際の LVDS レシーバのビット スリップ メカニズムの機能を検証することができます ジオメトリ ベースと物理ベースの I/O ルール LVDS に関する I/O 配置のルールについて考慮する必要があります Quartus Prime ソフトウェアは I/O 配置のルールに違反があるとクリティカル ワーニングやエラー メッセージを表示します 詳しくは 関連情報を参照してください 関連情報 MAX 10 General Purpose I/O User Guide MAX 10 LVDS トランスミッタとレシーバのデザイン

54 MAX 10 高速 LVDS ボード デザインの考慮事項 6 UG-M10LVDS 更新情報 MAX 10 デバイスに最高の性能を発揮させるには 配線およびコネクタのインピーダンス 差動配線 および終端方法といった重要な課題について考慮する必要があります ガイドライン : 信号品質の向上 信号品質を向上させるには ボード デザインに関する以下のガイドラインに従ってください コントロール対象の差動インピーダンスに基づいたボード デザインを作成します トレース幅 トレース厚 2 つの差動トレース間の距離などのすべてのパラメータを計算および比較します 差動 I/O 規格ペアのトレース間の距離は可能な限り等しく保ちます トレース ペアを互いに近付けてルーティングすると コモン モード リジェクション比 (CMRR) が最大化されます シグナル インテグリティの問題を限定するために トレースはできるだけ短く保ちます トレースが長くなればなるほど インダクタンスとキャパシタンスが増加します 終端抵抗はできるだけレシーバ入力ピンの近くに配置します 表面実装部品を使用します ボード トレースが直角にならないようにします 高性能コネクタを使用します トレース インピーダンスがコネクタと終端のインピーダンスに一致するように バックプレーンとカード トレースを設計します 両方の信号トレースのビア数を等しく保ちます 信号間のスキューを避けるため 等しいトレース長を作成します トレース長が等しくない場合 トランスミッタのチャネル間スキュー (TCCS) 値が増加するので クロス ポイントが誤った場所に置かれ システム マージンが減少します 不連続性の原因となるので ビアを制限します ノイズ カップリングの可能性を排除するために トグルするシングル エンド I/O 信号は差動信号から離しておきます シングル エンド I/O クロック信号を差動信号に隣接するレイヤにルーティングしないようにします システムレベル信号を解析します Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

55 6-2 ガイドライン : チャネル間スキューのコントロール UG-M10LVDS ガイドライン : チャネル間スキューのコントロール MAX 10 デバイスの場合は PCB トレース補正を実行して各 LVDS チャネルのトレース長を調整します トレース長を調整すると レシーバとのインタフェース接続時のチャネル間スキューを改善することができます パッケージレベルでは 各 I/O バンクとデバイスのそれぞれの面について LVDS I/O スキューをコントロールする必要があります 同じボード デザインを使用してあるデバイスから別のデバイスへのバーティカル マイグレーションを予定している場合は 移行可能な LVDS I/O ピンごとにパッケージ マイグレーション スキューをコントロールする必要があります LVDS I/O およびパッケージ スキューの制御に関する情報については 関連情報を参照してください 関連情報 4-10 ページのレシーバ入力スキュー マージン 4-11 ページの RSKM の式 RSKM TCCS および SW の関係について説明します 4-12 ページの LVDS レシーバーの RSKM レポート現実的な RSKM 値を持つ RSKM レポートを生成するためのガイドラインを提供します 4-13 ページの TimeQuest タイミング アナライザーを使用した入力遅延の LVDS レシーバーへの割り当て TimeQuest Timing Analyzer で入力遅延を割り当てて RSKM 値を取得する手順を示します 4-13 ページの RSKM 計算の例 ガイドライン : ボード デザイン制約の決定 FPGA デザインのタイミングを収束した後で ボード デザインを点検して シグナル インテグリティに影響を与える可能性があるさまざまな要因を特定します これらの要因は LVDS インタフェースの受信デバイスでタイミング全体に影響を及ぼします LVDS レシーバのタイミング マージン (RSKM 値によって示される ) は 以下のようなボードレベルの影響に対するタイミング バジェットの割り当てです スキュー 以下の要因によりボードレベルのスキューが生じる ボード トレース長 コネクタの使用 寄生回路の変動 ジッタ ジッタ効果はクロストークなどの要因に由来する ノイズ 不完全な電源やリファレンス プレーンを含むボード リソースもノイズの原因と なりうる アルテラのソフト LVDS IP コアのレシーバを正常に動作させるには タイミング バジェットを超えないようにする必要があります MAX 10 高速 LVDS ボード デザインの考慮事項

56 UG-M10LVDS ガイドライン : ボードレベル シミュレーションの実行 6-3 関連情報 Board Design Guidelines Solution Center Intel デバイスのボードデザインに関連するリソースを提供します ガイドライン : ボードレベル シミュレーションの実行 システム要件を決定し ボード デザイン制約を確定させた後に EDA(Electronic Design Automation) シミュレーション ツールを使用してボードレベルのシミュレーションを行います シミュレーションには FPGA の IBIS または HSPICE モデルとターゲット LVDS デバイスを使用します ボードレベルのシミュレーションにより データ ウィンドウが LVDS レシーバの入力仕様に ( 電気的に またタイミングの面で ) 準拠しているかの判断ができ 最適なボード セットアップが可能になります 真の LVDS 出力バッファにプログラマブル プリエンファシス機能を使用すれば 例えば周波数に依存する伝送線路の減衰を補償することが可能となります この機能により 遠端の 特に長い伝送経路上のレシーバで データ アイの開口を最大限に広げることができます 関連情報 Intel IBIS Models ダウンロード用の Intel デバイスの IBIS モデルを提供します Intel HSPICE Models ダウンロード用の Intel デバイスの IBIS モデルを提供します IBIS Model Generation Quartus Prime ソフトウェアを使用して IBIS ファイルを生成する方法を示すビデオを提供します MAX 10 高速 LVDS ボード デザインの考慮事項

57 アルテラのソフト LVDS IP コアの参考資料 7 UG-M10LVDS 更新情報 アルテラのソフト LVDS IP コアのさまざまなパラメータ設定をセットし 動作 ポート および信号をカスタマイズすることができます Quartus Prime ソフトウェアは パラメータ エディタで設定したパラメータ オプションに基づいてカスタマイズしたアルテラのソフト LVDS IP コアを生成します 関連情報 1-1 ページの MAX 10 高速 LVDS I/O の概要 2-7 ページの MAX 10 LVDS SERDES I/O 規格のサポートサポートされている LVDS I/O 規格と サポートされている MAX 10 デバイスの種類を一覧表示します アルテラのソフト LVDS のパラメータ設定 General PLL Settings Receiver Settings Transmitter Settings の 4 つのオプション グループがあります 表 7-1: アルテラのソフト LVDS のパラメータ - General パラメータ条件許容値説明 Power Supply モード Dual Supply Single Supply ターゲット デバイスがシングル電源デバイスであるかデュアル電源デバイスであるかを指定します Functional mode RX TX アルテラのソフト LVDS IP コアの Functional mode を指定します RX IP を LVDS レシーバに指定する TX IP を LVDS トランスミッタに指 定する Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. *Other names and brands may be claimed as the property of others. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

MAX 10 高速LVDS I/Oユーザー・ガイド

MAX 10 高速LVDS I/Oユーザー・ガイド MAX 10 高速 LVDS I/O ユーザー ガイド 更新情報 UG-M10LVDS 101 Innovation Drive San Jose, CA 95134 www.altera.com 目次 -2 目次 MAX 10 高速 LVDS I/O の概要... 1-1 アルテラ ソフト LVDS 実装の概要...1-2 MAX 10 高速 LVDS のアーキテクチャと機能... 2-1 MAX

More information

Microsoft Word - quick_start_guide_16 1_ja.docx

Microsoft Word - quick_start_guide_16 1_ja.docx Quartus Prime ソフトウェア ダウンロードおよびインストール クイック スタート ガイド 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Intel FPGA, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words

More information

DDR3 SDRAMメモリ・インタフェースのレベリング手法の活用

DDR3 SDRAMメモリ・インタフェースのレベリング手法の活用 WP-01034-1.0/JP DLL (PVT compensation) 90 PLL PVT compensated FPGA fabric 90 Stratix III I/O block Read Dynamic OC T FPGA Write Memory Run Time Configurable Run Time Configurable Set at Compile dq0 dq1

More information

AN 630: アルテラCPLD におけるリアルタイムISP およびISP クランプ

AN 630: アルテラCPLD におけるリアルタイムISP およびISP クランプ CPLD ISP ISP この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください AN-630-1.0 アプリケーション ノート このアプリケーションノートでは MAX II および MAX V デバイスにおけるリアルタイム ISP(In-System Programmability)

More information

MAX 10の汎用I/Oのユーザーガイド

MAX 10の汎用I/Oのユーザーガイド MAX 10 の汎用 I/O のユーザーガイド 更新情報 Quartus Prime Design Suite のための更新 16.0 101 Innovation Drive San Jose, CA 95134 www.altera.com 目次 -2 目次 MAX 10 I/O の概要...1-1 パッケージ別 MAX 10 デバイスの I/O リソース... 1-2 MAX 10 I/O バーティカル

More information

AN 611:3G-SDI レベルB とデュアル・リンクHD-SDI(SMPTE372)リファレンス・デザインのマッピング

AN 611:3G-SDI レベルB とデュアル・リンクHD-SDI(SMPTE372)リファレンス・デザインのマッピング AN-611-1.0 この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください このリファレンス デザインは Altera SDI MegaCore ファンクションおよびオーディオ ビデオ開発キット Stratix IV GX エディションを使用して 3 ギガビット / 秒のシリアル

More information

デュアルDIMM DDR2およびDDR3 SDRAMのボード・デザイン・ガイドライン、外部メモリ・インタフェース・ハンドブック、Volume 2、第5章

デュアルDIMM DDR2およびDDR3 SDRAMのボード・デザイン・ガイドライン、外部メモリ・インタフェース・ハンドブック、Volume 2、第5章 5? 2012? EMI_DG_005-2.0 EMI_DG_005-2.0 この章では デュアル バッファなし DIMM (UDIMM) DDR2 および DDR3 SDRAM インタフェースの実装のガイドラインについて説明します この章では デュアル DIMM 構成を次の条件で使用して データ信号のシグナル インテグリティに対する影響を説明します 1 スロット実装対 2 スロット実装 DIMM

More information

Quartus II クイック・スタートガイド

Quartus II クイック・スタートガイド ALTIMA Corp. Quartus II クイック スタートガイド ver.3.0 2010 年 8 月 ELSENA,Inc. 目次 1. はじめに... 3 2. Quartus II の基本操作フロー... 3 3. Quartus II の基本操作... 4 ステップ 1. プロジェクトの作成... 4 ステップ 2. デザインの作成... 4 ステップ 3. ファンクション シミュレーション...

More information

A-AN pdf

A-AN pdf JQFP BGA 1999 1 ver. 4 Application Note 71 J QFPFineLine BGA TM BGA JQFPBGA JQFP QFPBGA JQFP BGA JQFP BGA J QFP J QFP QFP QFP 125 QFP QFP QFPQFP Carrier & Development Socket Altera Corporation Page 1 A-AN-071-04/J

More information

Cyclone IIIデバイスのI/O機能

Cyclone IIIデバイスのI/O機能 7. Cyclone III I/O CIII51003-1.0 2 Cyclone III I/O 1 I/O 1 I/O Cyclone III I/O FPGA I/O I/O On-Chip Termination OCT Quartus II I/O Cyclone III I/O Cyclone III LAB I/O IOE I/O I/O IOE I/O 5 Cyclone III

More information

Virtex-6 Clocking

Virtex-6 Clocking Spartan-6 クロックリソース Proprietary to PALTEK CORPORATION 1 AGENDA はじめに クロックネットワーク クロックマネージメントタイル (CMT) 使用例 2 AGENDA はじめに クロックネットワーク クロックマネージメントタイル (CMT) 使用例 3 高速なクロッキング 新型アプリケーションには複雑なクロック要件が必要 : 高速クロック信号

More information

1-2 MLAB 図 1-1: Arria 10 デバイスにおける LAB 構造およびインタコネクトの概要 この図は LAB インタコネクトを有する Arria 10 の LAB および MLAB 構造の概要を表しています C4 C27 異なる速度と長さのロウ インタコネクト R32 R3/R6 s

1-2 MLAB 図 1-1: Arria 10 デバイスにおける LAB 構造およびインタコネクトの概要 この図は LAB インタコネクトを有する Arria 10 の LAB および MLAB 構造の概要を表しています C4 C27 異なる速度と長さのロウ インタコネクト R32 R3/R6 s 1 署名 ロジック アレイ ブロック (LAB) は アダプティブ ロジック モジュール () として知られる基本のビルディング ブロックで構成されています ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するために LAB をコンフィギュレーションすることができます また Arria 10 デバイスで使用可能な LAB の 4 分の 1 をメモリ LAB(MLAB)

More information

CMOS リニアイメージセンサ用駆動回路 C CMOS リニアイメージセンサ S 等用 C は当社製 CMOSリニアイメージセンサ S 等用に開発された駆動回路です USB 2.0インターフェースを用いて C と PCを接続

CMOS リニアイメージセンサ用駆動回路 C CMOS リニアイメージセンサ S 等用 C は当社製 CMOSリニアイメージセンサ S 等用に開発された駆動回路です USB 2.0インターフェースを用いて C と PCを接続 CMOS リニアイメージセンサ用駆動回路 C13015-01 CMOS リニアイメージセンサ S11639-01 等用 C13015-01は当社製 CMOSリニアイメージセンサ S11639-01 等用に開発された駆動回路です USB 2.0インターフェースを用いて C13015-01と PCを接続することにより PCからC13015-01 を制御して センサのアナログビデオ信号を 16-bitデジタル出力に変換した数値データを

More information

AN 477: Designing RGMII Interface with HardCopy

AN 477: Designing RGMII Interface with HardCopy FPGA および HardCopy デバイスとの RGMII インタフェースの設計 ver. 1.0 Application Note 477 はじめに RGMII(Reduced Gigabit Media Independent Interface) は IEEE 802.3z GMII に代わるもので ピン数の削減が図られています ピン数の削減は クロックの立ち上がりと立ち下がりの両エッジでデータをやりとりし

More information

AN 357: Error Detection & Recovery Using CRC in Altera FPGA Devices

AN 357: Error  Detection & Recovery Using CRC in Altera FPGA Devices 2008 年 7 月 ver. 1.4 アルテラ FPGA デバイスの CRC によるエラー検出およびリカバリ Application Note 357 概要 航空電子 テレコム システム コントロール および軍事用アプリケーションの分野で使用されるクリティカルな用途では 以下ができることが重要です FPGA デバイスに格納されたコンフィギュレーション データが正確であるかを確認する システムにコンフィギュレーション

More information

ロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール

ロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール 1 AV-52001 署名 この章では ArriaV コア ファブリックのロジック アレイ ブロック (LAB) の機能について説明します LAB は ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するようにコンフィギュレーションできるアダプティブ ロジック モジュール () として知られる基本ビルディング ブロックで構成されています ArriaV デバイス内で使用可能な

More information

ウォッチドッグ・タイマ、ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル(TRM)

ウォッチドッグ・タイマ、ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル(TRM) 11? 2012? cv_54024-1.2 cv_54024-1.2 ウォッチドッグ タイマの主な機能は 無応答ステートから回復するシステムの方法を提供することです ハード プロセッサ システム (HPS) は レベル 4(L4) のペリフェラル バスに接続された 2 つのプログラム可能なウォッチドッグ タイマを提供しています ウォッチドッグ タイマは Synopsys DesignWare APB

More information

Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール、Cyclone Vデバイス・ハンドブック、Volume 1、第1章

Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール、Cyclone Vデバイス・ハンドブック、Volume 1、第1章 June 2012 CV-52001-2.0 CV-52001-2.0 この章では Cyclone V コア ファブリック内のロジック アレイ ブロック (LAB) の機能を説明します LAB は ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するためにコンフィギュレーションできるアダプティブ ロジック モジュール () として知られる基本的なビルディング ブロックで構成されています

More information

QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは?

QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは? アルテラ FPGA 向け PLL リコンフィグの応用回路 1. PLL リコンフィグとは アルテラ FPGA は PLL 機能を内蔵しています PLL を利用して基本周波数を逓倍 分周したクロックを利用することができます 通常 FPGA 開発ツール Quartus2( 以下 Q2) の MegaWizard プラグインマネージャを利用して PLL を設定し 希望のクロック周波数を得ることができます

More information

Quartus II クイック・スタート・ガイド

Quartus II クイック・スタート・ガイド ver.2.0 2010 年 1 月 1. はじめに 弊社では Quartus II をはじめて使用する方を対象に Quartus II はじめてガイド と題した簡易操作マニュアルを提供しています この資料では Quartus II の基本的な作業フローをご案内すると共に 各オペレーションではどの資料を参考にするのが適当かをご紹介しています 2. Quartus II の基本操作フロー 以下の図は

More information

ModelSim-Altera - RTL シミュレーションの方法

ModelSim-Altera - RTL シミュレーションの方法 ALTIMA Corp. ModelSim-Altera RTL シミュレーションの方法 ver.15.1 2016 年 5 月 Rev.1 ELSENA,Inc. 目次 1. 2. 3. はじめに...3 RTL シミュレーションの手順...4 RTL シミュレーションの実施...5 3-1. 3-2. 新規プロジェクトの作成... 5 ファイルの作成と登録... 7 3-2-1. 新規ファイルの作成...

More information

Quartus II はじめてガイド - よく使用するロジック・オプション設定方法 (個別設定)

Quartus II はじめてガイド - よく使用するロジック・オプション設定方法 (個別設定) ALTIMA Corp. Quartus II はじめてガイドよく使用するロジック オプション設定方法 ( 個別設定方法 ) rev.1 ver.10 2011 年 4 月 ELSENA,Inc. Quartus II はじめてガイド よく使用するロジック オプション設定方法 ( 個別設定方法 ) rev.1 目次 1. はじめに... 3 2. 出力電流値の設定 ...4

More information

Microsoft PowerPoint - PCIe_Seminar_LeCroyJapan.ppt

Microsoft PowerPoint - PCIe_Seminar_LeCroyJapan.ppt PCI Express の物理層 信号品質評価ソリューション レクロイ ジャパン株式会社プロダクト マーケティング辻嘉樹 http://www.lecroy.com/japan/ 目次 PCI Expressの仕様 PCI Expressの物理層の特徴 PCI Express 測定の諸条件 PCI Expressのコンプライアンス試験 補足 1 目次 PCI Expressの仕様 PCI Expressの物理層の特徴

More information

ディエンベディングとは冶具やケーブルによる観測信号の劣化を S パラメータデータを利用して計算により補正する TX 冶具ケーブル 被測定物の出力 De-Embedding 冶具 ケーブル等の影響を受けた波形 冶具 ケーブル等の S パラメータデータ TX 被測定物の出力 冶具 ケーブル等の影響のない

ディエンベディングとは冶具やケーブルによる観測信号の劣化を S パラメータデータを利用して計算により補正する TX 冶具ケーブル 被測定物の出力 De-Embedding 冶具 ケーブル等の影響を受けた波形 冶具 ケーブル等の S パラメータデータ TX 被測定物の出力 冶具 ケーブル等の影響のない Keysight Technologies を使用した De-Embedding 2016.4.27 キーサイト テクノロジー計測お客様窓口 ディエンベディングとは冶具やケーブルによる観測信号の劣化を S パラメータデータを利用して計算により補正する TX 冶具ケーブル 被測定物の出力 De-Embedding 冶具 ケーブル等の影響を受けた波形 冶具 ケーブル等の S パラメータデータ TX 被測定物の出力

More information

「電子政府推奨暗号の実装」評価報告書

「電子政府推奨暗号の実装」評価報告書 2011 情財第 399 号 情報セキュリティ対策基盤整備事業 電子政府推奨暗号の実装 評価報告書 平成 24 年 12 月 [ 改訂履歴 ] 日付改訂内容 2012 年 12 月 11 日評価報告書初版発行 2012 年 12 月 21 日 2. 評価結果 内のデータを修正 ( 表 1-1 表 1-2 表 2-1 表 2-2 表 3-1 表 3-2 表 4-1 表 4-2 表 5-1 表 5-2

More information

Quartus II はじめてガイド - ピン・アサインの方法

Quartus II はじめてガイド - ピン・アサインの方法 ALTIMA Corp. Quartus II はじめてガイドピン アサインの方法 rev.1 ver.10 2011 年 3 月 ELSENA,Inc. Quartus II はじめてガイド ピン アサインの方法 rev.1 目次 1. はじめに... 3 2. 事前作業... 3 2-1. デバイスの選択... 3 2-2. データベースの構築... 4 3. ユーザ I/O ピンのアサイン方法...

More information

PLL クイック・ガイド for Cyclone III

PLL クイック・ガイド for Cyclone III ver.9.1 2010 年 1 月 1. はじめに アルテラ社製 FPGA デバイスにおいて PLL を実現するには ALTPLL メガファンクションを使用します ALTPLL を使用することでクロック信号を逓倍 分周 シフトなど簡単に調整することができます PLL で生成したクロック信号を出力専用ピンから外部のデバイスへ供給することも可能なので システムクロックを FPGA にて生成することも可能です

More information

Quartus Prime はじめてガイド - デバイス・プログラミングの方法

Quartus Prime はじめてガイド - デバイス・プログラミングの方法 ALTIMA Corp. Quartus Prime はじめてガイドデバイス プログラミングの方法 ver.15.1 2016 年 3 月 Rev.1 ELSENA,Inc. Quartus Prime はじめてガイド デバイス プログラミングの方法 目次 1. 2. 3. 4. はじめに...3 プログラミング方法...5 Auto Detect 機能...14 ISP CLAMP 機能...17

More information

HardCopy IIデバイスのタイミング制約

HardCopy IIデバイスのタイミング制約 7. HardCopy II H51028-2.1 Stratix II FPGA FPGA ASIC HardCopy II ASIC NRE Quartus II HardCopy Design Center HCDC Quartus II TimeQuest HardCopy II 2 DR2 TimeQuest TimeQuest FPGA ASIC FPGA ASIC Quartus II

More information

Microsoft PowerPoint - Altera_DDR3_Oct2009_ダウンロード用.ppt

Microsoft PowerPoint - Altera_DDR3_Oct2009_ダウンロード用.ppt 40nm FPGA が実現する最先端メモリ インタフェース 日本アルテラ株式会社プロダクト マーケティング マネージャ橋詰英治 アルテラが提供する完全なソリューション CPLD 低コスト FPGA ミッド レンジ FPGA 高集積 高性能 多機能 FPGA ASIC エンベデッド プロセッサ IP コア製品群 開発ソフトウェア 開発キット 2 最新 40nm FPGA & ASIC 製品 11.3Gbps

More information

インテル® Stratix®10 デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール・ユーザーガイド

インテル®  Stratix®10 デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール・ユーザーガイド 更新情報 フィードバック 最新版をウェブからダウンロード : PDF HTML 目次 目次 1 インテル Stratix デバイスの LAB および の概要... 3 2 HyperFlex レジスター... 4...5 3.1 LAB... 5 3.1.1 MLAB... 6 3.1.2 ローカル インターコネクトおよびダイレクトリンク インターコネクト...6 3.1.3 キャリーチェーンのインターコネクト...

More information

McAfee SaaS Protection 統合ガイド Microsoft Office 365 と Exchange Online の保護

McAfee SaaS  Protection 統合ガイド Microsoft Office 365 と Exchange Online の保護 統合ガイド改訂 G McAfee SaaS Email Protection Microsoft Office 365 と Exchange Online の保護 Microsoft Office 365 の設定 このガイドの説明に従って McAfee SaaS Email Protection を使用するように Microsoft Office 365 と Microsoft Exchange Online

More information

SOPC Builder ペリフェラル 簡易ユーザ・ガイド - PIO (Parallel I/O)

SOPC Builder ペリフェラル 簡易ユーザ・ガイド - PIO (Parallel I/O) ALTIMA Corp. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) ver.1.0 2010 年 8 月 ELSENA,Inc. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) 目次 1. はじめに... 3 2. PIO 概要... 3 2-1. PIO 概要... 3 2-2. PIO

More information

インテル(R) Visual Fortran コンパイラ 10.0

インテル(R) Visual Fortran コンパイラ 10.0 インテル (R) Visual Fortran コンパイラー 10.0 日本語版スペシャル エディション 入門ガイド 目次 概要インテル (R) Visual Fortran コンパイラーの設定はじめに検証用ソースファイル適切なインストールの確認コンパイラーの起動 ( コマンドライン ) コンパイル ( 最適化オプションなし ) 実行 / プログラムの検証コンパイル ( 最適化オプションあり ) 実行

More information

Quartus II はじめてガイド - Device & Pin Options 設定方法

Quartus II はじめてガイド - Device & Pin Options 設定方法 - Quartus II はじめてガイド - Device & Pin Options 設定方法 ver.9.1 2010 年 5 月 1. はじめに この資料は Quartus II における Device & Pin Options の設定に関して説明しています Device & Pin Options ダイアログ ボックスでは 現在のプロジェクトで選択されているデバイスにおけるデバイス オプションとピン

More information

Stratix IVデバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール, Stratix IV Device Handbook, Volume 1, Ch 2

Stratix IVデバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール, Stratix IV Device Handbook, Volume 1, Ch 2 2010?9? 2010 SIV51002-3.1 SIV51002-3.1 この章では Stratix IV コア ファブリックのロジック アレイ ブロック (LAB) の機能について説明します LAB は ロジック ファンクション 演算ファンクション およびレジスタ ファンクションのコンフィギュレーションに使用可能な から構成されます ロジック アレイ ブロック (LAB) およびアダプティブ

More information

ヤマハDante機器と他社AES67機器の接続ガイド

ヤマハDante機器と他社AES67機器の接続ガイド はじめに AES67 は 高性能なデジタル IP ネットワークの相互接続を実現するための標準規格です AES67 は や Ravenna Q-LAN Livewire WheatNet などの異なるネットワーク規格で構築されたシステム間で オーディオ信号を送受信する手段を提供します ヤマハも 機器のアップデートにより順次 AES67 への対応を開始し 第一弾としてデジタルミキシングコンソール CL/QL

More information

(Microsoft Word - DDR\203\215\203W\203A\203i\215\\\220\254-ver0619.doc)

(Microsoft Word - DDR\203\215\203W\203A\203i\215\\\220\254-ver0619.doc) DDR1/DDR2 ロジックアナライザ ソリューション構成ガイド Ver June/19/2006 機能と特徴 : Agilent 16900ロジックアナライザを使用して DDR1 および DDR2 システムのロジックロジック検証検証を行います 実際にシステムを組み上げた時に想定通りに動作しない場合 信号間のタイミングやコマンドの確認をします ロジックアナライザのEyeScan 機能を用いると信号品質を素早く把握することも出来ます

More information

JA.qxd

JA.qxd Application Note http://www.ddwg.org/ DVI World PC Cable Assembly Video/Graphics Card Display Projector 2 キーワード 高速パルス シグナル ル インテグリティ インピーダンス ス マッチング EMI 対策 伝送距離の制約 相互接続性 3 http://www.ddwg.org/ DVI Revision

More information

Quartus II はじめてガイド - TimeQuest によるタイミング制約の方法

Quartus II はじめてガイド - TimeQuest によるタイミング制約の方法 ALTIMA Corp. Quartus II はじめてガイド TimeQuest によるタイミング制約の方法 ver.15 2015 年 9 月 Rev.1 ELSENA,Inc. Quartus II はじめてガイド TimeQuest によるタイミング制約の方法 目次 1. 2. はじめに...3 SDC ファイルの作成方法...5 2-1. 2-2. Analysis & Synthesis(

More information

著作権保護法の順守と免責 損害 保証の免責 :( 著作権保護法の順守 ) CSSCV503ZK-HDCP は HDCP 解除機ではありません HDMI -> 12G-SDI コンバーターです HDCP を解除する設定で出荷する場合は 弊社での保証はなくなります お客様全責任 弊社保証の免責 HDCP

著作権保護法の順守と免責 損害 保証の免責 :( 著作権保護法の順守 ) CSSCV503ZK-HDCP は HDCP 解除機ではありません HDMI -> 12G-SDI コンバーターです HDCP を解除する設定で出荷する場合は 弊社での保証はなくなります お客様全責任 弊社保証の免責 HDCP 取扱説明書 rev: 181026 著作権保護法の順守と免責 損害 保証の免責 :( 著作権保護法の順守 ) CSSCV503ZK-HDCP は HDCP 解除機ではありません HDMI -> 12G-SDI コンバーターです HDCP を解除する設定で出荷する場合は 弊社での保証はなくなります お客様全責任 弊社保証の免責 HDCP を解除して使用する場合は ユーザーの全責任に於いて 著作権保護法を順守して使用してください

More information

Nios II Flash Programmer ユーザ・ガイド

Nios II Flash Programmer ユーザ・ガイド ver. 8.0 2009 年 4 月 1. はじめに 本資料は Nios II 開発環境においてフラッシュメモリ または EPCS へのプログラミングを行う際の参考マニュアルです このマニュアルでは フラッシュメモリの書き込みの際に最低限必要となる情報を提供し さらに詳しい情報はアルテラ社資料 Nios II Flash Programmer User Guide( ファイル名 :ug_nios2_flash_programmer.pdf)

More information

スイッチ ファブリック

スイッチ ファブリック CHAPTER 4 この章では Cisco CRS-1 キャリアルーティングシステムのについて説明します この章の内容は 次のとおりです の概要 の動作 HS123 カード 4-1 の概要 の概要 は Cisco CRS-1 の中核部分です はルーティングシステム内の MSC( および関連する PLIM) と他の MSC( および関連する PLIM) を相互接続し MSC 間の通信を可能にします は

More information

アプリケーション ノート 波形サンプル解析 機能 性能が向上するにつれ エンジニアは回路内のアナログ信号 デジタル信号の両方に注意を払う必要があります テストは複雑なため DUT(Device Under Test 被測定デバイス) のさまざまなテスト ポイントで信号を観測できる特殊なツールが必要に

アプリケーション ノート 波形サンプル解析 機能 性能が向上するにつれ エンジニアは回路内のアナログ信号 デジタル信号の両方に注意を払う必要があります テストは複雑なため DUT(Device Under Test 被測定デバイス) のさまざまなテスト ポイントで信号を観測できる特殊なツールが必要に アプリケーション ノート DDR や SoC など 高速デジタル回路の新しい検証とデバッグ手法 はじめに 最新の組込み / コンピューティング システムは 高速のバス 業界規格によるサブシステム さらにはチップに集積された機能などにより ますます高機能化しています 高機能化になっただけでなく システムはますます複雑になり 信号品質の影響も受けやすくなっているため トラブルシュートには時間がかかるようになっています

More information

Quartus II - Chip Planner クイック・ガイド

Quartus II - Chip Planner クイック・ガイド - Quartus II - Chip Planner クイック ガイド ver.9.0 2009 年 8 月 1. はじめに この資料は Quartus II の Chip Planner の使用方法を紹介しています Chip Planner は 従来のフロアプランと Chip Editor が統合された機能です この機能により Quartus II 上でアルテラ デバイスの内部構造の表示 内部タイミングの調査

More information

TULを用いたVisual ScalerとTDCの開発

TULを用いたVisual ScalerとTDCの開発 TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ

More information

電気的特性 (Ta=25 C) 項目 記号 条件 Min. Typ. Max. 単位 読み出し周波数 * 3 fop khz ラインレート * Hz 変換ゲイン Gc ゲイン =2-5 - e-/adu トリガ出力電圧 Highレベル Vdd V -

電気的特性 (Ta=25 C) 項目 記号 条件 Min. Typ. Max. 単位 読み出し周波数 * 3 fop khz ラインレート * Hz 変換ゲイン Gc ゲイン =2-5 - e-/adu トリガ出力電圧 Highレベル Vdd V - CCD イメージセンサ S11850-1106, S11511 シリーズ用 は 当社製 CCDイメージセンサ S11850-1106, S11511 シリーズ用に開発された駆動回路です USB 2.0インターフェースを用いて とPCを接続することにより PCからの制御でセンサのアナログビデオ信号をデジタル出力に変換し PCに取り込むことができます は センサを駆動するセンサ基板 センサ基板の駆動と

More information

NOTICE The information contained in this document is believed to be accurate in all respects but is not warranted by Mitel Networks Corporation (MITEL

NOTICE The information contained in this document is believed to be accurate in all respects but is not warranted by Mitel Networks Corporation (MITEL MiVoice 6725ip Microsoft Lync Phone 41-001367-06 REV02 クイックスタートガイド NOTICE The information contained in this document is believed to be accurate in all respects but is not warranted by Mitel Networks Corporation

More information

Veritas System Recovery 16 Management Solution Readme

Veritas System Recovery 16 Management Solution Readme Veritas System Recovery 16 Management Solution Readme この README について Veritas System Recovery 16 のソフトウェア配信ポリシーのシステム要件 Veritas System Recovery 16 Management Solution のシステム要件 Veritas System Recovery 16 Management

More information

光インタフェースによる銅配線技術の限界の克服

光インタフェースによる銅配線技術の限界の克服 光インタフェースによる銅配線技術の限界の克服 WP-01161-1.0 ホワイト ペーパー このホワイト ペーパーでは FPGA に搭載された光インタフェース技術が距離 消費電力 ポート密度 コスト 回路基板の複雑化といった ディスクリート銅配線接続に伴う問題をどのように克服するのかについて解説します チップ対チップ チップ対モジュール ラック対ラック システム対システムといったさまざまなインタフェースのデータ

More information

SAC (Jap).indd

SAC (Jap).indd 取扱説明書 機器を使用する前に本マニュアルを十分にお読みください また 以後も参照できるよう保管してください バージョン 1.7 目次 目次 について...3 ご使用になる前に...3 インストール手順...4 ログイン...6 マネージメントソフトウェアプログラムの初期画面... 7 プロジェクタの検索...9 グループの設定... 11 グループ情報画面... 12 グループの削除... 13

More information

PPTフォーム(white)

PPTフォーム(white) Spartan-6 概要 株式会社 PALTEK Engineering Group Proprietary to PALTEK CORPORATION 1 アジェンダ Spartan-6 導入 概要 Spartan-6 アーキテクチャ CLB ブロック RAM SelectIO クロック DSP メモリコントローラブロック (MCB) GTP 2 概要 ( ファミリ ) Virtex-6 LXT

More information

Quartus II はじめてガイド ‐ Device and Pin Options 設定方法

Quartus II はじめてガイド ‐ Device and Pin Options 設定方法 ALTIMA Corp. Quartus II はじめてガイド Device and Pin Options 設定方法 ver.10.0 2010 年 9 月 ELSENA,Inc. Quartus II はじめてガイド Device and Pin Options 設定方法 目次 1. はじめに... 3 2. Device and Pin Options の起動... 3 3. Device and

More information

Microsoft Word - N-TM307取扱説明書.doc

Microsoft Word - N-TM307取扱説明書.doc Page 1 of 12 2CHGATEANDDELAYGENERATORTYPE2 N-TM307 取扱説明書 初版発行 2015 年 10 月 05 日 最新改定 2015 年 10 月 05 日 バージョン 1.00 株式会社 テクノランドコーポレーション 190-1212 東京都西多摩郡瑞穂町殿ヶ谷 902-1 電話 :042-557-7760 FAX:042-557-7727 E-mail:info@tcnland.co.jp

More information

Microsoft Word - HowToSetupVault_mod.doc

Microsoft Word - HowToSetupVault_mod.doc Autodesk Vault 環境設定ガイド Autodesk Vault をインストール後 必要最小限の環境設定方法を説明します ここで 紹介しているのは一般的な環境での設定です すべての環境に当てはまるものではありません 1 条件 Autodesk Data Management Server がインストール済み Autodesk Vault Explorer がクライアント PC にインストール済み

More information

Microsoft PowerPoint - 3.3タイミング制御.pptx

Microsoft PowerPoint - 3.3タイミング制御.pptx 3.3 タイミング制御 ハザードの回避 同期式回路と非同期式回路 1. 同期式回路 : 回路全体で共通なクロックに合わせてデータの受け渡しをする 通信における例 :I 2 C(1 対 N 通信 ) 2. 非同期式回路 : 同一のクロックを使用せず データを受け渡す回路間の制御信号を用いてデータの受け渡しをす 通信における例 :UART(1 対 1 通信 ) 2 3.3.1 ハザード 3 1 出力回路のハザード

More information

ネットリストおよびフィジカル・シンセシスの最適化

ネットリストおよびフィジカル・シンセシスの最適化 11. QII52007-7.1.0 Quartus II Quartus II atom atom Electronic Design Interchange Format (.edf) Verilog Quartus (.vqm) Quartus II Quartus II Quartus II Quartus II 1 Quartus II Quartus II 11 3 11 12 Altera

More information

Quartus II - TimeQuest クイック・ガイド

Quartus II - TimeQuest クイック・ガイド Quartus II TimeQuest クイック ガイド ver. 9.1 2010 年 6 月 1. はじめに この資料は Quartus II のタイミング解析エンジン TimeQuest の基本的な操作方法をご紹介しています TimeQuest は 独立したツールとして高性能なタイミング解析を行えるだけでなく Quartus II に対して TimeQuest の解析結果に基づいた配置配線を実行させることもできます

More information

AWS Client VPN - ユーザーガイド

AWS Client VPN - ユーザーガイド AWS Client VPN ユーザーガイド AWS Client VPN: ユーザーガイド Copyright 2019 Amazon Web Services, Inc. and/or its affiliates. All rights reserved. Amazon's trademarks and trade dress may not be used in connection with

More information

Notes and Points for TMPR454 Flash memory

Notes and Points for TMPR454 Flash memory 表紙 TMPR454 内蔵 Flash メモリ対応版手順書 株式会社 DTS インサイト ご注意 (1) 本書の内容の一部または 全部を無断転載することは禁止されています (2) 本書の内容については 改良のため予告なしに変更することがあります (3) 本書の内容について ご不明な点やお気付きの点がありましたら ご連絡ください (4) 本製品を運用した結果の影響については (3) 項にかかわらず責任を負いかねますのでご了承ください

More information

Welcome-Kit ~STM32L4-Nucleo~

Welcome-Kit ~STM32L4-Nucleo~ STM32CubeMX の使い方 0 STM32CubeMX ダウンロード 1 1 ST マイクロ社 HP より STM32CubeMX インストーラーをダウンロードし インストーラーの表示に沿ってインストールします URL : http://www.st.com/content/st_com/ja/products/development-tools/software-development-tools/stm32-

More information

オンチップ・メモリ クイック・ガイド for Cyclone III

オンチップ・メモリ クイック・ガイド for Cyclone III ver.9.1 2010 年 1 月 1. はじめに アルテラ社製 FPGA デバイスにおいてオンチップ メモリ (FPGA 内部で RAM や ROM などを構成 ) を実現するには Memory Compiler メガファンクションを使用します Memory Compiler メガファンクションは Cyclone シリーズ, Arria シリーズ, Stratix シリーズ, HardCopy

More information

CCD リニアイメージセンサ用駆動回路 C CCD リニアイメージセンサ (S11155/S ) 用 C は 当社製 CCDリニアイメージセンサ S11155/S 用に開発された駆動回路です S11155/S11156-

CCD リニアイメージセンサ用駆動回路 C CCD リニアイメージセンサ (S11155/S ) 用 C は 当社製 CCDリニアイメージセンサ S11155/S 用に開発された駆動回路です S11155/S11156- CCD リニアイメージセンサ用駆動回路 C11165-02 CCD リニアイメージセンサ (S11155/S11156-2048-02) 用 C11165-02は 当社製 CCDリニアイメージセンサ S11155/S11156-2048-02 用に開発された駆動回路です S11155/S11156-2048-02と組み合わせることにより分光器に使用できます C11165-02 は CCD 駆動回路

More information

Quartus II はじめてガイド - Device and Pin Options 設定方法

Quartus II はじめてガイド - Device and Pin Options 設定方法 ALTIMA Corp. Quartus II はじめてガイド Device and Pin Options 設定方法 ver.14 2015 年 3 月 Rev.1 ELSENA,Inc. Quartus II はじめてガイド Device and Pin Options 設定方法 目次 1. 2. 3. はじめに...3 Device and Pin Options の起動...4 Device

More information

AN15880A

AN15880A DATA SHEET 品種名 パッケージコード QFH064-P-1414H 発行年月 : 2008 年 12 月 1 目次 概要.. 3 特長.. 3 用途.. 3 外形.. 3 構造...... 3 応用回路例.. 4 ブロック図.... 5 端子.. 6 絶対最大定格.. 8 動作電源電圧範囲.. 8 電気的特性. 9 電気的特性 ( 設計参考値 )... 10 技術資料.. 11 入出力部の回路図および端子機能の

More information

Microsoft Word - SPARQアプリケーションノートGating_3.docx

Microsoft Word - SPARQアプリケーションノートGating_3.docx SPARQ を使用したフィクスチャの S パラメータ抽出 TECHNICAL BRIEF 伊藤渉 Feb 3, 2014 概要 SMA や K コネクタ等ではない非同軸タイプのコネクタを使用する DUT をオシロスコープで測定するにはコネクタの変換の為にフィクスチャを使用します このフィクスチャの伝送特性を差し引き DUT のみの特性を求めたい場合 フィクスチャの伝送特性を抽出することは通常では困難です

More information

Chip PlannerによるECO

Chip PlannerによるECO 13. Chip Planner ECO QII52017-8.0.0 ECO Engineering Change Orders Chip Planner ECO Chip Planner FPGA LAB LE ALM ECO ECO ECO ECO Chip Planner Chip Planner ECO LogicLock Chip Planner Quartus II Volume 2

More information

Quartus II - デバイスの未使用ピンの状態とその処理

Quartus II - デバイスの未使用ピンの状態とその処理 Quartus II はじめてガイド デバイスの未使用ピンの状態とその処理 ver. 9.1 2010 年 6 月 1. はじめに ユーザ回路で使用していないデバイス上のユーザ I/O ピン ( 未使用ユーザ I/O ピン ) は Quartus II でコンパイルすることによりピンごとに属性が確定されます ユーザは 各未使用ユーザ I/O ピンがどのような状態 ( 属性 ) であるかに応じて 基板上で適切な取り扱いをする必要があります

More information

Symantec AntiVirus の設定

Symantec AntiVirus の設定 CHAPTER 29 Symantec AntiVirus エージェントを MARS でレポートデバイスとしてイネーブルにするためには Symantec System Center コンソールをレポートデバイスとして指定する必要があります Symantec System Center コンソールはモニタ対象の AV エージェントからアラートを受信し このアラートを SNMP 通知として MARS に転送します

More information

FPGA 外部のメモリをアバロン・MM・インタフェースへ接続する方法

FPGA 外部のメモリをアバロン・MM・インタフェースへ接続する方法 ver. 8.1 2009 年 3 月 1. はじめに Nios II 開発ボードに実装されているメモリ用のコンポーネントは SOPC Builder の中にあらかじめ用意されています しかし 実際に基板を作成した場合には Nios II 開発ボードに実装されているメモリと同じ仕様の製品でない限り SOPC Builder であらかじめ用意されたメモリ用のコンポーネントを使用することはできません この場合

More information

RMS(Root Mean Square value 実効値 ) 実効値は AC の電圧と電流両方の値を規定する 最も一般的で便利な値です AC 波形の実効値はその波形から得られる パワーのレベルを示すものであり AC 信号の最も重要な属性となります 実効値の計算は AC の電流波形と それによって

RMS(Root Mean Square value 実効値 ) 実効値は AC の電圧と電流両方の値を規定する 最も一般的で便利な値です AC 波形の実効値はその波形から得られる パワーのレベルを示すものであり AC 信号の最も重要な属性となります 実効値の計算は AC の電流波形と それによって 入門書 最近の数多くの AC 電源アプリケーションに伴う複雑な電流 / 電圧波形のため さまざまな測定上の課題が発生しています このような問題に対処する場合 基本的な測定 使用される用語 それらの関係について理解することが重要になります このアプリケーションノートではパワー測定の基本的な考え方やパワー測定において重要な 以下の用語の明確に定義します RMS(Root Mean Square value

More information

USB-Blasterダウンロード・ケーブル・ユーザガイド

USB-Blasterダウンロード・ケーブル・ユーザガイド USB-Blaster 101 Innovation Drive San Jose, CA 95134 www.altera.com 2.3 2007 5 UG-USB81204-2.3 P25-10325-03 Copyright 2007 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company,

More information

2-2 デザイン ガイドライン 表 2-1: 容量と分配 A10-MEMORY タイプ Arria 10 GX Arria 10 GT Arria 10 SX 製品ライン ブロック数 M20K RAM ビット数 (Kb) ブロック数 MLAB RAM ビット数 (Kb) トータル RAM ビット数

2-2 デザイン ガイドライン 表 2-1: 容量と分配 A10-MEMORY タイプ Arria 10 GX Arria 10 GT Arria 10 SX 製品ライン ブロック数 M20K RAM ビット数 (Kb) ブロック数 MLAB RAM ビット数 (Kb) トータル RAM ビット数 2 A10-MEMORY 署名 デバイス内のエンベデッド メモリ ブロックには柔軟性があり デザイン要件に合った最適な小規模メモリ アレイおよび大規模メモリ アレイを提供できるようデザインされています 関連情報 Arria 10 Device Handbook: Known Issues >Arria 10 Device Handbook の章にて予定される更新をリストします エンベデッド メモリのタイプ

More information

Nios II - PIO を使用した I2C-Bus (2ワイヤ)マスタの実装

Nios II - PIO を使用した I2C-Bus (2ワイヤ)マスタの実装 LIM Corp. Nios II - PIO を使用した I 2 C-Bus (2 ワイヤ ) マスタの実装 ver.1.0 2010 年 6 月 ELSEN,Inc. 目次 1. はじめに... 3 2. 適用条件... 3 3. システムの構成... 3 3-1. SOPC Builder の設定... 3 3-2. PIO の設定... 4 3-2-1. シリアル クロック ライン用 PIO

More information

Oracle Un お問合せ : Oracle Data Integrator 11g: データ統合設定と管理 期間 ( 標準日数 ):5 コースの概要 Oracle Data Integratorは すべてのデータ統合要件 ( 大量の高パフォーマンス バッチ ローブンの統合プロセスおよ

Oracle Un お問合せ : Oracle Data Integrator 11g: データ統合設定と管理 期間 ( 標準日数 ):5 コースの概要 Oracle Data Integratorは すべてのデータ統合要件 ( 大量の高パフォーマンス バッチ ローブンの統合プロセスおよ Oracle Un お問合せ : 0120- Oracle Data Integrator 11g: データ統合設定と管理 期間 ( 標準日数 ):5 コースの概要 Oracle Data Integratorは すべてのデータ統合要件 ( 大量の高パフォーマンス バッチ ローブンの統合プロセスおよびSOA 対応データ サービスへ ) を網羅する総合的なデータ統合プラットフォームです Oracle

More information

PowerPoint プレゼンテーション

PowerPoint プレゼンテーション SATA Host/Device IP Core HDD や SSD などのストレージを使用した システム開発に最適な FPGA 向けIntelliProp 社製 SATA IP Core IntelliProp 社製 SATA Host / Device IP Coreは SATA Revision 3.0 Specificationに準拠しており 1.5Gbps 3.0Gbps 6.0Gbpsに対応しています

More information

RS-422/485 ボード取扱説明書 RS-422/485 ボード取扱説明書 Revision 0.3 コアスタッフ株式会社技術部エンジニアリング課 Copyright 2009 Core Staff Co.,Ltd. All Rights Reserved - 1 of 17

RS-422/485 ボード取扱説明書 RS-422/485 ボード取扱説明書 Revision 0.3 コアスタッフ株式会社技術部エンジニアリング課 Copyright 2009 Core Staff Co.,Ltd. All Rights Reserved - 1 of 17 Revision.3 コアスタッフ株式会社技術部エンジニアリング課 Copyright 29 Core Staff Co.,Ltd. All Rights Reserved - of 7 目次 はじめに 3. 概要 4 2. 主要緒言 5 3. 各種インターフェース機能説明 8 4. 外形寸法 4 Copyright 29 Core Staff Co.,Ltd. All Rights Reserved

More information

Report Template

Report Template Lattice ECP3 DDR3 メモリ I/F 1 目次 1 このドキュメントの概要... 4 2 DDR_MEM モジュールを使用する場合の注意点... 5 2.1 PLL の配置およびクロック入力ピンに関する注意事項... 5 2.2 クロック位相調整回路のタイミング制約と配置指定... 6 2.2.1 CSM の配置指定... 6 3 DDR3 SDRAM CONTROLLER IP を使用する場合の注意事項...

More information

1. ボードの複数台制御 コンフィグ ROM から FPGA が起動できる場合を想定しています FPGA 回路には 特定のレジスタアドレスにプリセットしたデータが必要です 製品出荷時のサンプル FPGA 回路では レジスタ No.3 を 8bit 幅に設定し FPGA 外部の 4bit ディップスイ

1. ボードの複数台制御 コンフィグ ROM から FPGA が起動できる場合を想定しています FPGA 回路には 特定のレジスタアドレスにプリセットしたデータが必要です 製品出荷時のサンプル FPGA 回路では レジスタ No.3 を 8bit 幅に設定し FPGA 外部の 4bit ディップスイ LabVIEW 用リファレンス制御アプリケーション RefAppLV の使い方 概要 LabVIEW 開発ツールで設計したリファレンス制御アプリケーションです LabVIEW を所有していないユー ザ環境でも インストーラを利用して RefAppLV.exe を利用することができます 機能 1. 複数台ボード制御 2. USB コンフィグ機能 3. レジスタアクセス機能 4. 拡張レジスタアクセス機能

More information

Merging と AES67 ディバイスの設定

Merging と AES67 ディバイスの設定 Merging と AES67 ディバイスの設定 Configure Merging and AES67 devices AES67 interoperability with Non-Merging interface AES が X-192 グループの調査結果を批准した結果 ネットワーク上でリアルタイムオーディオストリームを送信するデバイスの相互運用性に関する AES67 の提案を発表しました

More information

PCI-Express ハード IP を使用した DMA の実現 for Cyclone V GT FPGA 開発キット(ソフトウェア編)

PCI-Express ハード IP を使用した DMA の実現 for Cyclone V GT FPGA 開発キット(ソフトウェア編) ALTIMA Corp. PCI-Express ハード IP を使用した DMA の実現 for Cyclone V GT FPGA 開発キット ( ソフトウェア編 ) ver.1 2015 年 4 月 Rev.1 ELSENA,Inc. PCI-Express ハード IP を使用した DMA の実現 for Cyclone V GT FPGA 開発キット ( ソフトウェア編 ) 目次 1. はじめに...3

More information

TN-46-13

TN-46-13 はじめに テクニカルノート 高速 DDR SDRAM の互換性 はじめに このテクニカルノートでは DDR SDRAM デバイスの速度タイミングの違いを考察し Micron の高速グレード部品と低速グレード部品との互換性について説明します Micron DDR デバイスのタイミングは 異なる速度グレードの部品との互換性を最大限維持するように最適化されています そのため Micron のデータシートに記載されているタイミング特性は

More information

注意 本製品は FCC Class A 装置です 一般家庭でご使用になると 電波干渉を起こすことがあります その際には ユーザーご自身で適切な処置を行ってください 本製品は FCC( 米国連邦通信委員会 ) 規則の Part15 に準拠したデジタル装置 Class A の制限事項を満たして設計され

注意 本製品は FCC Class A 装置です 一般家庭でご使用になると 電波干渉を起こすことがあります その際には ユーザーご自身で適切な処置を行ってください 本製品は FCC( 米国連邦通信委員会 ) 規則の Part15 に準拠したデジタル装置 Class A の制限事項を満たして設計され RS-232 to RS-422/RS-485 双方向シリアルインターフェースコンバータ ユーザーマニュアル IC-485SN 本装置と接続されたデバイスの破損を防ぐために 本ユーザーマニュアルをご使用前によくお読みになり 正しい手順に従ってインストールし ご使用ください 製品名等は 各社の商標または登録商標です 注意 本製品は FCC Class A 装置です 一般家庭でご使用になると 電波干渉を起こすことがあります

More information

MAX 10 アナログ-デジタルのコンバーター・ユーザーガイド

MAX 10 アナログ-デジタルのコンバーター・ユーザーガイド MAX 10 アナログ - デジタルのコンバーター ユーザーガイド 更新情報 Quartus Prime Design Suite のための更新 16.1 101 Innovation Drive San Jose, CA 95134 www.altera.com 目次 -2 目次 MAX 10 アナログ - デジタル コンバーターの概要... 1-1 MAX 10 デバイスの ADC ブロック数...

More information

機能検証トレーニング コース一覧

機能検証トレーニング コース一覧 機能検証トレーニング コース一覧 日本シノプシス合同会社 2016.03 トレーニング コース一覧 VCS/DVE 基本コース VCS-NLP/VC LP 基本コース VC Verification IP AXI 基本コース (UVM 版 ) VC Verification IP USB 基本コース (UVM 版 ) Verdi 3 基本コース SpyGlass Lint コース SpyGlass

More information

2D/3D CAD データ管理導入手法実践セミナー Autodesk Vault 最新バージョン情報 Presenter Name 2013 年 4 月 2013 Autodesk

2D/3D CAD データ管理導入手法実践セミナー Autodesk Vault 最新バージョン情報 Presenter Name 2013 年 4 月 2013 Autodesk 2D/3D CAD データ管理導入手法実践セミナー Autodesk Vault 最新バージョン情報 Presenter Name 2013 年 4 月 2013 Autodesk Autodesk Vault 2014 新機能 操作性向上 Inventor ファイルを Vault にチェックインすることなくステータス変更を実行できるようになりました 履歴テーブルの版管理を柔軟に設定できるようになりました

More information

TMS320C6455 におけるDDR2 PCBレイアウトの実装

TMS320C6455 におけるDDR2 PCBレイアウトの実装 JAJA082A 2008 年 08 月 TMS320C6454/5 DDR2 PCB レイアウトの実装 アプリケーション技術部 アブストラクトこの文書には TMS320C6454/5に搭載されているDDR2 インターフェイス用の実装方法の説明が含まれています DDR2 インターフェイスに対してタイミングを規定するアプローチは 以前のデバイスとは異なります 以前のアプローチでは データシートでの規定およびシミュレーション

More information

目次 ページ 1. 本マニュアルについて 3 2. 動作環境 4 3. ( 前準備 ) ライブラリの解凍と保存 5 4. モデルのインポート 6 5. インポートしたモデルのインピーダンス計算例 8 6. 補足 単シリーズ 単モデルのインポート お問い合わせ先 21 2

目次 ページ 1. 本マニュアルについて 3 2. 動作環境 4 3. ( 前準備 ) ライブラリの解凍と保存 5 4. モデルのインポート 6 5. インポートしたモデルのインピーダンス計算例 8 6. 補足 単シリーズ 単モデルのインポート お問い合わせ先 21 2 SIMetrix/SIMPLIS ライブラリ ユーザーマニュアル 2018 年 8 月 株式会社村田製作所 Ver1.0 1 22 August 2018 目次 ページ 1. 本マニュアルについて 3 2. 動作環境 4 3. ( 前準備 ) ライブラリの解凍と保存 5 4. モデルのインポート 6 5. インポートしたモデルのインピーダンス計算例 8 6. 補足 単シリーズ 単モデルのインポート

More information

5 2 5 Stratix IV PLL 2 CMU PLL 1 ALTGX MegaWizard Plug-In Manager Reconfig Alt PLL CMU PLL Channel and TX PLL select/reconfig CMU PLL reconfiguration

5 2 5 Stratix IV PLL 2 CMU PLL 1 ALTGX MegaWizard Plug-In Manager Reconfig Alt PLL CMU PLL Channel and TX PLL select/reconfig CMU PLL reconfiguration 5. Stratix IV SIV52005-2.0 Stratix IV GX PMA BER FPGA PMA CMU PLL Pphased-Locked Loop CDR 5 1 5 3 5 5 Quartus II MegaWizard Plug-In Manager 5 42 5 47 rx_tx_duplex_sel[1:0] 5 49 logical_channel_address

More information

TMS320C6455 ハードウェア設計におけるSerial Rapid I/O PCBレイアウト実装

TMS320C6455 ハードウェア設計におけるSerial Rapid I/O PCBレイアウト実装 JAJA080 2 月 2007 TMS320C6455 ハードウェア設計における Serial Rapid I/O PCB レイアウトの実装 アプリケーション技術統括部 アブストラクトこの文書には TMS320C6455に搭載されているSerial Rapid I/O (SRIO) インターフェイス用の実装方法の説明が含まれています SRIOインターフェイスに対するタイミング規定と物理的に要求されるアプローチは

More information

Oracle Enterprise Managerシステム監視プラグイン・インストレーション・ガイドfor Juniper Networks NetScreen Firewall, 10gリリース2(10.2)

Oracle Enterprise Managerシステム監視プラグイン・インストレーション・ガイドfor Juniper Networks NetScreen Firewall, 10gリリース2(10.2) Oracle Enterprise Manager システム監視プラグイン インストレーション ガイド for Juniper Networks NetScreen Firewall 10g リリース 2(10.2) 部品番号 : B28468-01 原典情報 : B28041-01 Oracle Enterprise Manager System Monitoring Plug-in Installation

More information

:30 18:00 9:30 12:00 13:00 17:00

:30 18:00 9:30 12:00 13:00 17:00 http://pioneer.jp/support/ 0120-944-222 044-572-8102 9:30 18:00 9:30 12:00 13:00 17:00 この取扱説明書について 製品本体の USB DAC 端子に USB ケーブルでパソコンを接続すると パソコンからの音声信号を再生できます この機能を使用するためには 専用のドライバーソフトウェアをパソコンにインストールする必要があります

More information

トラステッド リレー ポイントの設定

トラステッド リレー ポイントの設定 トラステッド リレー ポイントの設定 トラステッド リレー ポイントの概要, 1 ページ トラステッド リレー ポイントのタスク フロー, 2 ページ トラステッド リレー ポイントの連携動作と制約事項, 8 ページ トラステッド リレー ポイントの概要 トラステッド リレー ポイント TRP はメディア ストリームに挿入可能なデバイスで そのスト リームのコントロール ポイントとして機能します TRP

More information

Hik-Connect アカウントにデバイスを追加する方法ユーザーは Hik-Connect APP ウェブポータル ivms4500 アプリまたは ivms クライアント経由で Hik-Connect 機能を有効にすることができます 注 : iv

Hik-Connect アカウントにデバイスを追加する方法ユーザーは Hik-Connect APP   ウェブポータル ivms4500 アプリまたは ivms クライアント経由で Hik-Connect 機能を有効にすることができます 注 : iv 概要 Hik-Connect は 動的ドメイン名サービスとアラームプッシュ通知サービスを統合した Hikvision によって導入された新しいサービスです これは デバイスがインターネットに接続するための簡単な方法を提供します このマニュアルは Hik-Connect サービスを追加する方法をユーザーに示すためのガイドです 注 :: ユーザーエクスペリエンスを向上させるために ルーターとデバイスの両方で

More information

Keysight Technologies N1055A リモート・ヘッド・モジュール 35/50 GHz 2/4ポートTDR/TDT

Keysight Technologies N1055A リモート・ヘッド・モジュール 35/50 GHz 2/4ポートTDR/TDT Keysight Technologies N1055A 35/50 GHz 2/4 TDR/TDT 86100D DCA-X Data Sheet 10/25/28 Gbps 40G/100G /S TDR/TDT S 16 28 Gb/s IEEE 802.3 ba/bj/bm 40 Gb/100 Gb OIF Optical Inter-networking Forum CEI 3.0 PCI

More information

Microsoft PowerPoint LC_15.ppt

Microsoft PowerPoint LC_15.ppt ( 第 15 回 ) 鹿間信介摂南大学理工学部電気電子工学科 特別講義 : 言語を使った設計 (2) 2.1 HDL 設計入門 2.2 FPGA ボードの設計デモ配布資料 VHDL の言語構造と基本文法 2.1 HDL 設計入門 EDAツール : メンター社製品が有名 FPGAベンダーのSW 1 1 仕様設計 にも簡易機能あり 2 3 2 HDLコード記述 3 論理シミュレーション 4 4 論理合成

More information

Windows Phone 用 Cisco AnyConnect セキュアモビリティクライ アントユーザガイド(リリース 4.1.x)

Windows Phone 用 Cisco AnyConnect セキュアモビリティクライ アントユーザガイド(リリース 4.1.x) Windows Phone 用 Cisco AnyConnect セキュアモビリティクライアントユーザガイド ( リリース 4.1.x) AnyConnect ユーザガイド 2 AnyConnect の概要 2 Windows Phone サポート対象デバイス 2 Windows Phone 上の AnyConnect のインストールまたはアップグレード 3 Windows Phone デバイス上の

More information