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- まいか かつま
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1 MachXO2 EFB(Embedded Function Block) 1
2 目次 1 このドキュメントの概要 3 2 EFB の構成 4 3 EFB とハードマクロの生成と注意事項 EFB Enables タブの設定 I2C タブの設定 SPI タブの設定 Timer/Counter タブの設定 Wishbone から I2C マクロへのアクセス I2C マスターモード時の制御 Write アクセス Read アクセス Wishbone から SPI マクロへのアクセス SPI マスターモード時の制御 Write アクセス Read アクセス EFB のシミュレーション テストベンチ作成時の注意点 I2C マクロの入出力信号 WISHBONE バスへの入力データ 改訂履歴 26 2
3 1 このドキュメントの概要このドキュメントでは MachXO2 に内蔵されている EFB(Embedded Function Block) の I2C SPI Timer/Counter 機能や使用方法について説明します 内蔵 Flash メモリへのアクセス方法については 別途リリースされているドキュメント (JUG10_001) をご覧ください 3
4 2 EFB の構成 EFB は MachXO2 ファミリのデバイスに内蔵されている固有の機能を持つ複数のブロックと それらおよびデバイスのファブリックを接続するバスから構成されるハードマクロです ( 図 2-1) 図 2-1 EFB のブロックダイアグラム 固有の機能ブロックとしては 以下のものが内蔵されています I2C インターフェイス 2 SPI インターフェイス 1 タイマーカウンター 1 ユーザー Flash メモリ 1 Configuration 回路 1 パワーセーブ回路 1 PLL デバイス依存 ( 2 or 1 or 0) これらのブロック間およびユーザーロジックは Wishbone バスを介して接続されています 4
5 3 EFB とハードマクロの生成と注意事項 EFB および各種ペリフェラルを使用する場合 それらの HDL ソースは IPexpress で生成します 3.1 EFB Enables タブの設定 EFB タブでは 使用するマクロの選択等を行います 使用するマクロの選択 EFB を使用する場合 まず IPexpress の [EFB Enables] タブで使用するハードマクロを選択します [EFB Enables] タブには 選択可能なハードマクロのリストが表示されていますので 使用するマクロにチェックを入れます チェックを入れると該当するハードマクロの設定タブがアクティブになりパラメータ設定が可能になります 図 3-1 ハードマクロ選択タブ クロック周波数の設定 EFB を使用する場合 必ず IPexpress の [EFB Enables] で [WISHBONE Clock Frequency] 欄に実際に使用するクロックの周波数を入力してください 各種ハードマクロは このクロックで動作します I2C や SPI マクロからの出力クロックはこれを分周したものが出力されます 分周比は この周波数設定を基準に行いますので 実際に使用するクロック周波数が違うと適当な出力クロックが得られません 注意してください 5
6 図 3-2 WISHBONE clock 周波数の設定 3.2 I2C タブの設定 I2C タブでは I2C マクロ 2 つ (Primary/Secondary) の設定が行えます 図 3-3 I2C マクロ設定タブ General Call Enable General Call( アドレス all 0 ) のアクセスに対するレスポンス可否の設定です チェックが入っている場合は General Call に対して ACK を返します 6
7 Wakeup Enable パワーダウン状態でアクセスがあった場合のレスポンス可否の設定です チェックが入っているとパワーダウン状態で該当アドレスへのアクセスがあった場合にパワーダウンから自動的に復帰します I2C Bus Performance I2C バスのスループット ( クロック周波数 ) を選択します この設定から内部のクロック分周比が決まるので 必ず適当な値を選択してください I2C Addressing I2C のアドレスモード (7bit or 10bit) を選択します Slave Address 当該デバイスの I2C slave アドレスを設定します 3.3 SPI タブの設定 図 3-4 SPI マクロの設定タブ SPI mode SPI マクロの動作モードを選択します Master Clock Rate Master モードでの動作時の出力クロック周波数を設定します モードとして [Slave & Master] を選択した場合に設定可能です Wishbone クロックを分周して生成するので Wishbone クロックを分周して生成できる周波数を入力してください 7
8 SPI Protocol Options SPI の各種オプションの初期値設定です Wishbone バスからのレジスタアクセスで設定を変更することもできます LSB First チェックが入っていると LSB から出力 / 入力します Inverted Clock チェックが入っていると クロック極性が反転します 内部のレジスタ CPOL の初期値設定です Phase Adjust チェックが入っているとデータ出力のクロック位相 ( エッジ ) が立上がり同期になります 図 3-5 Phase Adjust チェックなし 図 3-6 Phase Adjust チェックあり Interrupts バスの割り込みを有効にするフラグを選択します Master Chip select Master モードで動作させる際に出力する Chip select の数を選択します Misc Wake up Enable パワーダウン状態でアクセスがあった場合のレスポンス可否の設定です チェックが入っているとパワーダウン状態でアクセスがあった場合に パワーダウンから自動的に復帰します 8
![3.4 Timer/Counter タブの設定 Timer/Counter タブでは マクロの動作モードやカウント値の初期値設定を行います これらの値は Wishbone バスから随時変更することも出来ます (EFB Enables タブで Timer/Counter の動作モードを [Dynamic ] に設定している場合 ) 図 3-7 Timer/Counter マクロの設定タブ Mode](/docs-images/92/108480869/images/9-0.jpg "Selection [Timer/Counter Mode] 欄でマクロの動作モードを [Output Function] 欄で出力ポート [tc_oc] の振る舞いを選択します 各選択の概略は以下の様になります Timer/Counter Mode CTCM (Clear Timer on Compare Match) 内部カウンタはカウントアップしていき レジスタ [TCTOP]")
9 3.4 Timer/Counter タブの設定 Timer/Counter タブでは マクロの動作モードやカウント値の初期値設定を行います これらの値は Wishbone バスから随時変更することも出来ます (EFB Enables タブで Timer/Counter の動作モードを [Dynamic ] に設定している場合 ) 図 3-7 Timer/Counter マクロの設定タブ Mode Selection [Timer/Counter Mode] 欄でマクロの動作モードを [Output Function] 欄で出力ポート [tc_oc] の振る舞いを選択します 各選択の概略は以下の様になります Timer/Counter Mode CTCM (Clear Timer on Compare Match) 内部カウンタはカウントアップしていき レジスタ [TCTOP] の値と一致すると 0 に戻ります 内部カウンタ値 TCTOP 0 Count up TCTOP 0 Count up tc_oc 図 3-8 TCTM の内部カウンタと tc_oc の振る舞い (Output Function = TOGGLE) [Output Function] で [TOGGLE] を選択すると [tc_oc] ポートからは [TCTOP] サイクル周期でトグルする波形が出力されます レジスタ [TCTOP] については こちらを参照ください 9
10 Fast PWM Mode 内部カウンタはカウントアップしていき レジスタ [TCTOP] の値と一致すると 0 に戻ります [Output Function] で [TOGGLE] を選択すると レジスタ [TCOCR] およびレジスタ [TCTOP] とカウント値が一致した場合に [tc_oc] がトグルします 内部カウンタ値 tc_oc TCTOP 0 Count up TCOCR Count up TCTOP 0 Count up 図 3-9 Fast PWM Mode の内部カウンタと tc_oc の振る舞い レジスタ [TCTOP] と [TCOCR] については こちらを参照ください Phase and Frequency Correct PWM mode 内部カウンタは 0 からカウントアップしていき レジスタ [TCTOP] の値と一致するとカウントダウンを始めます カウント値が 0 になると再びカウントアップを始めます [Output Function] で [TOGGLE] を選択すると レジスタ [TCOCR] とカウント値が一致した場合に [tc_oc] がトグルします 内部カウンタ値 TCTOP 0 Count up TCOCR Count up TCTOP Count down TCOCR Count down tc_oc 図 3-10 Phase and Frequency Correct PWM Mode の内部カウンタと tc_oc の振る舞い レジスタ [TCTOP] と [TCOCR] については こちらを参照ください Clock Selection 内部カウンタを動作させるクロックについての設定を行います Clock Edge Selection カウンタで使用するクロックのエッジを選択します [PCLOCK] : tc_clki の立ち上がりエッジ [NCLOCK] : tc_clki の立ち下がりエッジ Prescale Divider Value カウンタに入力する前のクロック分周比設定です Tc_clki を最大 1024 分周できます 図 3-11 カウンタと Prescale Divider 10
11 Counter Value 各カウンタモードで使用するレジスタ [TCTOP] と [TCOCR] の初期値を設定します Timer Counter Top レジスタ [TCTOP] の初期値設定です [TCOCR] を使用するモードでは [TCOCR] より大きな値を設定してください Output Compare Value レジスタ [TCOCR] の初期値設定です かならず [TCTOP] より小さな値を設定してください 11
12 4 Wishbone から I2C マクロへのアクセス 4.1 I2C マスターモード時の制御 Write アクセス XO2 の I2C マクロをマスタとして 接続されるスレーブデバイスに [N]byte のデータを Write するには 図 4-1 の手順に従って wishbone バスにアクセスします 1 図 4-1 Wishbone バスから IC2 マクロで [N]byte データの Write を行うためのフローの例 1 Timeout について一定時間 (I2C クロック 9 サイクル分 ) 経過しても ACK が検出さなければ 出力した slave アドレスに該当するデバイスがバス上に存在しないことを意味するのでアクセスを終了します 12
13 wb_clk_i wb_cyc_i wb_stb_i wb_we_i wb_adr_i[7:0] wb_dat_i wb_dat_o wb_ack_o 44 N/A 41 N/A N/A 41 N/A N/A 90 N/A 2 N/A 10 N/A bit アドレス + '0' 2 I2C から出力するデータ 3 RARX(wb_dat_o[5]) と TRRDY(wb_dat_o[2]) をチェック 4 TRRDY(wb_dat_o[2]) をチェック 必要な回数繰り返し 図 4-2 Wishbone バスから IC2 マクロで Write を行うためのレジスタアクセス例 13
14 4.1.2 Read アクセス XO2 の I2C マクロをマスタとして 接続されるスレーブデバイスから [N]byte のデータを Read するには 図 4-3 の手順に従って wishbone バスにアクセスします 1 図 4-3 Wishbone バスから IC2 マクロで [N]byte データの Read を行うためのフローの例 1Timeout について一定時間 (I2C クロック 9 サイクル分 ) 経過しても ACK が検出さなければ 出力した slave アドレスに該当するデバイスがバス上に存在しないことを意味するので そのままアクセスを終了 14
15 wb_clk_i wb_cyc_i wb_stb_i wb_we_i wb_adr_i[7:0] wb_dat_i wb_dat_o wb_ack_o 44 N/A 41 N/A N/A N/A 90 N/A 20 N/A bit アドレス + '0' 2 RARX(wb_dat_o[5]) と TRRDY(wb_dat_o[2]) をチェック 3 TRRDY(wb_dat_o[2]) をチェック 4 I2C の Read データ ( 必要な回数 ) 繰り返し N/A 47 4 図 4-4 Wishbone バスから IC2 マクロで Read を行うためのレジスタアクセス例 15
16 5 Wishbone から SPI マクロへのアクセス 5.1 SPI マスターモード時の制御 Write アクセス MachXO2 の SPI マクロをマスタとして 接続されるスレーブデバイスに [N]byte のデータを Write するには 図 5-1 の手順に従って wishbone バスにアクセスします 図 5-1 Wishbone バスから SPI マクロで [N]byte データの Write を行うためのフローの例 1 Write データの出力開始タイミングについて SPI マクロがアクティブでマスターモード設定されている場合 アドレス 0x59 にデータを write すると SPI のポートからクロックと Write したデータの出力が開始されます 1byte のデータ出力が終わると 次のデータがアドレス 0x59 に write されるまで SPI の出力クロックは停止します ( 図 5-2) 16
17 図 5-2 SPI データ出力開始タイミング 2 ダミーデータの Read について SPI マクロは回路構成上 アクセス内容にかかわらずクロックを出力すると SI ポートのデータを受信データとして取り込んでしまいます Write アクセスの際は 余分なデータが受信データ用のバッファに保存されてしまうので 以後の Read アクセスを正常に行うためにデータを出力する度に余分なデータを破棄する必要があります 3 byte データの送信完了確認について SPI マクロには アドレス 0x59 に write したデータの送信完了フラグがありません 前述のように Write アクセス時にも SI ポート上のデータがマクロ内に取り込まれ 1byte 分たまると受信データの read 可能フラグ (RRDY) が立つので それを送信完了フラグの代わりに使用します 4 繰り返し回数について α は SPI のコマンドおよびオペランドの byte 数です 17
18 wb_clk_i wb_cyc_i wb_stb_i wb_we_i wb_adr_i[7:0] wb_dat_i wb_dat_o wb_ack_o 56 N/A 5A 5A 59 N/A 5A 5A C0 N/A 2 N/A TRDY(wb_dat_o[4]) をチェック 2 任意の出力データ ( コマンド オペランド Write データ ) 3 RRDY(wb_dat_o[3]) をチェック 4 Read したデータは破棄 ( 必要な回数 ) 繰り返し 図 5-3 Wishbone バスから SPI マクロで Write を行うためのレジスタアクセス例 18
19 5.1.2 Read アクセス MachXO2 の SPI マクロをマスタとして 接続されるスレーブデバイスから [N]byte のデータを Read するには 図 5-4 の手順に従って wishbone バスにアクセスします
20 3 図 5-4 Wishbone バスから SPI マクロで [N]byte データの Read を行うためのフローの例 1 Write データの出力開始タイミングについて SPI マクロがアクティブでマスターモード設定されている場合 アドレス 0x59 にデータを write すると SPI のポートからクロックと Write したデータの出力が開始されます 1byte のデータ出力が終わると 次のデータがアドレス 0x59 に write されるまで SPI の出力クロックは停止します ( 図 5-5) 図 5-5 SPI データ出力開始タイミング 20
21 2 ダミーデータの Read について SPI マクロは回路構成上 アクセス内容にかかわらずクロックを出力すると SI ポートのデータを受信データとして取り込んでしまいます Write アクセスの際は 余分なデータが受信データ用のバッファに保存されてしまうので 以後の Read アクセスを正常に行うためにデータを出力する度に余分なデータを破棄する必要があります 3 ダミーデータの write についてマスターモードの SPI マクロから SPI クロックを出力するためにはアドレス 0x59 へのデータの write が必要になります このため Read アクセスの際でもクロックを出力させるためにアドレス 0x59 へのダミーデータの write を行います 21
22 wb_clk_i wb_cyc_i wb_stb_i wb_we_i wb_adr_i[7:0] wb_dat_i wb_dat_o wb_ack_o 56 N/A 5A 5A 59 N/A 5A 5A N/A 5A 5A N/A C0 N/A 2 N/A 0 N/A N/A TRDY(wb_dat_o[4]) をチェック 2 任意の出力データ ( コマンド オペランド Write データ ) 3 RRDY(wb_dat_o[3]) をチェック 4 ダミーの Read データ (Read したデータは破棄 ) 5 SPI の Read データ ( 必要な回数 ) 繰り返し ( 必要な回数 ) 繰り返し 図 5-6 Wishbone バスから SPI マクロで Read を行うためのレジスタアクセス例 22
23 6 EFB のシミュレーション 6.1 テストベンチ作成時の注意点 EFB のシミュレーションには 最上位階層のテストベンチに以下の 2 つのモジュールのインスタンスが必要です また これらのモジュールのインスタンス名は以下のものでないと エラーになります 表 6-1 GSR/PUR のインスタンス名 モジュール名インスタンス名備考 GSR GSR_INST Global Set/Reset 出力モジュール PUR PUR_INST Power Up Set/Reset 出力モジュール エラメッセージの例 # ELAB2: Fatal Error: ELAB2_0036 Unresolved hierarchical reference to "GSR_INST.GSRNET" from module "testbench.u1_efb_i2c_ms.efbinst_0" (module not found). # ELAB2: Last instance before error: /u1_efb_i2c_ms/efbinst_0 # KERNEL: Error: E8005 : Kernel process initialization failed. # Error: Fatal error occurred during simulation initialization. 記述例 library ieee, std; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith; use ieee.std_logic_textio.all; use std.textio.all; library ovi_machxo2; use ovi_machxo2.all; entity testbench is end testbench; architecture BL of testbench is component GSR port( GSR : in std_logic ); end component; component PUR port( PUR : in std_logic ); end component; 23
24 Begin GSR_INST : GSR port map( GSR => wb_xrst_i ); PUR_INST : PUR port map( PUR => c_vcc ); end BL; 6.2 I2C マクロの入出力信号 I2C マクロからの出力は I2C の仕様どおり 0 または Z です I2C マクロから 1 や H は出力されません 従って外部で H レベルへのプルアップ処理が必要になります 図 6-1 I2C マクロ入出力ポートの接続と記述例 24
25 6.3 WISHBONE バスへの入力データ WISHBONE バスから EFB にアクセスする場合 クロックに対してデータの遅延が小さい場合は wb_ack_o 信号がテクニカルノート TN1205 のタイムチャートとは違うタイミングでアサートされます ( 図 6-2 図 6-3) ただし Read/Write アクセス自体は正しく行われます 図 6-2 WISHBONE バスのアクセス波形 (TN1205) 図 6-3 WISHBONE バスのシミュレーション波形 ( 入力データ遅延なし ) シミュレーション時の wb_ack_o のタイミングを TN1205 と同じにするためには WISHBONE バスへの入力信号に クロックに対して 20ps 以上の遅延をつけてください 図 6-4 WISHBONE バスのシミュレーション波形 ( 入力データ遅延あり ) 25
26 7 改訂履歴 表 7-1 改訂履歴 バージョン リリース 改訂内容 Ver1.0 June 初版リリース 26
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1030195 15 2 10 1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i 4-3-3 47 5 52 53 54 55 ii 1 VHDL IC VHDL 5 2 3 IC 4 5 1 2
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はじめに 本ドキュメントでは AXIS ネットワークカメラ / ビデオエンコーダにおいて任意の間隔で画像を FTP サー バーへ送信するイベントの設定手順を説明します 設定手順手順 1:AXIS ネットワークカメラ / ビデオエンコーダの設定ページにアクセスする 1.Web ブラウザを起動します FW v6.50 以下の場合は Internet Explorer を FW v7.10 以降の場合は
ModelSim-Altera - RTL シミュレーションの方法
ALTIMA Corp. ModelSim-Altera RTL シミュレーションの方法 ver.15.1 2016 年 5 月 Rev.1 ELSENA,Inc. 目次 1. 2. 3. はじめに...3 RTL シミュレーションの手順...4 RTL シミュレーションの実施...5 3-1. 3-2. 新規プロジェクトの作成... 5 ファイルの作成と登録... 7 3-2-1. 新規ファイルの作成...
ACI のファースト LACP タイマーを設定して下さい
目次 概要前提条件要件使用するコンポーネント背景説明設定初期セットアップコンフィギュレーションのステップ確認トラブルシューティング Cisco サポートコミュニティ - 特集対話 概要 この資料に Cisco アプリケーション中枢的なインフラストラクチャ (ACI) の port-channel のためのファースト Link Aggregation Control Protocol (LACP) タイマーを設定する方法を記述されています
Unconventional HDL Programming ( version) 1
Unconventional HDL Programming (20090425 version) 1 1 Introduction HDL HDL Hadware Description Language printf printf (C ) HDL 1 HDL HDL HDL HDL HDL HDL 1 2 2 2.1 VHDL 1 library ieee; 2 use ieee.std_logic_1164.all;
-2 外からみたプロセッサ GND VCC CLK A0 A1 A2 A3 A4 A A6 A7 A8 A9 A10 A11 A12 A13 A14 A1 A16 A17 A18 A19 D0 D1 D2 D3 D4 D D6 D7 D8 D9 D10 D11 D12 D13 D14 D1 MEMR
第 回マイクロプロセッサのしくみ マイクロプロセッサの基本的なしくみについて解説する. -1 マイクロプロセッサと周辺回路の接続 制御バス プロセッサ データ バス アドレス バス メモリ 周辺インタフェース バスの基本構成 Fig.-1 バスによる相互接続は, 現在のコンピュータシステムのハードウェアを特徴づけている. バス (Bus): 複数のユニットで共有される信号線システム内の データの通り道
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日本語マニュアル 第 16 章 ( 本 日本語マニュアルは 日本語による理解のため一助として提供しています その作成にあたっては各トピックについて それぞれ可能な限り正確を期しておりますが 必ずしも網羅的ではなく 或いは最新でない可能性があります また 意図せずオリジナル英語版オンラインヘルプやリリースノートなどと不一致がある場合もあり得ます 不明箇所について又は疑義が生じた場合は ラティスセミコンダクター正規代理店の技術サポート担当にお問い合わせ頂くか
DUSx200 シリーズコントローラ I2C インターフェース仕様書
DUSx200 シリーズコントローラ I2C インターフェース仕様書 目次 1. 変更履歴... 2 2. 適用... 3 3. ホストインターフェース... 3 3.1. 通信タイミング... 3 3.2. 制御信号... 3 3.3. 通信仕様... 4 3.4. プロトコル仕様... 4 4. レポート形式... 5 4.1. タッチ座標データ... 5 4.2 水レポート... 5 5. メンテナンスコマンド...
ヤマハDante機器と他社AES67機器の接続ガイド
はじめに AES67 は 高性能なデジタル IP ネットワークの相互接続を実現するための標準規格です AES67 は や Ravenna Q-LAN Livewire WheatNet などの異なるネットワーク規格で構築されたシステム間で オーディオ信号を送受信する手段を提供します ヤマハも 機器のアップデートにより順次 AES67 への対応を開始し 第一弾としてデジタルミキシングコンソール CL/QL
TULを用いたVisual ScalerとTDCの開発
TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ
Verilog HDL による回路設計記述
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F コマンド
この章では コマンド名が F で始まる Cisco NX-OS システム管理コマンドについて説明します flow exporter Flexible NetFlow フローエクスポータを作成するか既存の Flexible NetFlow フローエクスポータを変更して Flexible NetFlow フローエクスポータコンフィギュレーションモードに入るには グローバルコンフィギュレーションモードで
WAGO PROFIBUS バスカプラ/コントローラと、QJ71PB92Dとのコンフィグレーションマニュアル
< 概要 > WAGO-I/O-SYSTEM750 シリーズ PROFIBUS バスカプラ / コントローラと 三菱電機 製 PROFIBUS ユニット QJ71PB92D とのコンフィグレーション手順を説明しております < 使用機器接続図 > 下記機器を準備し 図の通り接続しました WAGO-I/O-SYSTEM PROFIBUS バスカプラ / コントローラ 750-xxx および I/O モジュール
1. UART について UART は Universal Asynchronous Receiver Transmitter の頭文字をとったもので 非同期シリアル通信と呼ばれます シリアル通信とは 一本の信号線でデータをやりとりするために 1bit ずつデータを送出することをいいます データを受
STM32L_UART1 の説明 V004 2014/03/30 STM32L-Discovery の UART 1 の送受信を行うプログラムです 無料の開発ツール Atollic TrueSTUDIO for ARM Lite( 試用版 ) で作成したプロジェクトです プログラムの開始番地は 0x08000000 です デバッグが可能です PC アプリケーションの Access_SerialPort
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日本語マニュアル 第 11 章 フロアプランニングと リソース配置指定 ( 本 日本語マニュアルは 日本語による理解のため一助として提供しています その作成にあたっては各トピックについて それぞれ可能な限り正確を期しておりますが 必ずしも網羅的ではなく 或いは最新でない可能性があります また 意図せずオリジナル英語版オンラインヘルプやリリースノートなどと不一致がある場合もあり得ます 疑義が生じた場合は
リンク バンドル コマンド
リンク バンドル コマンド リンク バンドルは 1 つ以上のポートを集約したグループで 1 つのリンクとして扱われます この章では リンク バンドルで QoS に使用するコマンドについて説明します リンク バンド ル 関連する概念 および設定作業の詳細については Cisco ASR 9000 Series Aggregation Services Router Modular Quality of
2ALU 以下はデータ幅 4ビットの ALU の例 加算, 減算,AND,OR の4つの演算を実行する 実際のプロセッサの ALU は, もっと多種類の演算が可能 リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE
差し替え版 第 7 回マイクロプロセッサの VHDL 記述 マイクロプロセッサ全体および主要な内部ユニットの,VHDL 記述の例を示す. 1)MPU(Micro Processor Uit) Module 1MPU のエンティティ記述とコントローラの例以下は, 簡単な MPU の VHDL 記述の例である ただし, アーキテクチャ部分は, 命令読み込みと実行の状態遷移のみを実現したステートマシンである
BOM for Windows Ver
BOM for Windows Ver.5.0 SR2 リリースノート Copyright 2007-2009 SAY Technologies, Inc. All rights reserved. このドキュメントには BOM Ver5.0 SR2 に関する最新情報が記載されています 対応 OS の追加 対応 SP と OS が増えました 機能追加 改良 1.Windows Server 2008
1. A/D 入力について分解能 12bit の A/D コンバータ入力です A/D 入力電圧とディジタル値との対応は理論上 入力電圧 0V : 0 入力電圧 +3V : 4095 です 実際はオフセットと傾きがあり ぴったりこの数値にはなりません 2. A/D 入力に使用する信号 STM32L_A
STM32L_ADC の説明 V003 2014/03/30 STM32L-Discovery の A/D 入力を行うプログラムです A/D CH0 ~ A/D CH3 の 4 本の入力が可能です 提供する PC のアプリケーション Access_SerialPort を使用して UART( 非同期シリアル通信 ) により A/D 入力の表示を行うことができます 無料の開発ツール Atollic TrueSTUDIO
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CONTEC DIOプロバイダ ユーザーズガイド
DIO プロバイダユーザーズガイド - 1 - DIO プロバイダ CONTEC DIO ボード Version 1.1.2 ユーザーズガイド July 17, 2012 備考 ORiN2SDK2.0.14 以降, このプロバイダは CONTEC 社の API-DIO(WDM) を使用しています. 以前 までの API-DIO(98PC) を使用する場合は,DIO98 プロバイダを使用してください.
形B5Z 画像型人感センサ（HVC-F） コマンド仕様書
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Virtex-6 Clocking
Spartan-6 クロックリソース Proprietary to PALTEK CORPORATION 1 AGENDA はじめに クロックネットワーク クロックマネージメントタイル (CMT) 使用例 2 AGENDA はじめに クロックネットワーク クロックマネージメントタイル (CMT) 使用例 3 高速なクロッキング 新型アプリケーションには複雑なクロック要件が必要 : 高速クロック信号
VHDL
VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21
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RL78/G14 周辺機能紹介タイマ RD ルネサスエレクトロニクス株式会社 ルネサス半導体トレーニングセンター 2013/08/02 Rev. 0.00 00000-A コンテンツ タイマ RD の概要 PWM 機能のプログラム サンプル紹介 相補 PWM モードのプログラム サンプル紹介 2 タイマ RD の概要 3 タイマ RD の機能 モード 使用チャネル チャネル0, チャネル1 独立で使用
二次元連続動的計画法による知的画像処理システム ImageFileSelector RTC 機能仕様書 ImageFileSelectorRTC Ver.1.0 ( 株 ) 東日本計算センター 1 / 11
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CCD イメージセンサ S11850-1106, S11511 シリーズ用 は 当社製 CCDイメージセンサ S11850-1106, S11511 シリーズ用に開発された駆動回路です USB 2.0インターフェースを用いて とPCを接続することにより PCからの制御でセンサのアナログビデオ信号をデジタル出力に変換し PCに取り込むことができます は センサを駆動するセンサ基板 センサ基板の駆動と
論理設計の基礎
. ( ) IC (Programmable Logic Device, PLD) VHDL 2. IC PLD 2.. PLD PLD PLD SIC PLD PLD CPLD(Complex PLD) FPG(Field Programmable Gate rray) 2.2. PLD PLD PLD I/O I/O : PLD D PLD Cp D / Q 3. VHDL 3.. HDL (Hardware
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Microsoft Word - COP_MasterSim_Installation_Supplement_A00.doc
Anybus CANopen Master Simulator インストール手順補足説明資料 Version: A00 エイチエムエス インダストリアルネットワークス株式会社 222-0033 神奈川県横浜市港北区新横浜 3-19-5 新横浜第 2 センタービル 6F TEL : 045-478-5340 FAX : 045-476-0315 URL www.anybus.jp EMAIL セールス
アナログ・接点変換器
LoRa/ 通信変換器 HLR-RS485 通信仕様書 (Modbus) インターフェース 2019 年 02 月 19 日 改訂履歴 日付改訂者改訂内容 2018/09/14 野村初版 2019/02/19 山下 改訂 1 P12 説明文修正 レジスタ割付修正 P13 キャリアセンス異常エラー追加 承認確認作成 ( 3 ) 目次 1 概要... 4 2 基本仕様... 4 3 通信モードについて...
Taro-82ADAｶ.jtd
デジタル & アナログ絶縁入出力ユニット解説書製品型式 8 2 A D A - K C 製品型式 8 2 A D A - B D 製品型式 D A C S - 8 2 0 0 この解説書は 8 2 A D A または D A C S - 8 2 0 0 の動作と使用方法について簡単に説明したものです D A C S - 8 2 0 0 の場合は この解説書の 8 2 A D A という表現を 一部
ディジタル電子回路 設計演習課題
Arch 研究室スキルアップ講座 NEXYS4 による 24 時間時計 仕様書および設計例 1 実験ボード (NEXYS4) 外観 ダウンロード (USB) ケーブル接続端子 FPGA:Xilinx 社製 Artix7 XC7A100T-CSG324 7 セグメント LED8 個 LED16 個 リセット SW スライドスイッチ (16 個 ) 押しボタンスイッチ (5 個 ) 2 実験ボードブロック図
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Modbus/TCP クイックスタートガイド (CIE-H14) 第 1 版 2014 年 3 月 25 日 動作確認 本アプリケーションノートは 弊社取り扱いの以下の機器 ソフトウェアにて動作確認を行っています 動作確認を行った機器 ソフトウェア OS Windows7 ハードウェア CIE-H14 2 台 ソフトウェア ezmanager v3.3a 本製品の内容及び仕様は予告なしに変更されることがありますのでご了承ください
1. ボードの複数台制御 コンフィグ ROM から FPGA が起動できる場合を想定しています FPGA 回路には 特定のレジスタアドレスにプリセットしたデータが必要です 製品出荷時のサンプル FPGA 回路では レジスタ No.3 を 8bit 幅に設定し FPGA 外部の 4bit ディップスイ
LabVIEW 用リファレンス制御アプリケーション RefAppLV の使い方 概要 LabVIEW 開発ツールで設計したリファレンス制御アプリケーションです LabVIEW を所有していないユー ザ環境でも インストーラを利用して RefAppLV.exe を利用することができます 機能 1. 複数台ボード制御 2. USB コンフィグ機能 3. レジスタアクセス機能 4. 拡張レジスタアクセス機能
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MU500-RX サンプル回路仕様書 三菱電機マイコン機器ソフトウエア株式会社 2012-5-9 1 概要 1.1 目的本仕様書は MU500-RX と MU500-RK で実現する 1 秒カウンタの仕様について記述するものである マイコンで 1 秒を生成し 表示は 7 セグメント LED を用いる また 開始 / 停止は Push-SW を使う 1.2 関連文書 MU500-RX
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QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは？
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NUCLEO-F401RE の TrueSTUDIO プロジェクト構築方法 V001 2014/09/24 Atollic TrueSTUDIO for ARM Lite を使用して NUCLEO-F401RE のプロジェクトを新規に作成する方法について説明します また ビルドとデバッグについても説明しています 目次 1. 新規プロジェクト作成の準備... 2 2. 新規プロジェクトの作成... 3
1. はじめに (1) 本書の位置づけ 本書ではベジフルネット Ver4 の導入に関連した次の事項について記載する ベジフルネット Ver4 で改善された機能について 新機能の操作に関する概要説明 ベジフルネット Ver4 プログラムのインストールについて Ver4 のインストール手順についての説明
システム名称 : ベジフルネットシステム第 3 期 ベジフルネット Ver4 操作説明資料 目次 1. はじめに P1 2. 新機能の操作について (1) マスタ更新機能操作概要 P2 (2) 履歴出力機能操作概要 P6 (3) チェック機能操作概要 P7 (4)CSV 出力機能 P8 3. ベジフルネット Ver4 プログラムのインストール (1) ベジフルネット Ver4 インストール手順 P9
Notes and Points for TM4C123Gx Internal Flash memory
表紙 TI 社製 TM4C123GH6PM 内蔵 Flash メモリ対応手順書 株式会社 DTS インサイト ご注意 (1) 本書の内容の一部または 全部を無断転載することは禁止されています (2) 本書の内容については 改良のため予告なしに変更することがあります (3) 本書の内容について ご不明な点やお気付きの点がありましたら ご連絡ください (4) 本製品を運用した結果の影響については (3)
(Microsoft Word - \216\346\220\340SiTCP-VME-Master\(Rev26\).doc)
SiTCP VME-Master Master module Mode2 BBT-002 002-2 取扱説明書 Rev 2.6 (June21, 2016) 変更履歴 Rev 変更日 変更ページ 変更内容 0.4 2008/02/13 P12 Address Fix モード時の制限事項を追加 0.5 2008/02/14 P3, 11 非整列転送の非サポートを明記 1.0 2008/04/04 P6
Upload path ファイル送信先ディレクトリのパスを指定します ホームディレクトリに画像を送信する場合は空白のまま サブディレクトリに画像を送信する場合はディレクトリ名を指定します さらに下位のディレクトリを指定する場合は \ マークを利用します 例 ) ホームディレクトリ以下の camera
はじめに 本ドキュメントでは AXIS ネットワークカメラ / ビデオエンコーダのファームウエアバージョン 5.4x 以降で 定期的に画像を FTP サーバへ送信するための設定手順を説明します 設定手順手順 1:AXIS ネットワークカメラ / ビデオエンコーダの設定ページにアクセスする 1. Internet Explorer などの Web ブラウザを起動します 2. Web ブラウザの URL
1. USB の VCP( 仮想 COM ポート ) について USB の VCP( 仮想 COM ポート ) は USB を非同期シリアル通信として使用するための USB のドライバです PC には VCP ドライバをインストールする必要があります USB の VCP( 仮想 COM ポート )
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目次 はじめに... 2 本手順書について カメラ別設定一覧 MCControlTool 起動 モノクロ RAW 画像の取得 カメラパラメータの設定 Tap ModeとROI(Region of Interest)..
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TECH_I Vol.25 改訂新版PCIデバイス設計入門
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TFTP serverの実装
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周波数特性解析
周波数特性解析 株式会社スマートエナジー研究所 Version 1.0.0, 2018-08-03 目次 1. アナログ / デジタルの周波数特性解析................................... 1 2. 一巡周波数特性 ( 電圧フィードバック )................................... 4 2.1. 部分周波数特性解析..........................................
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第５回 Arduino入門 I2C通信編 プレゼン ｂｙ いっちー 目次 １ I2Cとは １３ 結線写真 ２ センサの多くがI2Cに対応 １４ WHO_AM_I ３ マイコンでのI2C通信例 １５ I2C読込みプログラム ４ とは １６ I2C読込みスクリプト概要① ５ タイミングパラメータ １７ I2C読込みスクリプト概要② ６ 書込み １８ センサ読込みプログラム ７ 読込み １９ センサ読込み概要①
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マイコンをはじめよう 割り込みを使おう 徳島大学大学院ソシオテクノサイエンス研究部 技術専門職員辻明典 連絡先 : 770-8506 徳島市南常三島町 2-1 TEL/FAX: 088-656-7485 E-mail::a-tsuji@is.tokushima-u.ac.jp 割り込みを使おう 第 8 回 2013/9/14(Sat) 10:00 11:30 2 本日の予定 1 割り込みについて 2
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