Cyclone II Device Handbook

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1 VI. Cyclone II Cyclone II JTAG 13 Cyclone II 14 Cyclone II IEEE (JTAG) Altera Corporation VI 1 Preliminary

2 Cyclone II, Volume / v v v1.0 AS AS 13-8 MAX II PS 13 7 PS PS JTAG Cyclone II Cyclone II VI 2 Altera Corporation Preliminary

3 13. Cyclone II CII Cyclone II SRAM SRAM Cyclone II AS Cyclone II 40 MHz DCLK PS JTAG Joint Test Action Group Cyclone II Cyclone II Cyclone II Cyclone II Cyclone II Configuration Handbook Software Settings Cyclone II Cyclone II AS PS JTAG 13 1 Cyclone II MSEL High Low MSEL V CCIO POR MSEL Low High LVTTL V IL V IH MSEL[] I/O V CCIO MSEL[] Altera Corporation

4 Cyclone II Cyclone II MSEL1 MSEL0 AS (20 MHz) (1) 0 0 PS 0 1 AS 40 MHz (1) 1 0 JTAG (3) (3) (2) 13 1 (1) EPCS16 EPCS64 40 MHz DCLK EPCS 20 MHz DCLK Serial Configuration Devices Data Sheet (2) JTAG MSEL (3) MSEL V CCIO JTAG JTAG MSEL 13 2 AS PS JTAG Cyclone II FPGA Cyclone II AS PS JTAG EPCS1 EPCS4 EPCS16 EPCS64 EPC4 EPC8 EPC16 EPC2 EPC1 Jam STAPL Standard Test and Programming Language JTAG 13 2 Altera Corporation Cyclone II Volume

5 Cyclone II 13 3 Cyclone II Cyclone II.rbf (1) EP2C5 1,265, ,998 EP2C8 1,983, ,974 EP2C20 3,892, ,562 EP2C35 6,858, ,332 EP2C50 9,963,392 1,245,424 EP2C70 14,319,216 1,789, (1) hex.ttf Quartus II Cyclone II Cyclone II Cyclone II SRAM 35 55% Cyclone II AS PS JTAG Altera Corporation Cyclone II Volume 1

6 Cyclone II EPC16 EPC8 EPC4 PS Cyclone II Cyclone II AS Cyclone II Quartus II Cyclone II Cyclone II FPGA Cyclone II Compiler Settings Convert Programming Files 2 Assignments Device Cyclone II Device & Pin Options General settings Generate compressed bitstreams Altera Corporation Cyclone II Volume

7 Cyclone II Compiler Settings Cyclone II Convert Programming Files 1. File Convert Programming Files 2. Programmer.pof SRAM HEXOUT RBF TTF 3. POF 4. Add File Cyclone II SRAM.sof 5. SOF Properties 6. Compression Altera Corporation Cyclone II Volume 1

8 AS Cyclone II Cyclone II Cyclone II 2 Cyclone II V CC 10 kω Cyclone II Cyclone II nce nceo nce nceo N.C. Quartus II POF AS AS Cyclone II 4 Configuration Handbook Serial Configuration Devices Data Sheet 13 6 Altera Corporation Cyclone II Volume

9 Cyclone II Cyclone II SRAM FPGA AS PS Cyclone II AS Cyclone II 13 4 AS MSEL Cyclone II MSEL1 MSEL0 AS (20 MHz) (1) 0 0 AS (40 MHz) (1) (1) EPCS16 EPCS64 40 MHz DCLK EPCS 20 MHz DCLK Serial Configuration Devices Data Sheet AS DCLK DATA AS ASDI Low ncs Cyclone II Altera Corporation Cyclone II Volume 1

10 AS AS V CC (1) V CC (1) V CC (1) 10 kω 10 kω 10 kω Cyclone II FPGA nstatus CONF_DONE nconfig nce nceo N.C. (4) DATA DATA0 V CC DCLK DCLK ncs ncso MSEL1 (3) ASDI (2) ASDO MSEL0 (3) 13-3 (1) 3.3 V (2) Cyclone II ASDO ASDI (3) EPCS4 EPCS1 MSEL[1..0] (4) nceo nce I/O Cyclone II POR POR nstatus CONF_DONE Low I/O POR 100 ms Cyclone II nstatus 10 kω nstatus High FPGA POR I/O Cyclone II I/O I/O Cyclone II DC 13 8 Altera Corporation Cyclone II Volume

11 Cyclone II nconfig nstatus Low POR Cyclone II nstatus 10 kω nstatus High Cyclone II JTAG V CCINT V CCIO Cyclone II DCLK Cyclone II DCLK MSEL[] 20 MHz 40 MHz EPCS16 EPCS64 20 MHz 40 MHz 40 MHz Cyclone II EPCS EPCS16 EPCS64 40 MHz DCLK 20 MHz DCLK Serial Configuration Devices Data Sheet 13 5 AS DCLK AS DCLK (1) 40 MHz (2) MHz 20 MHz MHz 13 5 (1) (2) EPCS16 EPCS64 40 MHz DCLK 20 MHz DCLK Serial Configuration Devices Data Sheet Altera Corporation Cyclone II Volume 1

12 AS DCLK / Cyclone II DCLK DCLK Cyclone II ncs ncso Low Cyclone II DCLK ASDO Cyclone II DATA0 DATA Cyclone II CONF_DONE 10 kω High Cyclone II DCLK CONF_DONE High AS DATA0 DCLK ncso ASDO High Cyclone II Cyclone II 10 MHz AS CLKUSR Cyclone II CLKUSR CLKUSR I/O CLKUSR CLKUSR User Supplied Start-Up Clock CLKUSR CLKUSR CONF_DONE High Cyclone II 100 MHz CLKUSR f MAX Altera Corporation Cyclone II Volume

13 Cyclone II Cyclone II Low High INIT_DONE Quartus II Device & Pin Options General Enable INIT_DONE output INIT_DONE nconfig Low High 10 kω INIT_DONE INIT_DONE Low INIT_DONE High Low High FPGA INIT_DONE CONF_DONE High 299 CLKUSR Cyclone II t CF2UM 13 8 FPGA I/O Cyclone II nconfig Low nconfig 40 µs Low nconfig Low Cyclone II Cyclone II nstatus CONF_DONE Low I/O nconfig High nstatus Cyclone II Cyclone II nstatus Low CONF_DONE Low Quartus II Device & Pin Options General Auto-restart configuration after error Cyclone II ncso 40 µs nstatus Auto-restart configuration after error nstatus 40 µs nconfig Low Altera Corporation Cyclone II Volume 1

14 AS CLKUSR nconfig Low nstatus Low 40 µs CLKUSR Configuration Handbook Debugging Configuration Problems Web FPGA Configuration Troubleshooter AS Cyclone II ncenceo Cyclone II nce nceo nce 10 kω nceo V CCIO High nceo Low nceo Cyclone II I/O Quartus II Cyclone II nceo nceo nce nceo I/O Quartus II Device & Pin Options Dual-Purpose Pins Cyclone II Cyclone II AS Cyclone II PS PS nconfig nstatus CONF_DONE DCLK DATA Altera Corporation Cyclone II Volume

15 Cyclone II AS V CC (1) V CC (1) V CC (1) V CC (3) 10 kω 10 kω 10 kω 10 kω Cyclone II FPGA Cyclone II FPGA nstatus CONF_DONE nconfig nce nceo nstatus CONF_DONE nconfig nce nceo N.C. (4) DATA DATA0 MSEL1 (2) V CC DATA0 V CC DCLK DCLK MSEL0 (2) DCLK MSEL1 ncs ncso MSEL0 ASDI ASDO 13-4 (1) 3.3 V (2) EPCS4 EPCS1 MSEL[1..0] (3) nceo I/O V CCIO (4) nceo nce I/O 13-4 FPGA nstatus CONF_DONE FPGA nceo CONF_DONE CONF_DONE Low FPGA CONF_DONE High Altera Corporation Cyclone II Volume 1

16 AS Cyclone II 10 MHz AS CLKUSR Cyclone II CLKUSR CLKUSR I/O I/O CLKUSR CLKUSR CLKUSR CLKUSR FPGA nstatus Low Auto-restart configuration after error 40 µs Auto-restart configuration after error nstatus nconfig Low nconfig V CC Cyclone II CLKUSR nconfig Low nstatus Low 40 µs CLKUSR Altera Corporation Cyclone II Volume

17 Cyclone II Cyclone II SOF Cyclone II 2 SOF SOF 2 Cyclone II 2 Cyclone II AS Cyclone II PS MSEL= SOF 4 Cyclone II nceo 3 nce DATA DCLK Cyclone II DATA DCLK nceo High nce Low Cyclone II SOF Cyclone II SOF SOF Altera Corporation Cyclone II Volume 1

18 AS Cyclone II SOF FPGA SOF AS Cyclone II nstatus CONF_DONE V CC (1) V CC (1) V CC (1) V CC (3) nconfig nce nceo N.C. (4) 10 kω 10 kω 10 kω 10 kω DATA0 DCLK MSEL0 V CC MSEL1 Cyclone II Cyclone II nstatus nstatus CONF_DONE nconfig nce nceo CONF_DONE nconfig nce nceo N.C. (4) Data DATA0 VCC DATA0 V CC DCLK DCLK MSEL0 DCLK MSEL0 ncs ncso MSEL1 MSEL1 ASDI ASDO Cyclone II nstatus CONF_DONE nconfig nce nceo N.C. (4) DATA0 DCLK MSEL0 MSEL1 V CC 13-5 (1) 3.3 V (2) EPCS4 EPCS1 MSEL[1..0] (3) nceo I/O V CCIO (4) nceo nce I/O Altera Corporation Cyclone II Volume

19 Cyclone II SOF 2 Cyclone II SOF SOF AS PS MSEL= FPGA SOF AS V CC (1) V CC (1) V CC (1) 10 kω 10 kω 10 kω Cyclone II Cyclone II 1 Cyclone II 2 nstatus nstatus nstatus CONF_DONE nconfig nce nceo CONF_DONE nconfig N.C. (3) nce nceo N.C. (3) CONF_DONE nconfig nce nceo N.C. (3) Data DATA0 V CC DATA0 V CC DATA0 V CC DCLK DCLK MSEL0 DCLK MSEL0 DCLK MSEL0 ncs ncso MSEL1 MSEL1 MSEL1 ASDI ASDO 13-6 (1) 3.3 V (2) EPCS4 EPCS1 MSEL[1..0] (3) nceo nce I/O Cyclone II Cyclone II 1 AS Cyclone II nce Cyclone II nceo nceo I/O DATA DCLK Cyclone II Altera Corporation Cyclone II Volume 1

20 AS Cyclone II DATA DCLK DATA DCLK AS ASDI ncs Cyclone II Cyclone II SOF SOF SOF AS AS Cyclone II Cyclone II DCLK MHz DCLK 20 MHz 50 nsep2c5 1,223,980 RBF DCLK / 1 / DCLK = 1,223, ns / 1 = 61.2 ms 13 5 DCLK ns DCLK 47.1 ms Cyclone II 50% Altera Corporation Cyclone II Volume

21 Cyclone II USB-Blaster ByteBlaster II APU SRunner AS nce High AS FPGA Cyclone II nconfig Low nce nconfig V CC 13-7 USB-Blaster USB-Blaster USB Port Download Cable Data Sheet ByteBlaster II ByteBlaster II Download Cable Data Sheet Altera Corporation Cyclone II Volume 1

22 AS V CC (1) V CC (1) V CC (1) 10 kω 10 kω 10 kω Cyclone II FPGA CONF_DONE nstatus nceo N.C. (2) nconfig nce 10 kω DATA DCLK DATA0 DCLK V CC ncs ncso (4) MSEL1 ASDI ASDO (4) MSEL0 1 V CC (3) ByteBlaster II USB-Blaster (1) 3.3 V (2) nceo nce I/O (3) ByteBlaster II USB-Blaster V CC 3.3 V (4) EPCS4 EPCS1 MSEL[1..0] Altera Corporation Cyclone II Volume

23 Cyclone II Quartus II APU 8 16 SOIC IC PLMSEPC-8 APU PCB C SRunner PCB SRunner SRunner SRunner.rpd SRunner Quartus II SRunner SRunner: An Embedded Solution for Serial Configuration Device Programming White Paper Web Configuration Handbook Serial Configuration Devices Data Sheet 13-8 AS Altera Corporation Cyclone II Volume 1

24 PS AS t POR nconfig nstatus CONF_DONE ncso t CL DCLK t CH t H ASDO t SU DATA0 N N INIT_DONE I/O PS MAX II Cyclone II PS PS MAX II PC DCLK DATA0 Cyclone II Cyclone II PS Cyclone II 13 6 PS MSEL Cyclone II PS MSEL MSEL1 MSEL0 PS Altera Corporation Cyclone II Volume

25 Cyclone II MAX II PS PS Cyclone II MAX II RBF HEX TTF 13-9 Cyclone II MAX II PS ADDR DATA0 V CC. (1) V CC. (1) V CC 10 kω 10 kω Cyclone II CONF_DONE nstatus MSEL0 MSEL1 MAX II nce DATA0 nceo N.C. (2) nconfig DCLK 13-9 (1) V CC I/O VIH (2) nceo nce I/O Cyclone II 100 ms POR POR nstatus Low I/O FPGA POR I/O I/O Cyclone II 3 Altera Corporation Cyclone II Volume 1

26 PS Cyclone II nconfig nstatus Low MAX II Cyclone II nconfig Low High JTAG V CCINT V CCIO Cyclone II nconfig High Cyclone II nstatus 10 kω High nstatus FPGA MAX II Cyclone II nstatus High MAX II DATA0 1 RBF HEX TTF (LSB) RBF 02 1B EE 01 FA Cyclone II DATA0 DCLK DCLK FPGA CONF_DONE High Cyclone II CONF_DONE 10 kω High CONF_DONE Low High DCLK 13 7 DCLK DCLK Altera Corporation Cyclone II Volume

27 Cyclone II Cyclone II Cyclone II 10 MHz CLKUSR Cyclone II DCLK CLKUSR I/O CLKUSR CLKUSR Quartus II Device & Pin Options General Enable user-supplied start-up clock (CLKUSR) CLKUSR CONF_DONE High Cyclone II 100 MHz CLKUSR f MAX 299 CLKUSR nconfig Low nstatus Low 40 µs CLKUSR INIT_DONE Low High INIT_DONE Quartus II Enable INIT_DONE output INIT_DONE INIT_DONE nconfig Low 10 kω High INIT_DONE INIT_DONE Low INIT_DONE High MAX II FPGA Low High Altera Corporation Cyclone II Volume 1

28 PS INIT_DONE I/O CONF_DONE High t CD2UM 13 7 Cyclone II MAX II CONF_DONE Low Cyclone II I/O DCLK DATA0 MAX II High Low PCB Cyclone II DATA0 I/O FPGA nconfig Low High nconfig 40 µs Low nconfig Low Cyclone II nstatus CONF_DONE Low I/O nconfig High Cyclone II nstatus MAX II Cyclone II nstatus Low nstatus Low MAX II Quartus II Auto-restart configuration after error Cyclone II 40 µs nstatus nstatus High MAX II nconfig Low MAX II nconfig Low High Low 40 µs Altera Corporation Cyclone II Volume

29 Cyclone II MAX II CONF_DONE INIT_DONE MAX II Cyclone II CONF_DONE CONF_DONE INIT_DONE High MAX II Configuration Handbook Debugging Configuration Problems Web FPGA Configuration Troubleshooter MAX II PS MAX II PS Cyclone II PS ADDR DATA0 V CC (1) V CC (1) V CC V CC (2) V CC 10 kω 10 kω Cyclone II 1 10 kω Cyclone II 2 MSEL1 MSEL1 CONF_DONE MSEL0 CONF_DONE MSEL0 MAX II nst ATUS nce DATA0 nceo nst ATUS nce DATA0 nceo N.C. (3) nconfig nconfig DCLK DCLK (1) V CC I/O V IH (2) nceo I/O V CCIO (3) nceo nce I/O Altera Corporation Cyclone II Volume 1

30 PS PS Cyclone II nce nceo Cyclone II nce 10 kω Cyclone II nceo V CCIO High nceo Cyclone II nce Cyclone II nce Cyclone II nceo Low 2 nce MAX II Cyclone II nceo Cyclone II nceo Cyclone II I/O Quartus II Cyclone II nceo nceo nce nceo I/O Quartus II Device & Pin Options Dual-Purpose Pins nconfig nstatus DCLK DATA0 CONF_DONE Cyclone II 4 DCLK DATA CONF_DONE nstatus CONF_DONE Cyclone II Cyclone II nstatus Low Cyclone II Altera Corporation Cyclone II Volume

31 Cyclone II Auto-restart configuration after error Cyclone II 40 µs nstatus nstatus High MAX II nconfig Low Auto-restart configuration after error MAX II nconfig Low High Low 40 µs CLKUSR CLKUSR CLKUSR CLKUSR Cyclone II nce Cyclone II nconfig nstatus DCLK DATA0 CONF_DONE 1 nceo I/O 4 DCLK DATA Cyclone II PS Altera Corporation Cyclone II Volume 1

32 PS FPGA PS ADDR DA TA0 V CC (1) V CC (1) V CC V CC 10 kω 10 kω Cyclone II Cyclone II MSEL1 MSEL1 CONF_DONE MSEL0 CONF_DONE MSEL0 MAX II nst ATUS nce DATA0 nceo N.C. (3) nst ATUS nce DATA0 nceo N.C. (2) nconfig nconfig DCLK DCLK (1) V CC I/O V IH (2) 2 nceo I/O 1 Cyclone II Cyclone II CONF_DONE nstatus 1 Configuration Handbook Configuring Mixed Altera FPGA Chains PS PS PS Cyclone II PS Altera Corporation Cyclone II Volume

33 Cyclone II PS (1) t CFG t CF2ST1 nconfig t CF2CK nstatus (2) t STATUS t CF2ST0 t CLK CONF_DONE (3) t CF2CD t ST2CK t CH t CL DCLK (4) t DH DATA n (5) t DSU I/O High-Z INIT_DONE t CD2UM (1) nconfig nstatus CONF_DONE High nconfig Low (2) Cyclone II POR nstatus Low (3) CONF_DONE Low (4) PS DCLK High Low AS DCLK Cyclone II (5) DATA High Low 13 7 PS Cyclone II Altera Corporation Cyclone II Volume 1

34 PS Cyclone II PS (1) t POR POR 100 ms t CF2CD nconfig Low CONF_DONE Low 800 ns t CF2ST0 nconfig Low nstatus Low 800 ns t CFG nconfig Low 40 µs t STATUS nstatus Low (2) µs t CF2ST1 nconfig High nstatus High 40 (2) µs t CF2CK t ST2CK t DSU t DH nconfig High DCLK nstatus High DCLK DCLK DCLK 40 µs 1 µs 7 ns 0 ns t CH DCLK High 4 ns t CL DCLK Low 4 ns t CLK DCLK 10 ns f MAX DCLK 100 MHz t CD2UM CONF_DONE High (3) µs t CD2CU nconfig High CLKUSR 4 DCLK t CD2UMC CONF_DONE High CLKUSR t CD2CU CLKUSR 13 7 (1) (2) nconfig nstatus Low (3) Configuration Handbook Volume 2 Software Settings Altera Corporation Cyclone II Volume

35 Cyclone II PS PS Cyclone II MAX II PS MicroBlaster PS ByteBlaster II ByteBlasterMV Cyclone II FPGA MicroBlaster RBF PS WindowsNT OS Cyclone II PS MicroBlaster RBF MicroBlaster Configuring the MicroBlaster Passive Serial Software Driver White Paper Web Quartus II Enable user-supplied start-up clock (CLKUSR) Cyclone II MicroBlaster RBF CLKUSR PS EPC2 EPC1 Cyclone II Cyclone II Altera Corporation Cyclone II Volume 1

36 PS FPGA PGM[2..0] EXCLK PORSEL A[20..0] DQ[15..0] Enhanced Configuration Devices (EPC4, EPC8 & EPC16) Data Sheet PS V CC (1) V CC (1) V CC (1) V CC MSEL0 MSEL1 Cyclone II FPGA DCLK DA TA0 nstatus CONF_DONE nconfig nceo N.C. (4) nce 10 kω 10 kω 10 kω DCLK DA TA OE (3) ncs (3) ninit_conf (2) (1) 10 kω (2) ninit_conf ninit_conf nconfig ninit_conf ninit_conf nconfig V CC (3) OE ncs Quartus II Disable ncs and OE pull-ups on configuration device (4) nceo nce I/O EPC2 Enhanced Configuration Devices (EPC4, EPC8, & EPC16) Data Sheet Configuration Devices for SRAM-Based LUT Devices Data Sheet Altera Corporation Cyclone II Volume

37 Cyclone II EPC2 Cyclone II nconfig ninit_conf FPGA INIT_CONF JTAG ninit_conf ninit_conf EPC1 nconfig V CC EPC2 ninit_conf nconfig ninit_conf Cyclone II POR POR nstatus CONF_DONE Low I/O POR 100 ms Cyclone II FPGA nstatus 10 kω High FPGA POR I/O Cyclone II I/O POR EPC2 EPC1 POR 200 ms POR PORSEL 100 ms 2ms PORSEL POR 100 ms PORSEL V CC POR 2 ms POR POR Cyclone II POR OE Low Low OE nstatus POROEnSTATUS High FPGA nconfig Low High 3 Cyclone II PORSEL Altera Corporation Cyclone II Volume 1

38 PS nconfig nstatus Low nconfig nstatus Low JTAG V CCINT V CCIO nconfig HighnSTATUS High EPC2 OE Quartus II Device & Pin Options General 10 kω OE nstatus nstatus FPGA nstatus High OE High FPGA Cyclone II DATA0 DCLK DCLK FPGA FPGA CONF_DONE High Cyclone II CONF_DONE ncs CONF_DONE High EPC2 ncs Quartus II Device & Pin Options General 10 kω ncs CONF_DONE CONF_DONE Low High Altera Corporation Cyclone II Volume

39 Cyclone II Cyclone II Cyclone II 10 MHzCyclone II CLKUSR Cyclone II CLKUSR CLKUSR I/O I/O CLKUSR CLKUSR Cyclone II Cyclone II Quartus II Device & Pin Options General Enable user-supplied start-up clock (CLKUSR) CLKUSR CONF_DONE High Cyclone II 100 MHz CLKUSR f MAX 299 INIT_DONE Low High Quartus II Device & Pin Options General Enable INIT_DONE output INIT_DONE nconfig Low 10 kω High INIT_DONE INIT_DONE Low INIT_DONE High Low High FPGA INIT_DONE CONF_DONE High 299 CLKUSR Cyclone II t CF2UM 13 7 Altera Corporation Cyclone II Volume 1

40 PS CONF_DONE Low CLKUSR CONF_DONE CLKUSR nconfig Low nstatus Low 40 µs CLKUSR FPGA I/O EPC2 DCLK Low DATA0 High EPC1 DCLK Low DATA FPGA nconfig Low nconfig 40 µs Low nconfig Low Cyclone II nstatus CONF_DONE Low I/O CONF_DONE Low ncs Low nconfig High nstatus FPGA Cyclone II nstatus Low nstatus OE Quartus II Device & Pin Options General Auto-restart configuration after error FPGA Altera Corporation Cyclone II Volume

41 Cyclone II Cyclone II 40 µs nstatus nstatus High nstatus 40 µs nconfig Low nconfig V CC CONF_DONE High FPGA 64 DCLK CONF_DONE High EPC2 16 DCLK OE Low nstatus Low QuartusII Auto-restart configuration after error 40 µs nstatus nstatus High FPGA Configuration Handbook Debugging Configuration Problems Web FPGA Configuration Troubleshooter PS EPC16 EPC8 EPC4 EPC2 EPC1 PS Cyclone II Cyclone II Altera Corporation Cyclone II Volume 1

42 PS PS V CC (4) V CC (1) V CC (1) 10 kω 10 kω (3) 10 kω (3) V CC Cyclone II 2 V CC Cyclone II 1 MSEL0 MSEL1 DCLK DA TA0 nst ATUS CONF_DONE MSEL0 MSEL1 DCLK DA TA0 nst ATUS CONF_DONE DCLK DA TA OE (3) ncs (3) nconfig nconfig ninit_conf (2) (5) N.C. nceo nce nceo nce (1) (2) ninit_conf ninit_conf nconfig ninit_conf ninit_conf nconfigv CC (3) OE ncs Quartus II Disable ncs and OE pullups on configuration device (4) nceo I/O V CCIO (5) nceo nce I/O EPC16 EPC8 EPC4 SOF POF Quartus II Convert Programming Files SOF Configuration Handbook Volume 2 Software Settings Altera Corporation Cyclone II Volume

43 Cyclone II PS Cyclone II nce nceo Cyclone II nce nceo Cyclone II nce 10 kω nceo V CCIO nceo Low 2 nce 2 nceo I/O nceo Cyclone II Quartus II Cyclone II nceo nceo nce nceo I/O Quartus II Device & Pin Options Dual- Purpose Pins nconfig nstatus DCLK DATA0 CONF_DONE Cyclone II 4 DCLK DATA OE nstatus CONF_DONE CONF_DONE Low Quartus II User-Supplied Start-Up Clock CONF_DONE Altera Corporation Cyclone II Volume 1

44 PS nstatus CONF_DONE Cyclone II nstatus Low Low OE FPGA nstatus Low Auto-restart configuration after error FPGA 40 µs nstatus nstatus High Auto-restart configuration after error nstatus 40 µs nconfig Low nconfig V CC Low 8 n n = PS FPGA FPGA FPGA DATA DATA FPGA Altera Corporation Cyclone II Volume

45 Cyclone II PS (1) V CC V CC (1) Cyclone II 1 10 kω (3) (3) 10 kω DCLK DATA0 DCLK DATA0 N.C. nceo (4) nstatus CONF_DONE nconfig DATA1 DATA[2..6] V CC MSEL1 MSEL0 nce OE (3) ncs (3) N.C. Cyclone II 2 DCLK DATA0 nstatus CONF_DONE nceo (4) nconfig ninit_conf (2) DATA 7 V CC MSEL1 MSEL0 nce N.C. Cyclone II 8 DCLK DATA0 nstatus CONF_DONE nceo (4) nconfig V CC MSEL1 MSEL0 nce (1) (2) ninit_conf ninit_conf nconfig ninit_conf ninit_conf nconfigv CC (3) OE ncs Quartus II Disable ncs and OE pullups on configuration device (4) nceo nce I/O Altera Corporation Cyclone II Volume 1

46 PS Quartus II n FPGA 4 PS DATA0 DATA1 DATA2 SOF FPGA DATA3 Quartus II 3 PCB DATA3 Quartus II Tools Convert Programming Files 2 FPGA 1 DATA DATA 1 2 PS DATA 0 2 FPGA 2 EP2C5 DATA EP2C8 DATA 0 2 EP2C5 SOF 1,223, ,223,980 = 2,447,960 DATA 1 1 EP2C8 SOF 1,983,792 DATA 0 DATA 1 POF 2 2,447,960 = 4,895,920 n PS Configuration Handbook Using Altera Enhanced Configuration Devices Altera Corporation Cyclone II Volume

47 Cyclone II npssram n PS (1) 1 1 PS 2 2 PS 3 4 PS 4 4 PS 5 8 PS 6 8 PS 7 8 PS 8 8 PS 13 8 (1) DATA 1 Cyclone II nce nceo nceo I/O nconfig nstatus DCLK DATA0 CONF_DONE Cyclone II 4 DCLK DATA Cyclone II PS Altera Corporation Cyclone II Volume 1

48 PS FPGA PS (1) V CC V CC (1) Cyclone II 1 10 kω (3) (3) 10 kω DCLK DCLK DATA0 DATA0 nstatus OE (3) CONF_DONE ncs (3) (4) N.C. nceo nconfig ninit_conf (2) V CC MSEL1 MSEL0 nce Cyclone II 2 DCLK DATA0 nstatus (4) N.C. nceo CONF_DONE nconfig V CC MSEL1 MSEL0 nce Cyclone II 8 DCLK DATA0 nstatus (4) N.C. nceo CONF_DONE nconfig V CC MSEL1 MSEL0 nce (1) (2) ninit_conf ninit_conf nconfig ninit_conf ninit_conf nconfigv CC (3) OE ncs Quartus II Disable ncs and OE pullups on configuration device (4) nceo nce I/O Altera Corporation Cyclone II Volume

49 Cyclone II EPC2 EPC1 Cyclone II DCLK Cyclone II ncs Cyclone II CONF_DONE ncasc ncs ncasc Cyclone II ncasc Low ncs 1 EPC16 EPC8 EPC4 nstatus CONF_DONE Cyclone II CONF_DONE High OE Low Low OE Cyclone II nstatus Low FPGA EPC2 EPC1 Altera Corporation Cyclone II Volume 1

50 PS EPC2 EPC1 PS (4) V CC V CC (1) V CC (1) V CC (1) 10 kω (3) 10 kω 10 kω (2) 10 kω (3) V CC Cyclone II 2 V CC Cyclone II 1 EPC2 EPC1 1 EPC2 EPC1 2 MSEL0 DCLK DA TA0 MSEL0 DCLK DA TA0 DCLK DA TA DCLK MSEL1 nst ATUS MSEL1 nst ATUS OE (3) DA TA CONF_DONE CONF_DONE ncs (3) ncasc ncs nconfig nconfig ninit_conf (2) OE ninit_conf (5) N.C. nceo nce nceo nce (1) (2) ninit_conf EPC2 ninit_conf nconfig ninit_conf ninit_conf EPC1 nconfig V CC (3) EPC2 OE ncs Quartus II Disable ncs and OE pull-ups on configuration device (4) 10 kω nceo I/O V CCIO High nce (5) nceo nce I/O Altera Corporation Cyclone II Volume

51 Cyclone II EPC2 Cyclone II nconfig ninit_conf FPGA INIT_CONF JTAG ninit_conf ninit_conf EPC1 nconfig V CC EPC2 ninit_conf nconfig ninit_conf EPC2 Cyclone II EPC2 ninit_conf nconfig 1 Cyclone II 1 Cyclone II CONF_DONE Cyclone II nstatus Configuration Handbook Configuring Mixed Altera FPGA Chains PS DCLK EPC PS Altera Corporation Cyclone II Volume 1

52 PS Cyclone II PS ninit_conf VCC/nCONFIG t POR OE/nSTATUS ncs/conf_done DCLK DATA t OEZX t DSU t CL t CH t DH D D D D D n t CO I/O INIT_DONE t CD2UM (1) (1) Cyclone II CONF_DONE High 299 Cyclone II CLKUSR Configuration Handbook Enhanced Configuration Devices (EPC4, EPC8, and EPC16) Data Sheet Configuration Devices for SRAM-Based LUT Devices Data Sheet Configuration Handbook Volume 2 Software Settings PS PS PC Cyclone II USB-Blaster USB MasterBlaster /USB ByteBlaster II ByteBlasterMV Cyclone II 100 ms POR POR nstatus Low I/O FPGA POR nstatus I/O Altera Corporation Cyclone II Volume

53 Cyclone II I/O Cyclone II 3 nconfig nstatus Low nconfig Low High JTAG V CCINT V CCIO nconfig High Cyclone II Cyclone II nstatus 10 kω High nstatus High Cyclone II 1 DATA0 CONF_DONE High Auto-restart configuration after error Quartus II Quartus II FPGA Enable user-supplied startup clock (CLKUSR) SOF CLKUSR Quartus II FPGA CLKUSR USB Blaster MasterBlaster ByteBlaster II ByteBlasterMV Cyclone II PS Altera Corporation Cyclone II Volume 1

54 PS USB-Blaster MasterBlaster ByteBlaster II ByteBlasterMV PS V CC (1) (2) 10 kω V CC (1) V CC (1) V CC (1) V CC (1) 10 kω (2) Cyclone II 10 kω 10 kω 10 kω V CC CONF_DONE nstatus MSEL0 MSEL1 nce DCLK DATA0 nconfig nceo N.C. (4) 1 USB-Blaster ByteBlaster II MasterBlaster ByteBlasterMV 10 V CC VIO (3) (1) USB-Blaster MasterBlaster VIO ByteBlaster II ByteBlasterMV (2) DATA0 DCLK DATA0 DCLK DATA0 DCLK (3) 6 MasterBlaster V IO V IO V CCIO MasterBlaster Serial/USB Communications Cable Data Sheet ByteBlasterMV USB-Blaster ByteBlaster II AS nce (4) nceo nce I/O Altera Corporation Cyclone II Volume

55 Cyclone II nceo nce Cyclone II Cyclone II nce nceo nce nceo Cyclone II nce 10 kω nceo V CCIO High nconfig nstatus DCLK DATA0 CONF_DONE CONF_DONE nstatus Cyclone II Quartus II Cyclone II Altera Corporation Cyclone II Volume 1

56 PS USB-Blaster MasterBlaster ByteBlaster II ByteBlasterMV PS V CC (1) 10 kω V CC (1) 10 kω (2) V CC (1) V CC (1) USB-Blaster ByteBlaster II MasterBlaster ByteBlasterMV kω (2) V CC (1) V CC V CC (4) 10 kω Cyclone II FPGA 1 CONF_DONE nstatus MSEL0 DCLK MSEL1 nce 10 kω 1 V CC (2) VIO (3) 10 kω DATA0 nconfig nceo V CC Cyclone II FPGA 2 CONF_DONE MSEL0 nstatus MSEL1 DCLK nce nceo N.C. (5) DATA0 nconfig (1) USB-Blaster MasterBlaster VIO ByteBlaster II ByteBlasterMV (2) DATA0 DCLK DATA0 DCLK DATA0 DCLK (3) 6 MasterBlaster V IO V IO V CCIO MasterBlaster Serial/USB Communications Cable Data Sheet ByteBlasterMV USB-Blaster ByteBlaster II AS nce (4) nceo I/O V CCIO (5) nceo I/O Altera Corporation Cyclone II Volume

57 Cyclone II PCB Cyclone II Cyclone II 1 nstatus CONF_DONE 5 nconfig nstatus DCLK DATA0 CONF_DONE FPGA FPGA PS V CC (1) 10 kω (4) V CC Cyclone II FPGA CONF_DONE MSEL0 nstatus MSEL1 DCLK V CC (1) V CC (1) 10 kω (5) 10 kω (5) USB-Blaster ByteBlaster II MasterBlaster ByteBlasterMV 10 ) 1 V CC nce nceo N.C. (6) VIO (2) DATA0 nconfig (3) (3) (3) (3) (3) DCLK DATA OE (5) ncs (5) ninit_conf (4) (1) (2) 6 MasterBlaster V IO V IO V CCIO MasterBlaster Serial/USB Communications Cable Data Sheet ByteBlasterMV USB-Blaster ByteBlaster II AS nce Altera Corporation Cyclone II Volume 1

58 JTAG (3) Cyclone II 5 (4) ninit_conf EPC2 ninit_conf nconfig ninit_conf ninit_conf EPC1 nconfig V CC (5) OE ncs Quartus II Disable ncs and OE pull-ups on configuration device (6) nceo nce I/O USB-Blaster MasterBlaster ByteBlaster II ByteBlasterMV USB-Blaster USB Port Download Cable Data Sheet MasterBlaster Serial/USB Communications Cable Data Sheet ByteBlaster II Parallel Port Download Cable Data Sheet ByteBlasterMV Parallel Port Download Cable Data Sheet JTAG JTAG Joint Test Action Group BST PCB BST JTAG Quartus II SOF Quartus II JTAG JTAG Cyclone II Cyclone II IEEE (JTAG) Jam Programming & Testing Language Specification Altera Corporation Cyclone II Volume

59 Cyclone II Cyclone II JTAG JTAG PS Cyclone II JTAG PS JTAG Cyclone II MSEL AS AS JTAG Cyclone II DCLK JTAG Cyclone II Cyclone II JTAG TDI TDO TMS TCK TCK JTAG TDI TMS I/O JTAG 13 9 JTAG JTAG ( / ) TDI TCK JTAG V CC JTAG TDO TCK JTAG JTAG Altera Corporation Cyclone II Volume 1

60 JTAG JTAG ( / ) TMS TAP TCK TCK TMS TMS TCK JTAG V CC JTAG TCK BST JTAG JTAG TDO V CCIO V CCIO 3.3 V I/O JTAG TDO 3.3 V JTAG JTAG USB-Blaster MasterBlaster ByteBlaster II ByteBlasterMV Cyclone II Cyclone II JTAG Altera Corporation Cyclone II Volume

61 Cyclone II JTAG V CC (1) V CC (1) V CC (1) V (1) CC 10 kω 10 kω 1 kω Cyclone II nce (4) TCK 1 kω TDO N.C. (5) (2) nce nstatus CONF_DONE nconfig TMS TDI USB-Blaster ByteBlaster II MasterBlaster ByteBlasterMV 10 (2) (2) (2) (2) MSEL0 MSEL1 DATA0 DCLK V CC (1) VIO (3) 1 kω (1) USB-Blaster MasterBlaster VIO ByteBlaster II ByteBlasterMV (2) JTAG nconfig MSEL[1..0] JTAG nconfig V CC MSEL[1..0] DCLK DATA0 High Low (3) 6 MasterBlaster V IO V IO V CCIO MasterBlaster Serial/USB Communications Cable Data Sheet ByteBlasterMV USB-Blaster ByteBlaster II AS nce (4) JTAG nce Low (5) nceo nce I/O JTAG BYPASS BYPASS Cyclone II 1 TDI TDO 1 TDO Altera Corporation Cyclone II Volume 1

62 JTAG Quartus II JTAG JTAG CONF_DONE Quartus II JAM CONF_DONE High Quartus II CONF_DONE High JTAG TDI TCK 299 Cyclone II Enable user-supplied start-up clock (CLKUSR) Quartus II JTAG FPGA SOF CLKUSR Quartus II FPGA CLKUSR Cyclone II JTAG JTAG Cyclone II JTAG Cyclone II BYPASS IDCODE SAMPLE JTAG CONFIG_IO I/O CONFIG_IO JTAG I/O CONFIG_IO Cyclone II JTAG PULSE_CONFIG JTAG nconfig Low Cyclone II MorphIO: An I/O Reconfiguration Solution for Altera Devices White Paper Altera Corporation Cyclone II Volume

63 Cyclone II Cyclone II DEV_CLRn DEV_OE JTAG JTAG JTAG Cyclone II JTAG ( / ) nce nceo MSEL nconfig nstatus Cyclone II nce Low Low AS PS nce JTAG JTAG Cyclone II nceo I/O nce nceo nce 10 kω nceo V CCIO High nceo nce I/O JTAG JTAG V CC High 10 kω V CC JTAG nstatus V CC JTAG nstatus Low Altera Corporation Cyclone II Volume 1

64 JTAG JTAG ( / ) CONF_DONE DCLK 10 kω V CC JTAG CONF_DONE V CC JTAG CONF_DONE High High Low Cyclone II JTAG JTAG Cyclone II FPGA nce (3) ADDR DATA (4) (2) (2) (2) nceo nconfig DATA0 DCLK TDI TCK TMS MSEL1 MSEL0 TDO nstatus (2) (2) V CC (1) V CC (1) 10 kω 10 kω CONF_DONE (1) (2) JTAG nconfig MSEL[1..0] JTAG nconfig V CC MSEL[1..0] DCLK DATA0 High Low (3) JTAG nce Low (4) EPCS4 EPCS1 MSEL[1..0] Altera Corporation Cyclone II Volume

65 Cyclone II JTAG JTAG 1 JTAG JTAG JTAG 4 TCK TDI TMS JTAG BST JTAG JTAG JTAG V CC (1) V CC (1) V CC (1) V CC (1) V CC (1) V CC (1) USB-Blaster ByteBlaster II MasterBlaster 10 kω 10 kω 10 kω 10 kω 10 kω 10 kω ByteBlasterMV 10 Cyclone II FPGA Cyclone II FPGA Cyclone II FPGA V CC nstatus nstatus nstatus 1 (2) DATA0 (2) DATA0 (2) 1 kω DATA0 V (2) CC DCLK (2) DCLK (2) DCLK VCC (2) nconfig (2) nconfig (2) nconfig 1 kω (2) MSEL1 (2) MSEL1 (2) MSEL1 CONF_DONE CONF_DONE (2) MSEL0 (2) MSEL0 (2) MSEL0 CONF_DONE (5) nceo (5) nceo (5) nceo nce (4) nce (4) nce (4) VIO (3) TDI TMS TCK TDO TDI TMS TCK TDO TDI TMS TCK TDO 1 kω (1) USB-Blaster MasterBlaster VIO ByteBlaster II ByteBlasterMV (2) JTAG nconfig MSEL[1..0] JTAG nconfig V CC MSEL[1..0] DCLK DATA0 High Low (3) 6 MasterBlaster V IO V IO V CCIO MasterBlaster Serial/USB Communications Cable Data Sheet ByteBlasterMV USB-Blaster ByteBlaster II AS nce (4) JTAG nce Low (5) EPCS4 EPCS1 MSEL[1..0] Altera Corporation Cyclone II Volume 1

66 JTAG JTAG nce Low AS PS nce nceo nce I/O nceo Low 2 nce 2 JTAG JTAG nce JTAG JTAG nceo JTAG nce Low Quartus II Cyclone II nceo nceo nce nceo I/O JTAG JTAG Configuration Handbook Configuring Mixed Altera FPGA Chains Jam STAPL Jam STAPL JEDEC JESD-71 ISPJam STAPL IEEE JTAG Jam STAPL Jam IEEE JTAG TAP Altera Corporation Cyclone II Volume

67 Cyclone II JTAG Jam STAPL AN 122: Using Jam STAPL for ISP & ICR via an Embedded Processor Jam Web JRunner Cyclone II FPGA JRunner JTAG ByteBlaster II ByteBlasterMV Cyclone II.rbf JRunner Quartus II Chain Description File.cdf JRunner JTAG Windows NT OS JRunner RBF JRunner JTAG RBF JTAG JRunner JRunner Software Driver: An Embedded Solution for PLD JTAG Configuration Web JTAG Cyclone II JTAG DCLK DATA ASDI ncs Cyclone II 4 JTAG Altera Corporation Cyclone II Volume 1

68 JTAG JTAG FPGA JTAG EPCS JIC JTAG AS EPCS JTAG AS Cyclone II Cyclone II MSEL[1..0] AS AS 13 1 Quartus II 4.1 JIC FPGA JTAG ISP Cyclone II JTAG ISP 3 Cyclone II Cyclone II JTAG AS JTAG Cyclone II Cyclone II JTAG 4 ASMI ASMI DCLK DATA AS ASDI Low ncs Altera Corporation Cyclone II Volume

69 Cyclone II Cyclone II Cyclone II CONF_DONE Low Cyclone II Cyclone II JTAG JTAG V CC (1) V CC (1) V CC (1) 1 kω V CC (1) 10 kω V CC (1) 10 kω 10 kω Cyclone II nce (4) TCK 1 kω N.C. nce0 TDO (2) (2) nstatus CONF_DONE nconfig MSEL0 MSEL1 TMS TDI USB-Blaster ByteBlaster II MasterBlaster ByteBlasterMV 10 1 V CC ASDI ncs DCLK DATA ASDO ncso DCLK DATA0 Serial Flash Loader 1 kω V IO (3) (1) USB-Blaster MasterBlaster V IO ByteBlaster II ByteBlasterMV (2) nconfig MSEL[1..0] JTAG JTAG nconfig V CC MSEL[3..0] DCLK High Low (3) 6 MasterBlaster V IO V IO V CCIO MasterBlaster Serial/USB Communications Cable Data Sheet ByteBlasterMV USB-Blaster ByteBlaster II nce (4) JTAG nce Low Altera Corporation Cyclone II Volume 1

70 ISP 2 Cyclone II Cyclone II JTAG JTAG Cyclone II Cyclone II ASMI PULSE_NCONFIG JTAG Cyclone II Cyclone II Cyclone II Altera Corporation Cyclone II Volume

71 Cyclone II Cyclone II ( / ) MSEL[1..0] N/A Cyclone II V CCIO nconfig N/A Low FPGA I/O High EPC2 nconfig V CC ninit_conf Altera Corporation Cyclone II Volume 1

72 Cyclone II ( / ) nstatus N/A Cyclone II nstatus Low POR Cyclone II Cyclone II nstatus Low Cyclone II nstatus Low nstatus Low nstatus Low FPGA FPGA nstatus nconfig Low EPC2 OE ncs Cyclone II nstatus CONF_DONE 10 kω EPC2 10 kω Altera Corporation Cyclone II Volume

73 Cyclone II Cyclone II ( / ) CONF_DONE N/A Cyclone II CONF_DONE Low Cyclone II CONF_DONE CONF_DONE Low CONF_DONE Low Cyclone II CONF_DONE High CONF_DONE Low EPC2 OE ncs Cyclone II nstatus CONF_DONE 10 kω EPC2 10 kω Altera Corporation Cyclone II Volume 1

74 Cyclone II ( / ) nce N/A Low nce Low nce Low Low nce Low nceo nce nceo N/A I/O FPGA JTAG nce Low Low I/O nce nceo I/O nceo nce 10 kω nceo I/O V CCIO High I/O Quartus II Altera Corporation Cyclone II Volume

75 Cyclone II Cyclone II ( / ) ASDO ncso AS N/A PSJTAG I/O AS N/A PSJTAG I/O AS Cyclone II AS AS ASDO AS Cyclone II AS AS ncso Altera Corporation Cyclone II Volume 1

76 Cyclone II ( / ) DCLK N/A PS AS PS PS DCLK AS DCLK Cyclone II AS DCLK Cyclone II AS DCLK DCLK Low DCLK High Low DATA0 N/A DATA0 AS DATA0 EPC1 EPC1441 EPC2 High Altera Corporation Cyclone II Volume

77 Cyclone II Quartus II I/O I/O CLKUSR INIT_DONE DEV_OE DEV_CLRn N/A I/O N/A I/O N/A I/O N/A I/O 1 Quartus II Enable usersupplied start-up clock (CLKUSR) nconfig Low INIT_DONE 10 kω High INIT_DONE INIT_DONE Low INIT_DONE High FPGA Low High Quartus II Enable INIT_DONE output Low I/O High I/O Quartus II Enable device-wide output enable (DEV_OE) Low High Quartus II Enable device-wide reset (DEV_CLRn) Altera Corporation Cyclone II Volume 1

78 13 13 JTAG JTAG JTAG TCK TDI TMS JTAG JTAG TDI N/A TCK JTAG V CC JTAG TDO N/A TCK JTAG JTAG TMS N/A TAP TCK TCK TMS TMS TCK JTAG V CC JTAG TCK N/A BST JTAG JTAG Cyclone II AS PS JTAG Cyclone II AS DCLK 40 MHz Cyclone II AS PS Altera Corporation Cyclone II Volume

79 CII Cyclone II IEEE (JTAG) PCB PCB Bed-of-nails PCB 1980 JTAG (Joint Test Action Group) IEEE Std BST PCB BST IEEE Std IC JTAG1 JTAG2 Altera Corporation

80 IEEE Std BST Cyclone II IEEE Std BST IEEE Std BST IEEE Std IEEE Std BST JTAG I/O IEEE Std BST IEEE Std BST IEEE Std BSDL Boundary Scan Description Language BST Cyclone II ICR IEEE Std IEEE Std BST IEEE Std Cyclone II Cyclone II Volume 1 Cyclone II IEEE Std BST IEEE Std BST Cyclone II TDI TDO TMS TCK 4 Cyclone II TRST TCK TDI TMS I/O JTAG IEEE Std ( / ) TDI TDI TCK TCK TDO TCK 14 2 Altera Corporation Cyclone II Volume

81 Cyclone II IEEE (JTAG) IEEE Std ( / ) TMS TAP TCK TCK TMS TMS TCK JTAG TMS High TCK BST 50% IEEE Std BST 1 TDI TDO 14-2 IEEE Std Altera Corporation Cyclone II Volume 1

82 IEEE Std BST IEEE Std (1) TDI UPDATEIR CLOCKIR SHIFTIR TDO TMS TCK TAP UPDATEDR CLOCKDR SHIFTDR (1) ID ICR 14-2 (1) Cyclone II Volume 1 & IEEE Std (TAP) TAP 14 9 IEEE Std BST TMS TCK TAP TDI TDO TDI 14 4 Altera Corporation Cyclone II Volume

83 Cyclone II IEEE (JTAG) IEEE Std TDI TDO Cyclone II I/O 3 Cyclone II Cyclone II Volume 1 & 14-3 IEEE Std I/O TAP TDI TMS TCK TDO Altera Corporation Cyclone II Volume 1

84 IEEE Std Cyclone II I/O Cyclone II 3 (BSC) OUTJ OEJ PIN_IN PIN_OUT PIN_OE IEEE Std BST TAP MODE (SDI) (SDO) TDI TDO 14 6 Altera Corporation Cyclone II Volume

85 Cyclone II IEEE (JTAG) 14-4 Cyclone II I/O Cyclone II IEEE Std BST I/O BSC SDO INJ PIN_IN 0 1 D Q D Q 0 1 INPUT INPUT OEJ I/O / 0 1 D OE Q D OE Q V CC PIN_OE OUTJ 0 1 D OUTPUT Q D OUTPUT Q 0 1 PIN_OUT Pin SDI SHIFT CLOCK UPDATE HIGHZ MODE Altera Corporation Cyclone II Volume 1

86 IEEE Std Cyclone II Cyclone II (1) I/O (3) (4) (5) OE OE OUTJ OEJ PIN_IN PIN_OUT PIN_OE INJ 0 1 PIN_IN N.C. (2) N.C. (2) N.C. (2) PIN_IN 0 1 PIN_IN N.C. (2) N.C. (2) N.C. (2) PIN_IN 0 OEJ PIN_IN N.C. (2) N.C. (2) N.C. (2) PIN_IN OUTJ 0 0 N.C. (2) N.C. (2) N.C. (2) OUTJ 14 2 (1) TDI TDO TMS TCK V CC BSC (2) N.C.: (3) nconfig MSEL0 MSEL1 nce (4) CONF_DONE nstatus (5) nceo 14 8 Altera Corporation Cyclone II Volume

87 Cyclone II IEEE (JTAG) IEEE Std BST Cyclone II IEEE Std BST SAMPLE/PRELOAD EXTEST, BYPASS IDCODE USERCODE CLAMP HIGHZ BST 10 BST Cyclone II Volume 1 & TCK 16 IEEE Std (TAP) TMS IEEE Std TAP Altera Corporation Cyclone II Volume 1

88 IEEE Std BST IEEE Std TAP TMS = 1 TEST_LOGIC/ RESET TMS = 0 SELECT_DR_SCAN TMS = 1 SELECT_IR_SCAN TMS = 0 RUN_TEST/ IDLE TMS = 1 TMS = 1 TMS = 0 TMS = 0 TMS = 1 CAPTURE_DR TMS = 1 CAPTURE_IR TMS = 0 TMS = 0 SHIFT_DR TMS = 0 SHIFT_IR TMS = 0 TMS = 1 TMS = 1 EXIT1_DR TMS = 1 TMS = 1 EXIT1_IR TMS = 0 TMS = 0 PAUSE_DR TMS = 0 PAUSE_IR TMS = 0 TMS = 1 TMS = 1 TMS = 0 EXIT2_DR TMS = 0 EXIT2_IR TMS = 1 TMS = 1 TMS = 1 UPDATE_DR TMS = 1 UPDATE_IR TMS = 0 TMS = Altera Corporation Cyclone II Volume

89 Cyclone II IEEE (JTAG) TAP TEST_LOGIC/RESET BST IDCODE TAP TEST_LOGIC/RESET TMS 5 TCK High TAP TEST_LOGIC/RESET TAP TEST_LOGIC/RESET TMS High TCK 14-6 IEEE Std IEEE Std TMS TDI t JCP t JCH t JCL t JPSU t JPH TCK t JPZX t JPCO t JPXZ TDO t JSSU t JSH t JSZX t JSCO t JSXZ IEEE Std TAP (SHIFT_IR) TDI 14-7 TCK TMS TDI TDO TAP RESET SHIFT_IR TAP TMS Altera Corporation Cyclone II Volume 1

90 IEEE Std BST TCK TMS TDI TDO TAP_STATE SHIFT_IR RUN_TEST/IDLE SELECT_IR_SCAN TEST_LOGIC/RESET SELECT_DR_SCAN CAPTURE_IR EXIT1_IR TDO SHIFT_IR SHIFT_DR TDO TCK TCK SHIFT_IR TDO TCK TDO SHIFT_IR TAP TMS Low SHIFT_IR SHIFT_IR TCK TDI EXIT1_IR EXIT1_IR TMS High EXIT1_IR TDO TDO SHIFT_IR SHIFT_DR TAP 7 SAMPLE/PRELOAD EXTEST BYPASS IDCODE USERCODE CLAMP HIGHZ 1 SAMPLE/PRELOAD SAMPLE/PRELOAD EXTEST 14-8 SAMPLE/PRELOAD Altera Corporation Cyclone II Volume

91 Cyclone II IEEE (JTAG) IEEE Std BST SAMPLE/PRELOAD SDO OEJ OUTJ CLOCK TAP CLOCKDR OEJ OUTJ D Q D Q 1 0 D Q D Q 1 0 D Q D Q 1 INJ SDI SHIFT UPDATE MODE CLOCK OEJ OUTJ CLOCK TDO TDI OEJ SDO D Q D Q 1 D Q D Q INJ UPDATE UPDATE UPDATE EXTEST OUTJ SDI 0 1 SHIFT D Q D Q 1 UPDATE 0 MODE CLOCK Altera Corporation Cyclone II Volume 1

92 IEEE Std BST TDO TDI EXTEST EXTEST 14-9 SAMPLE/PRELOAD SAMPLE/PRELOAD TDI TAP CAPTURE_DR SHIFT_DR TMS Low SHIFT_DR TDO TDI TDO 14-9 TDI TDO TMS 2 TCK High TAP UPDATE_DR SAMPLE/PRELOAD TCK TMS TDI TDO SHIFT_IR SHIFT_DR TAP_STATE EXIT1_IR SELECT_DR UPDATE_IR CAPTURE_DR EXIT1_DR UPDATE_DR Altera Corporation Cyclone II Volume

93 Cyclone II IEEE (JTAG) EXTEST EXTEST SAMPLE/PRELOAD EXTEST High Low EXTEST Altera Corporation Cyclone II Volume 1

94 IEEE Std BST IEEE Std BST EXTEST OEJ OUTJ CLOCK TAP CLOCKDR PIN_IN INJ I/O OEJ 1 OEJ OUTJ D Q D Q 1 D Q D Q 1 D Q D Q 1 SDO INJ SDI SHIFT CLOCK SDO UPDATE MODE OEJ OUTJ CLOCK TDO TDI UPDATE PIN_IN INJ I/O OEJ OUTJ SDI SHIFT CLOCK D Q D Q 1 D Q D Q 1 D Q D Q 1 UPDATE MODE INJ Altera Corporation Cyclone II Volume

95 Cyclone II IEEE (JTAG) EXTEST SAMPLE/PRELOAD EXTEST EXTEST EXTEST SAMPLE/PRELOAD TDO EXTEST SAMPLE/PRELOAD TDO TDI TDO EXTEST TCK TMS TDI TDO SHIFT_IR SHIFT_DR TAP_STATE EXIT1_IR SELECT_DR UPDATE_IR CAPTURE_DR EXIT1_DR UPDATE_DR TDO TDI TDO BYPASS BYPASS TAP SHIFT_DR TCK TDI TDO Altera Corporation Cyclone II Volume 1

96 IEEE Std BST BYPASS TCK TMS TDI Bit 1 Bit 2 Bit 3 TDO Bit 1 Bit 2 Bit 4 SHIFT_IR SHIFT_DR TAP_STATE EXIT1_IR SELECT_DR_SCAN UPDATE_IR CAPTURE_DR TCK TDI TCK TDO EXIT1_DR UPDATE_DR IDCODE IDCODE IEEE Std IDCODE 32 ID TDI TDO IDCODE Cyclone II IDCODE Cyclone II Volume 1 & USERCODE USERCODE IEEE Std UES TDI TDO UES 32 USERCODE ID UES ID UES UES CLAMP CLAMP CLAMP TDI TDO Altera Corporation Cyclone II Volume

97 Cyclone II IEEE (JTAG) CLAMP HIGHZ HIGHZ I/O JTAG TDI TDO HIGHZ JTAG I/O JTAG V CCIO TDO TDI Cyclone II TDO V CCIO V CCIO 3.3 V TDO 3.3 V V CCIO 3.3 V TDO 5.0 V TDI 3.3 V 5.0 V TDI TTL V IH Cyclone II JTAG V MultiVolt I/O Cyclone II Volume 1 Cyclone II V CCIO TDI TDO V CCIO V CCIO JTAG TDO JTAG JTAG Altera Corporation Cyclone II Volume 1

98 IEEE Std BST JTAG 3.3V TDI 3.3 V V CCIO 2.5 V V CCIO TDO 1.5 V V CCIO 1.8 V V CCIO TDO 1.8 V 2.5 V IEEE Std BST Cyclone II JTAG IEEE Std BST Cyclone II FPGA BST Cyclone II FPGA BYPASS IDCODE SAMPLE JTAG CONFIG_IO CONFIG_IO JTAG I/O Cyclone II FPGA JTAG BST JTAG PULSE_CONFIG nconfig Low JTAG nconfig Low Altera Corporation Cyclone II Volume

99 Cyclone II IEEE (JTAG) Cyclone II DEV_CLRn DEV_OE JTAG BST Cyclone II JTAG IEEE Std Cyclone II Volume 1 Cyclone II IEEE Std BST Cyclone II IEEE Std BST BST IEEE Std BST IEEE Std Cyclone II IEEE Std IEEE Std JTAG (1) TMS V CC TCK TDI V CC TDO 14 3 (1) Cyclone II JTAG JTAG Altera Corporation Cyclone II Volume 1

100 IEEE Std IEEE Std IEEE Std SHIFT_IR TDO TAP TAP SHIFT_IR TAP SHIFT_IR RESET TMS V CC JTAG EXTEST EXTEST SAMPLE/PRELOAD OEJ 0 OUTJ ICR EXTEST ICR ICR CONFIG_IO nconfig Low BST BSC BSC BSDL Altera Corporation Cyclone II Volume

101 Cyclone II IEEE (JTAG) BSDL VHDL BSDL Boundary-Scan Description Language IEEE Std BST BSDL IEEE Std Cyclone II BSDL Web Cyclone II IEEE Std BST IEEE Std EXTEST SAMPLE/PRELOAD BYPASS IDCODE USERCODE CLAMP HIGHZ Bleeker, H., P. van den Eijnden, and F. de Jong. Boundary-Scan Test: A Practical Approach. Eindhoven, The Netherlands: Kluwer Academic Publishers, Institute of Electrical and Electronics Engineers, Inc. IEEE Standard Test Access Port and Boundary-Scan Architecture (IEEE Std ). New York: Institute of Electrical and Electronics Engineers, Inc., Maunder, C. M., and R. E. Tulloss. The Test Access Port and Boundary-Scan Architecture. Los Alamitos: IEEE Computer Society Press, Altera Corporation Cyclone II Volume 1

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