Vivado Design Suite ユーザー ガイド : エンベデッド プロセッサ ハードウェア デザイン (UG898)

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1 Vivado Design Suite ユーザーガイド エンベデッドプロセッサハードウェアデザイン

2 Notice of Disclaimer The information disclosed to you hereunder (the "Materials") is provided solely for the selection and use of Xilinx products.to the maximum extent permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications.you may not reproduce, modify, distribute, or publicly display the Materials without prior written consent.certain products are subject to the terms and conditions of the Limited Warranties which can be viewed at IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in Critical Applications: Copyright 2013 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Zynq, Vivado and other designated brands included herein are trademarks of Xilinx in the United States and other countries.all other trademarks are the property of their respective owners. 本資料は英語版 (v2013.2) を翻訳したもので 内容に相違が生じる場合には原文を優先します 資料によっては英語版の更新に対応していないものがあります 日本語版は参考用としてご使用の上 最新情報につきましては 必ず最新英語版をご参照ください この資料に関するフィードバックおよびリンクなどの問題につきましては jpn_trans_feedback@xilinx.com までお知らせください いただきましたご意見を参考に早急に対応させていただきます なお このメールアドレスへのお問い合わせは受け付けておりません あらかじめご了承ください 改訂履歴 次の表に この文書の改訂履歴を示します 日付バージョン変更点 2013/03/ Vivado Design Suite バージョン で新規リリース 2013/06/ 新しいセクション : Zynq7 プロセッシングシステムのシミュレーション 新しい章 : MIG コアを使用したデザイン 新しい章 : IP インテグレーターのリセットおよびクロックトポロジ エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 2

3 改訂履歴 目次 改訂履歴... 2 第 1 章... 7 概要... 7 概要... 7 ハードウェアおよびソフトウェアフローの概要... 8 第 2 章 エンベデッドデザインでの Zynq-7000 プロセッサの使用 概要 Vivado IDE での Zynq-7000 デバイスの設計 Zynq-7000 プロセッサを含む IP インテグレーターデザインの作成 Zynq ブロック図とコンフィギュレーションウィンドウの概要 [PS-PL Configuration] コンフィギュレーションオプション [General] オプション [MIO Configuration] および [EMIO Configuration] ピンの制限 バンク設定 フラッシュメモリインターフェイス クロックコンフィギュレーション DDR コンフィギュレーション GIC - 割り込みコントローラー PS および PL 間のインターコネクト AXI_HP インターフェイス AXI_ACP インターフェイス AXI_GP インターフェイス プログラマブルロジック (PL) の使用 カスタムロジック Zynq7 プロセッシングシステムのシミュレーション 機能 アプリケーション エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 3

4 改訂履歴 エンベデッド IP カタログ 接続 ブロックオートメーション コネクションオートメーション ボードオートメーション 手動接続 I/O ポートの手動作成と接続 [Address Editor] タブでのメモリマップ デザインルールチェックの実行 ブロック図の最上位デザインへの統合 Vivado ピン配置ビューレイアウトでの PS I/O Vivado IDE 生成のエンベデッドファイル ソフトウェア開発キット (SDK) の使用 SDK の使用 ハードウェア記述のエクスポート 第 3 章 エンベデッドデザインでの MicroBlaze プロセッサの使用 MicroBlaze プロセッサデザインの概要 MicroBlaze プロセッサを含む IP インテグレーターデザインの作成 MicroBlaze プロセッサを含む IP インテグレーターデザインの作成 MicroBlaze コンフィギュレーションウィザード MicroBlaze コンフィギュレーションウィザードのウェルカムページ [General Settings] フィールド MicroBlaze コンフィギュレーションウィザードの [General] ページ [Instructions] フィールド [Optimization] フィールド [Fault Tolerance] フィールド MicroBlaze コンフィギュレーションウィザードの [Exception] ページ [Math Exceptions] フィールド [Bus Exceptions] フィールド [Other Exceptions] フィールド エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 4

5 改訂履歴 MicroBlaze コンフィギュレーションウィザードの [Cache] ページ MicroBlaze コンフィギュレーションウィザードの [MMU] ページ MicroBlaze コンフィギュレーションウィザードの [Debug] ページ [Debug] オプション MicroBlaze コンフィギュレーションウィザードの [Buses] ページ カスタムロジック エンベデッド IP カタログ 接続 ブロックオートメーション コネクションオートメーション ボードオートメーション IP インテグレーターデザインでの手動接続 I/O ポートの手動作成と接続 [Address Editor] タブでのメモリマップ デザインルールチェックの実行 ブロック図の最上位デザインへの統合 MicroBlaze プロセッサの制約 合成 インプリメンテーション ビットストリーム生成の実行 ハードウェアのソフトウェア開発キット (SDK) へのエクスポート 第 4 章 MIG コアを含むデザイン 概要 プロジェクトの作成 IP インテグレーターを使用した設計 MIG IP の追加 接続 Clocking Wizard の追加 AXI マスターの IP インテグレーターへのインスタンシエート メモリマップの作成 デザインルールチェックの実行 デザインのインプリメンテーション エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 5

6 改訂履歴 第 5 章 IP インテグレーターのリセットおよびクロックトポロジ 概要 MIG コアを含まない MicroBlaze デザイン MIG コアを含む MicroBlaze デザイン PL ロジックを含まない Zynq デザイン PL ロジックを含む Zynq デザイン PL ロジックに MIG コアを含む Zynq デザイン MIG と Clocking Wizard を含むデザイン エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 6

7 第 1 章 概要 概要 本章では Vivado Design Suite フローを使用して Zynq All Programmable (AP) SoC デバイスまたは Microblaze プロセッサを使用したエンベデッドデザインをプログラムする方法について簡単に説明します エンベデッドシステムは複雑です エンベデッドデザインのハードウェア部分とソフトウェア部分はそれ自体がプロジェクトです 1 つのシステムとして機能するようにこれら 2 つのデザインコンポーネントを統合すると さらに課題が出てきます FPGA デザインプロジェクトを追加すると さらに複雑になっていきます デザインプロセスを単純にするため ザイリンクスでは複数のツールセットを提供しています 基本的なツール名 プロジェクトファイル名 これらのツールの省略語については ザイリンクス用語集を参照してください Vivado Integrated Design Environment (IDE) には プロセッサベースのデザインを統合するための IP インテグレーターツールが含まれています このツールをザイリンクスソフトウェア開発キット (SDK) と合わせて使用することで マイクロプロセッサベースのシステムとエンベデッドソフトウェアアプリケーションを設計およびデバッグするための統合環境が提供されています エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 7

8 ハードウェアおよびソフトウェアフローの概要 ハードウェアおよびソフトウェアフローの概要 Vivado ツールには プロセッサーに基づいたプログラム用の特定フローが提供されています Vivado IDE では 接続を画像で示す IP インテグレーターを使用して デバイスを指定し ペリフェラルを選択し ハードウェア設定をコンフィギュレーションできます Zynq-7000 AP SoC では Vivado IP インテグレーターを使用して XML 形式のアプリケーションでハードウェアプラットフォーム情報をほかのデータファイルと共に取り込みます これらの情報がソフトウェアデザインツールで使用され ボードサポートパッケージライブラリが作成およびコンフィギュレーションされ コンパイラオプションが推論され プロセッシングロジックがプログラムされ JTAG 設定が定義され ハードウェアに関する情報を必要とするその他の操作が自動化されます Zynq-7000 SoC ソリューションを使用すると プログラマブルロジックと共に 1 つの SoC に ARM Cortex A9 デュアルコアがエンベデッドブロックとして提供されるので エンベデッドデザインの複雑さが改善されます MicroBlaze デバイスは ISE Design Suite エンベデッド開発キット (EDK) の XPS (Xilinx Platform Studio) または Vivado IP インテグレーターのいずれかを使用してプログラムできます ザイリンクスでは Zynq-7000 AP SoC および MicroBlaze プロセッサデバイス用のソフトウェアアプリケーションの開発およびデバッグのために 次のデザインツールを提供しています ソフトウェア IDE GUI ベースのコンパイラーツールチェーン JTAG デバッガー これらのツールを使用すると OS を必要としないベアメタルアプリケーションと オープンソース Linux OS 用アプリケーションの両方が開発できます Vivado IP インテグレーターには コンフィギュレーション設定 レジスタメモリマップ プロセッシングロジック (PL) 初期化用のビットストリームなどを含むプロセッシングシステム (PS) およびペリフェラルに関する情報が取り込まれます ソフトウェアソリューションは 次を含む Cortex-A9 プロセッサをサポートするサードパーティソースからも利用可能です ソフトウェア IDE コンパイラーツールチェーン デバッグおよびトレースツール エンベデッド OS およびソフトウェアライブラリ シミュレータ モデルおよび仮想プロトタイプツール サードパーティツールソリューションは Zynq-7000 デバイスの統合レベルおよび直接サポートによって異なります SDK および Zynq デバイスのプログラムについての詳細は Zynq-7000 All Programmable SoC ソフトウェア開発ガイド (UG821) を参照してください SDK は スタンドアロン製品で からダウンロードできます 次の図は エンベデッドハードウェアのツールフローを示しています エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 8

9 ハードウェアおよびソフトウェアフローの概要 Hardware Specification File (XML) PS Configuration Configure PS Add IP Generate Bitstream (optional) Export to Software Tools Hardware Handoff PL Configuration (bitstream) BRAM Configuration (BMM) X12502 図 1 : ハードウェアデザインツールからソフトウェアツールへのハンドオフ Zynq-7000 ベースのデザインを開始するには 次の手順に従います 1. 新規 Vivado IDE プロジェクトを作成します 2. IP インテグレーターツールでブロック図を作成し Zynq Processing System 7 IP をインスタンシエートし その他のザイリンクス IP またはユーザーのカスタム IP もインスタンシエートします 3. デザイン全体の合成およびインプリメンテーションを実行し ハードウェアを SDK にエクスポートします 4. SDK でソフトウェアアプリケーションを作成すると ターゲットボードにそれをプログラムできます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 9

10 第 2 章 エンベデッドデザインでの Zynq-7000 プロ セッサの使用 概要 本章では Zynq All Programmable (AP) SoC デバイスを使用する場合の Vivado Design Suite フローについて説明します この例では Xilinx ZC702 Rev 1.0 評価ボードをターゲットにし Vivado Design Suite のバージョンは を使用しています 重要 :Vivado IP インテグレーターは Zynq デバイスおよび MicroBlaze プロセッサをターゲットにするデザインを含めたエンベデッドプロセッサデザイン用で XPS (Xilinx Platform Studio) に代わるものです XPS では MicroBlaze プロセッサをターゲットにするデザインだけがサポートされます IP インテグレーターも XPS も Vivado IDE から使用できます Vivado IDE での Zynq-7000 デバイスの設計 Zynq-7000 AP SoC デバイスの設計は Vivado IDE を使用した場合と ISE Design Suite とエンベデッド開発キット (EDK) を使用した場合で異なります Vivado IDE では エンベデッド開発には IP インテグレーターツールを使用します IP インテグレーターは GUI ベースのインターフェイスで 複雑な IP サブシステムを統合できます Vivado IDE の IP カタログからは 複雑なデザインに対応するため さまざまな IP が使用できるようになっています IP カタログには カスタム IP を追加することもできます 詳細は Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計 (UG994) を参照してください エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 10

11 Vivado IDE での Zynq-7000 デバイスの設計 Zynq-7000 プロセッサを含む IP インテグレーターデザインの作成 IP インテグレーターで [Create Block Design] ボタンな [Design name] を入力できるダイアログボックスが表示されます をクリックすると 次の図のよう 図 2: [Create Block Design] ダイアログボックス 次の図のような [Block Design] ウィンドウが表示されます 図 3 : [Block Design] ウィンドウ 1. この空のデザインに IP カタログから [Add IP] ボタンをクリックして IP を追加します キャンバスで右クリックして ポップアップメニューから IP を追加することもできます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 11

12 Vivado IDE での Zynq-7000 デバイスの設計 5. [Add IP] をクリックすると 検索ボックスが表示されるので 次の図のように [ZYNQ7 Processing System] を検索して選択します 図 4 : ZYNQ7 プロセッシングシステムを含む IP の検索 Zynq IP を選択すると Vivado IP インテグレーターでデザインに IP が追加され 次の図のようにプロセッシングシステムの画像が表示されます 図 5 : デフォルトの Zynq7 プロセッシングシステムのグラフィック表示 Tcl コマンド : create_bd_cell -type ip -vlnv xilinx.com:ip:processing_system7:5.01 processing_system7_1 6. プロセッシングシステムの画像をダブルクリックすると [Re-customize IP] プロセスが開始され 次の図のような ZYNQ7 プロセッシングシステムの [Re-customize IP] ダイアログボックスが表示されます 7. ブロック図の内容を確認します ZYNQ7 プロセッシングシステムの緑色のブロックは コンフィギュレーション可能なブロックを示しています 緑色のブロックをクリックすると コンフィギュレーションオプションを設定する画面が開きます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 12

13 Vivado IDE での Zynq-7000 デバイスの設計 図 6 : Zynq ブロック図 次の図のような左の Page Navigator からオプションを選択することもできます 図 7: Page Navigator エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 13

14 Zynq ブロック図とコンフィギュレーションウィンドウの概要 Zynq ブロック図とコンフィギュレーションウィンドウの概要 Page Navigator で使用可能なデフォルトオプションの詳細は Zynq-7000 AP SoC テクニカルリファレンスマニュアル (UG585) を参照してください 次のセクションでは Page Navigator の選択オプションを簡単に説明します [PS-PL Configuration] コンフィギュレーションオプション [PS-PL Configuration] オプションツリーには 次のようなオプションがあります 図 8: [PL-PS Configuration] ペイン [General] オプション [General] オプションを展開すると 次のような選択肢が表示されます 図 9: [General] オプション エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 14

15 [MIO Configuration] および [EMIO Configuration] Zynq ブロック図とコンフィギュレーションウィンドウの概要 Page Navigator からは 2 つのページオプションを使用して MIO I/O ペリフェラル APU プログラマブルロジックテストおよびデバッグを表示および設定できます Zynq-7000 PS では 20 以上のペリフェラルが使用できるようになっています これらのペリフェラルは 直接デバイスの専用 Multiplexed I/O (MIO) または Extended Multiplexed I/O (EMIO) を使用してファブリックへ配線できます このコンフィギュレーションインターフェイスでは MIO の I/O 規格およびスルー設定も選択できます ペリフェラルを有効にすると その I/O ペリフェラルブロックにチェックマークが表示されます ブロック図には ペリフェラルが有効か無効かのステータスが表示されます 7Z010 CLG225 の MIO および EMIO の詳細については Zynq-7000 AP SoC テクニカルリファレンスマニュアル (UG585) の第 2 章 信号 インターフェイス ピン を参照してください ピンの制限 7Z010 CLG225 デバイスで使用可能な 32 個の MIO ピンにより PS の機能が次のように制限されます MIO を使用して USB 1 つかイーサネットコントローラー 1 つのいずれかのみ使用可能 SDIO からブート不可能 NOR/SRAM のインターフェイスなし NAND Flash の幅が 8 ビットに制限される バンク設定 ペリフェラルを選択したら そのペリフェラルの各 I/O 信号が該当する MIO ロケーションに表示されます このセクションは主に さまざまなペリフェラルの I/O 規格を選択するのに使用します PS MIO I/O バッファーは 2 つの電圧ドメインに分割されます それぞれのドメイン内で各 I/O を個別にプログラムできます 次の 2 つの I/O 電圧バンクがあります バンク 0 は 0:15 ピンを含有 バンク 1 は 16:53 ピンを含有 各 MIO ピンは 次の電圧信号に対してそれぞれプログラムできます 1.8 および 2.5/3.3 ボルト CMOS シングルエンドまたは HSTL 差動レシーバーモード 重要 : バンク全体は同じ電圧である必要がありますが ピンは異なる I/O 規格にできます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 15

16 Zynq ブロック図とコンフィギュレーションウィンドウの概要 [Zynq] タブの [MIO Configuration] ダイアログボックスで MIO を設定する場合は ペリフェラルの読み出し専用画像および適切な MIO の選択を確認できます ウィンドウの左側には 使用可能なペリフェラルがリストされます ペリフェラルのチェックマークは そのペリフェラルが選択されていることを示します フラッシュメモリインターフェイス コンフィギュレーションウィザードで次のいずれかを選択します SRAM/NOR コントローラー 図 10 : SRAM/NOR フラッシュコンフィギュレーションオプション SRAM/NOR コントローラーの機能は 次のとおりです 8 ビットデータバス幅 最大 26 アドレス信号 (64MB) までの 1 チップセレクト 最大 25 アドレス信号 (32 MB + 32MB) までの 2 チップセレクト 16 ワード読み出しおよび 16 ワード書き込みデータの FIFO 8 ワードコマンド FIFO 各チップセレクトベースのプログラマブル I/O サイクルタイミング 非同期メモリオペレーティングモード エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 16

17 Zynq ブロック図とコンフィギュレーションウィンドウの概要 NAND コントローラー 図 11 : NAND コントローラーオプション NAND コントローラーの機能は 次のとおりです 1 チップセレクト信号を含め 8/16 ビットの I/O 幅 ONFI 仕様 ワード読み出しおよび 16 ワード書き込みデータの FIFO 8 ワードコマンド FIFO プログラマブル I/O サイクルタイミング ECC アシスト 非同期メモリオペレーティングモード エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 17

18 Zynq ブロック図とコンフィギュレーションウィンドウの概要 Quad-SPI コントローラー 図 12 : Quad SPI コントローラーオプション リニア Quad-SPI コントローラーの主な機能は 次のとおりです シングルまたはデュアル 1x および 2x 読み出しのサポート プログラム 読み出し およびコンフィギュレーションを含むすべてのデバイス処理が可能な I/O モード用 32 ビット APB 3.0 インターフェイス 読み出し処理用の 32 ビット AXI リニアアドレスマップインターフェイス シングルチップセレクトラインのサポート 書き込み保護信号のサポート 4 ビットの双方向 I/O 信号 x1 x2 および x4 の読み出し速度 x1 x2 および x4 の書き込み速度 マスターモードで 100MHz の最大 Quad-SPI クロック Quad-SPI 読み出しの効率を改善するための 252 バイト入力の FIFO の深さ 最大 128Mb の集積度の Quad-SPI デバイスのサポート 2 つの並列の Quad-SPI デバイスを含むデュアル Quad-SPI のサポート エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 18

19 Zynq ブロック図とコンフィギュレーションウィンドウの概要 また リニアアドレスマップモードには 次のような機能があります AXI インターフェイスを介した標準読み出し専用メモリアクセス 最大 2 つの SPI フラッシュメモリ 1 つのメモリで最大 16MB 2 つのメモリで 32MB のアドレス空間 4 つの AXI 読み出し許容機能 AXI の増分およびラップアドレスバースト読み出し 標準メモリ読み出しを SPI プロトコル ( またはその逆 ) に自動的に変換 シリアル デュアル Quad-SPI モード クロックコンフィギュレーション Zynq-7000 デバイスのクロックをコンフィギュレーションするには 次のいずれかの方法を使用します Page Navigator で [Clock Configuration] をクリックします Zynq ブロック図で [Clock Generation] ブロックをクリックします 次の図は [Clock Configuration] ページを示しています 図 13: [Clock Configuration] ページ エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 19

20 Zynq ブロック図とコンフィギュレーションウィンドウの概要 次の図は プロセッサ / メモリクロックの [Clock Configuration] ページを示しています 図 14 : プロセッサおよびメモリクロックの [Clock Configuration] ページ PS のクロックの詳細は Zynq-7000 AP SoC テクニカルリファレンスマニュアル (UG585) を参照してください Zynq のクロックのダイアログボックスでは ペリフェラルのクロックを設定できます PS のペリフェラルでは 通常内部 PLL または外部クロックソースからクロックソースを選択できます クロックのほとんどで PLL を選択してクロックが生成できます 同じ PLL で複数の周波数が生成されるので [Requested Frequency (MHz)] 列に入力された周波数とまったく同じ周波数を取得できないことがあります 達成可能な周波数は [Actual Frequency (MHz)] 列の周波数です エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 20

21 Zynq ブロック図とコンフィギュレーションウィンドウの概要 注記 : 特定ペリフェラルの周波数は 入力周波数 同じ PLL から駆動されるほかのペリフェラルの周波数 アーキテクチャからの制限など 多くの要因によって異なります ツールで選択される M & D 値の詳細は ログファイルから取得できます DDR コンフィギュレーション DDR は 次のいずれかの方法でコンフィギュレーションできます Page Navigator から DDR2/3/LPDDR2 を選択します Zynq ブロック図で [DDR2/3, LPDDR2 Controller] ブロックをクリックします DDR メモリコントローラーでは DDR2 DDR3 DDR3L および LPDDR2 デバイスがサポートされ AXI メモリポートインターフェイス - DDR インターフェイス (DDRI) トランザクションスケジューラーを含むコアコントローラー (DDRC) デジタル l PHY を含むコントローラー (DDRP) の 3 つの主なブロックが含まれます DDRI ブロックは 4 つの 64 ビット同期 AXI インターフェイスを使用して 複数のマスターに同時に信号を供給します それぞれの AXI インターフェイスに専用のトランザクション FIFO が含まれます DDRC には 2 つの 32 エントリコンテントのアドレス指定が可能なメモリ (CAM) が含まれ DDR メモリ効率を最大限にする DDR データサービススケジューリングが実行されます これには レイテンシの小さいチャネル用のフライバイチャネルも含まれ CAM を介さずに DDR メモリにアクセスできます PHY プロセスの読み出しおよび書き込みがコントローラーからリクエストされ それらがターゲット DDR メモリのタイミング制約内で特定信号に変換されます PHY ではコントローラーからの信号を使用して内部信号を生成し これらの信号はデジタル PHY を使用してピンに接続されます DDR ピンは PCB 信号トレースを使用して DDR デバイスに直接接続されます システムは DDRI を使用し 次の 4 つの 64 ビット AXI メモリポートを介して DDR にアクセスします 1 つの AXI ポートは CPU および ACP の L2 キャッシュ専用です 2 つのポートは AXI_HP インターフェイス専用です AXI インターコネクトのその他のマスターが 4 番目のポートを共有します DDRI はこの 8 つのポート ( 読み出し用 4 つ 書き込み用 4 つ ) からのリクエストを調整 ( アービター ) します アービターはリクエストを選択し それを DDR コントローラーおよびトランザクションスケジューラー (DDRC) に渡します この調整は どれくらいリクエストが待機状態であるか リクエストの緊急性およびリクエストが前のリクエストと同じページ内にあるかどうかなどの状況に基づいて実行されます DDRC は読み出しフローと書き込みフローの両方で 1 つのインターフェイスを使用して DDRI からリクエストを受信します 読み出しリクエストには DDR がデータを入れて戻すタグフィールドが含まれます DDR コントローラー PHY (DDRP) は DDR トランザクションを駆動します エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 21

22 Zynq ブロック図とコンフィギュレーションウィンドウの概要 次の図は DDR コントローラーの [Clock Configuration] ページを示しています 注記 : 8 ビットインターフェイスはサポートされていませんが 8 ビットポートを使用して 16/32 ビットインターフェイスを作成することはできます 図 15 : DDR コントローラーの [Clock Configuration] ページ エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 22

23 Zynq ブロック図とコンフィギュレーションウィンドウの概要 GIC - 割り込みコントローラー GIC (Generic Interrupt Controller) は 次のいずれかの方法でコンフィギュレーションできます Page Navigator で [Interrupts] をクリックします Zynq ブロック図で [GIC] ブロックをクリックします 次の図は 割り込みポートのコンフィギュレーションページを示しています 図 16 : GIC 割り込み GIC は PS および PL から CPU に送信される割り込みを管理する中央リソースです コントローラーは割り込みソースをイネーブル ディスエーブル 優先順位付けし それらを CPU インターフェイスが次の割り込みを受信するのと同じプログラム方法で 選択した CPU に送信します また コントローラーはセキュリティ意識の高いシステムをインプリメントする際のセキュリティ拡張もサポートします コントローラーは ARM Generic Interrupt Controller Architecture バージョン 1.0 (GIC v1) ( ベクターなし ) に基づいています エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 23

24 Zynq ブロック図とコンフィギュレーションウィンドウの概要 CPU のプライベートバスは 一時的な妨害およびその他のインターコネクトでのボトルネックを回避してレジスタにアクセスし 高速読み出し / 書き込みレスポンスを可能にします 割り込み分配器は 優先度の高いものを個別 CPU に送信する前に すべての割り込みソースを集めます GIC を使用すると 複数の CPU への割り込みを指定した場合 同時に割り込みを処理できるのは 1 つの CPU だけです すべての割り込みソースに 一意の割り込み ID 番号が含まれるほか それぞれコンフィギュレーション可能な優先順位とターゲット CPU のリストが含まれます Zynq-7000 デバイスのロジックブロックに関する情報は Zynq-7000 AP SoC テクニカルリファレンスマニュアル (UG585) および Zynq-7000 ソフトウェア開発ガイド (UG821) を参照してください PS および PL 間のインターコネクト AXI_HP インターフェイス 4 つの AXI_HP インターフェイスは DDR および OCM メモリへの高バンド幅のデータパスを持つ PL バスマスターを提供します 各インターフェイスには 読み出しおよび書き込み用に 2 つの FIFO バッファーが含まれます PL からメモリへのインターコネクトでは 高速 AXI_HP ポートが 2 つの DDR メモリポートまたは OCM のいずれかに配線されます AXI_HP インターフェイスは バッファー機能があることをわかりやすくするために AXI FIFO インターフェイス (AFI) と呼ばれることもあります 重要 : PL のロジック通信が発生する前に LVL_SHFTR_EN を使用して PL レベルシフターをイネーブルにする必要があります Page Navigator から [PS-PL Configuration] をクリックして [HP Slave AXI Interface] オプションを展開し これらのインターフェイスをイネーブルにしてください または ZYNQ7 ブロック図で次のブロックをクリックします 図 17 : AXI HP インターフェイスのイネーブル エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 24

25 Zynq ブロック図とコンフィギュレーションウィンドウの概要 インターフェイスは PL マスターおよび DDR およびオンチップ RAM を含む PS メモリ間に高スループットデータパスを提供します 主な機能は 次のとおりです 32 ビットまたは 64 ビットデータ幅のマスターインターフェイス ( ポートごとに個別にプログラム ) 32 ビットインターフェイスモードでのアライメント済み転送用に 64 ビットへ効率的なダイナミック拡張 (AxCACHE を使用して制御可能 ) 32 ビットインターフェイスモードでのアライメントなしの 32 ビット転送用に 64 ビットへ自動拡張 書き込みコマンドのプログラマブルリリースしきい値 PL および PS 間のすべての AXI インターフェイスで非同期クロックの周波数のドメインがクロス可能 読み出しおよび書き込みの両方に 1 KB (128 X 64 ビット ) データ FIFO を使用してレイテンシの多い転送を円滑化 PL ポートから QoS 信号が使用可能 PL に対して使用可能なコマンドおよびデータ FIFO のフィルレベルカウント 標準 AXI 3.0 インターフェイスのサポート 読み出しおよび書き込みコマンドとは別に インターコネクトに対するプログラマブルコマンドの発行 14 ~ 70 コマンド ( バースト長に依存 ) の範囲で大容量のスレーブインターフェイスの読み出しを許容可能 8 ~ 32 コマンド ( バースト長に依存 ) の範囲で大容量のスレーブインターフェイスの書き込みを許容可能 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 25

26 Zynq ブロック図とコンフィギュレーションウィンドウの概要 AXI_ACP インターフェイス ACP (Accelerator Coherency Port) は プログラマブルロジックマスターにオプションのコヒーレンシおよび L1/L2 キャッシュを使用してレイテンシの少ないアクセスを提供します システムの観点からは ACP インターフェイスの接続は APU CPU と類似しています このように接続性が類似していることから ACP は APU ブロックの外側でリソースアクセスを直接競い合います 重要 : PL のロジック通信が発生する前に LVL_SHFTR_EN を使用して PL レベルシフターをイネーブルにする必要があります ZYNQ7 ブロック図で次のブロックをクリックして AXI_ACP をコンフィギュレーションします または Page Navigator で [PS-PL Configuration] をクリックして [ACP Slave AXI Interface ] オプションを展開します 次の図は ACP AXI スレーブのコンフィギュレーションページを示しています 図 18 : ACP スレーブの AXI インターフェイスページ エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 26

27 Zynq ブロック図とコンフィギュレーションウィンドウの概要 AXI_GP インターフェイス AXI_GP には 次のような機能があります 標準 AXI プロトコル データバス幅 : 32 マスターポート ID 幅 : 12 マスターポート発行能力 : 8 読み出し 8 書き込み スレーブポート ID 幅 : 6 スレーブポート許容能力 : 8 読み出し 8 書き込み これらのインターフェイスは マスターインターコネクトおよびスレーブインターコネクトのポートに直接接続されます FIFO バッファーをエラボレートしてパフォーマンスおよびスループットを増加する AXI_HP とは異なり 追加の FIFO バッファーは必要ありません このため パフォーマンスはマスターインターコネクトとスレーブインターコネクトによって制約されます これらのインターフェイスは 汎用目的のみに使用され 高パフォーマンスを達成するためのものではありません 重要 : PL のロジック通信が発生する前に LVL_SHFTR_EN を使用して PL レベルシフターをイネーブルにする必要があります ZYNQ7 ブロック図で次のブロックをクリックして AXI_GP インターフェイスをコンフィギュレーションします または Page Navigator で [PS-PL Configuration] をクリックして [GP Master AXI Interface] および [GP Slave AXI Interface] オプションを展開します 次の図は GP AXI マスターおよびスレーブのコンフィギュレーションページを示しています 図 19 : GP マスターおよびスレーブ AXI インターフェイス エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 27

28 プログラマブルロジック (PL) の使用 プログラマブルロジック (PL) の使用 PL は ユーザーがコンフィギュレーション可能な機能を持つ豊富なアーキテクチャを提供します コンフィギュレーション可能なロジックブロック (CLB) 6 入力ルックアップテーブル (LUT) (LUT 内にメモリ機能あり ) レジスタおよびシフトレジスタの機能 カスケード可能な加算器 36 Kb ブロック RAM 最大 72 ビット幅までのデュアルポート デュアル 18Kb としてコンフィギュレーション可能 プログラマブル FIFO ロジック ビルトイン誤り訂正回路 デジタルシグナルプロセッシング - DSP48E1 スライス の 2 の補数の乗算器 / 累算器の高解像度 (48 ビット ) シグナルプロセッサー 対称フィルターアプリケーションを最適化するため各加算器で 25 ビットの電力削減 アドバンス機能 : オプションのパイプライン処理 オプションの ALU カスケード専用バス クロック管理 スキューの小さいクロック分配用の高速バッファーおよび配線 周波数合成および位相シフト ジッターの少ないクロックの生成およびジッターフィルター コンフィギュレーション可能 I/O 高パフォーマンスの SelectIO テクノロジ シグナルインテグリティ拡張用のパッケージ内の高周波数デカップリングキャパシター 低電力 高速の I/O 操作用にトライステートにできるデジタル制御されたインピーダンス HR (High Range) I/O で 1.2 ~ 3.3V までサポート HP (High Performance) I/O で 1.2 V ~ 1.8 V までサポート (7z030 7z045 および 7z100 デバイス ) 低電力のギガビットトランシーバー (7z030 7z045 および 7z100 デバイス ) 最大 12.5 Gb/s まで処理可能な高パフォーマンストランシーバー (GTX) チップ間インターフェイス用に最適化された低電力モード エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 28

29 プログラマブルロジック (PL) の使用 アドバンス送信プリエンファシス / ポストエンファシス レシーバーリニア (CTLE) 追加マージン用の適応等価を含む判定帰還等化 (DFE) アナログ デジタルコンバーター (XADC) デュアル 12 ビット 1 MSPS アナログ デジタルコンバーター (ADC) 最大 17 個の柔軟性のあるユーザーコンフィギュレーション可能なアナログ入力 オンチップまたは外部リファレンスオプション オンチップ温度 (±4 最大誤差 ) および電源 (±1% 最大誤差 ) ADC 測定に対する継続した JTAG アクセス PCI Express 用統合インターフェイスブロックのデザイン (7z030 7z045 および 7z100 デバイス用 ) エンドポイントおよびルートポート機能を含む PCI Express ベースの仕様 2.1 と互換性あり Gen1 (2.5 Gb/s) および Gen2 (5.0 Gb/s) 速度のサポート アドバンスコンフィギュレーションオプション アドバンスエラーレポート (AER) エンドツーエンド CRC (ECRC) カスタムロジック Vivado IP パッケージャーを使用すると ユーザーおよびサードパーティの IP (Intellectual Property) を Vivado IDE の Vivado IP カタログで簡単に使用できます このように準備されたサードパーティ IP は Vivado Design Suite のデザインにインスタンシエートできます Vivado Design Suite の IP パッケージフローを使用して IP を開発すると ザイリンクス IP サードパーティ IP またはカスタマー開発 IP のいずれも Vivado Design Suite で同様に使用できます IP の開発時には IP パッケージャーを使用して IP ファイルと関連データを ZIP ファイルにパッケージ化します この生成された ZIP ファイルを Vivado Design Suite の IP カタログにインストールすると パラメーターを選択して IP をカスタマイズし IP インスタンスを生成できるようになります 詳細は Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計 (UG994) および Vivado Design Suite チュートリアル : IP インテグレーターを使用した IP サブシステムの設計 (UG995) を参照してください 推奨 : IP 開発者は IP のパッケージに問題がないかどうかを IP ユーザーに渡す前に確認するため IP ユーザーフローから各 IP モジュールをすべて実行し IP が使用可能な状態であるかどうか検証しておくことをお勧めします Zynq7 プロセッシングシステムのシミュレーション Zynq BFM (Bus Functional Model) では Zynq-7000 ベースのアプリケーションの論理シミュレーションがサポートされます BFM では PS-PL インターフェイスおよびプロセッサシステム (PS) ロジックの OCM/DDR メモリを模倣することで プログラマブルロジック (PL) の論理的検証が有効になっています この BFM は暗号化された Verilog モジュールのパッケージとして配信されています BFM の操作は Verilog 構文ファイルの Verilog タスクのシーケンスにより制御されます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 29

30 プログラマブルロジック (PL) の使用 機能 ピン互換性のある Verilog ベースのシミュレーションモデル すべての AXI インターフェイスをサポート AXI 3.0 に準拠 分散メモリモデル (DDR 用 ) および RAM モデル (OCM 用 ) Verilog タスクベースの API Vivado Design Suite に含有 ブロッキングおよびノンブロッキングの割り込みサポート AXI BFM モデルのライセンスが必要 アプリケーション Zynq-7000 BFM は Zynq-7000 PS ロジックのシミュレーション環境を提供するもので 通常デザインの processing_system7 ブロックに置き換わるものです Zynq-7000 BFM モデルには 次のような機能があります PS マスターから AXI BFM マスターの API 呼び出しまでのトランザクション PS スレーブからインターコネクトモデルを介した OCM および DDR メモリのモデルまでで終端されるトランザクション FCLK リセットおよびクロック供給サポート PL から PS への入力割り込み PS レジスタマップ Zynq BFM の詳細は Zynq-7000 Bus Functional Model Data Sheet (DS897) を参照してください エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 30

31 プログラマブルロジック (PL) の使用 エンベデッド IP カタログ Vivado IP カタログは IP の検索 詳細情報の確認 関連資料の表示を実行可能な統合リポジトリです Vivado IP カタログにサードパーティ IP またはカスタマー IP を追加すると Vivado Design Suite フローからその IP にアクセスできるようになります 次の図は Vivado IDE の IP カタログです 図 20 : IP カタログ エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 31

32 プログラマブルロジック (PL) の使用 接続 ZYNQ-7000 PS をコンフィギュレーションしたら デバイスのプログラマブルロジック部分に含めるほかの IP をインスタンシエートできます IP インテグレーターの図エリアで右クリックして [Add IP] をクリックします IP インテグレーターの 2 つのビルトイン機能 ( ブロックオートメーションおよびコネクションオートメーション ) を使用して残りの IP サブシステムデザインを完成させることができます これらの機能を使用すると 基本的なマイクロプロセッサシステムを IP インテグレーターツールで統合し 外部 I/O ポートにポートを接続しやすくなります ブロックオートメーション ブロックオートメーションは Zynq-7000 PS MicroBlaze プロセッサのようなマイクロプロセッサを IP インテグレーターツールのブロック図にインスタンシエートする際に使用できます 次の図のように [Run Block Automation] をクリックすると 単純な ZYNQ プロセッシングシステムが統合しやすくなります 図 21 : [Run Block Automation] の実行 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 32

33 プログラマブルロジック (PL) の使用 次の図のように [Run Block Automation] ダイアログボックスには オートメーションで使用可能なオプションが表示されます 図 22 : Zynq プロセッサの [Run Block Automation] ダイアログボックス [OK] をクリックすると ブロックオートメーション機能により 次の図のような基本的なシステムが作成されます 図 23 : ブロックオートメーション実行後の IP インテグレーターの画面 前の図で 外部 DDR および FIXED_IO インターフェイスが外部ポートに接続されていることを確認してください エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 33

34 プログラマブルロジック (PL) の使用 コネクションオートメーション IP インテグレーターツールで キャンバス上のインスタンシエート済み IP 内に潜在的な接続が存在すると判断される場合は コネクションオートメーション機能が使用できるようになります 次の図では AXI BRAM コントローラーとブロックメモリジェネレーターの IP が ZYNQ7 プロセッシングシステム IP と共にインスタンシエートされています IP インテグレーターでは AXI BRAM コントローラーと ZYNQ7 IP 間に潜在的な接続が存在すると判断され コネクションオートメーション機能が使用できるようになります 図 24 : コネクションオートメーション機能 [Run Connection Automation] をクリックすると 次が実行されます AXI インターコネクトと Proc Sys Reset IP がインスタンシエートされます AXI インターコネクトを使用して AXI BRAM コントローラーが ZYNQ7 PS IP に接続されます Proc Sys Reset IP が次の図のように正しく接続されます 図 25 : コネクションオートメーション後のブロック図 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 34

35 プログラマブルロジック (PL) の使用 ボードオートメーション Vivado IP インテグレーターツールでは ZC702 のようなザイリンクスターゲットリファレンスプラットフォームを使用した場合 ボードオートメーション機能も提供されています この機能では IP のポートがターゲットボードの FPGA ピンに接続されます IP は適切にコンフィギュレーションされ ユーザーの選択に基づいて I/O ポートに接続されます ボードオートメーションでは 物理制約が必要な IP に対して自動的に物理制約が生成されます 次の図では GPIO AXI IP がサブシステムデザインにインスタンシエートされます IP がインスタンシエートされたら [Run Connection Automation] が再び使用できるようになります 図 26 : ザイリンクスターゲットリファレンスプラットフォームのコネクションオートメーション [Run Connection Automation] をクリックすると 次の 2 つの接続が可能であることが表示されます 1 つ目の接続 : S_AXI ポートと関連する AXI クロックと AXI インターコネクトを使用した ZYNQ7 PS へのリセットポート 2 つ目の接続 : 外部 I/O ポートに接続可能な AXI GPIO IP の GPIO I/O ポート エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 35

36 プログラマブルロジック (PL) の使用 どちらのオプションも選択すると 次の図ようになります 図 27 : IP インテグレーターのボードオートメーション機能 GPIO ポートがターゲットボードの適切な LED に接続されます サブシステムの出力ファイルを生成すると GPIO I/O ポート用に適切な物理制約が生成されます 手動接続 次の図は AXI BRAM コントローラーをブロックメモリジェネレーターに接続する必要があることを示しています これは 手動で実行できます 1. カーソルを IP ブロックのインターフェイスまたはピンコネクタの近くに移動すると カーソルの形がペン形に変わります 2. IP ブロックのインターフェイスまたはピンコネクタをクリックし 次の図のように接続先ブロックにドラッグします 図 28 : ポートの手動接続 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 36

37 プログラマブルロジック (PL) の使用 I/O ポートの手動作成と接続 Vivado IP インテグレーターでは手動で外部 IO ポートを作成できます ピン バス またはインターフェイス接続を選択すると 信号およびインターフェイスを外部 I/O ポートに接続できます 右クリックし [Make External] をクリックします Ctrl キーを押しながらクリックすると 複数のピンを選択してから [Make External] をクリックできます このコマンドにより IP のピンがブロック図の I/O ポートに接続されます 図 29 : [Make External] コマンド 右クリックして [Create Port] をクリックします このコマンドは クロック リセット uart_txd などのインターフェイス以外の信号を接続するのに使用します [Create Port] を実行する際は 入力 / 出力 バンド幅 タイプ (clk, reset, or data) などを指定できます クロックの場合 入力周波数も指定できます 図 30 : [Create Port] コマンド エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 37

38 プログラマブルロジック (PL) の使用 右クリックし [Create Interface Port] をクリックします このコマンドは よく使用されるファンクションを共有する信号をグループにしたインターフェイス上にポートを作成するために使用します たとえば S_AXI は複数のザイリンクス IP のインターフェイスポートです このコマンドを使用すると インターフェイスタイプおよびモード ( マスターまたはスレーブ ) の指定をより詳細に制御できます 図 31 : [Create Interface Port] コマンド エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 38

39 プログラマブルロジック (PL) の使用 [Address Editor] タブでのメモリマップ このデザインのアドレスマップを生成するには 次を実行します 1. 上記の図で [Address Editor] タブをクリックします 2. 左下の [Auto Assign Address] をクリックします 最初にアドレスを生成せずに IP インテグレーターから RTL を生成した場合 ツールでアドレスが自動的に割り当てられるようにするかどうかを尋ねるメッセージが表示されます アドレスは [Offset Address] および [Range] 列に値を入力すると 手動で設定することもできます 注記 :[Address Editor] タブはバスマスターとして機能する IP ブロック (ZYNQ7 プロセッサなど ) が図に含まれている場合にのみ表示されます 図 32 : メモリマップするペリフェラル デザインルールチェックの実行 Vivado IP インテグレーターは デザインをまとめる際にリアルタイムで基本的な DRC を実行します ただし デザイン作成中にエラーが発生することがあります たとえば クロックピンの周波数が正しく設定されないことがあります 包括的な DRC を実行するには 次の図に示す [Validate Design] ボタンをクリックします 図 33 : [Validate Design] ボタン エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 39

40 プログラマブルロジック (PL) の使用 警告またはエラーが発生しなかった場合は 次のようなダイアログボックスが表示されます 図 34 : [Validate Design] ダイアログボックス ブロック図の最上位デザインへの統合 ブロック図を完成してデザインを検証したら 次の 2 つの手順を実行してデザインを完成させます 出力ファイルの生成 HDL ラッパーの作成 出力ファイルを生成すると Vivado IDE の [Sources] ビューにその IP のソースファイルと適切な制約が作成されます プロジェクト作成時にターゲット言語として指定した言語によって IP インテグレーターにより適切なファイルが生成されます Vivado IDE で特定の IP のソースファイルが指定したターゲット言語で生成できない場合は コンソールにそれを示すメッセージが表示されます 次の図のように Vivado IDE の [Sources] ビューでブロック図を右クリックし [Generate Output Products] をクリックします 図 35 : [Generate Output Products] コマンド IP インテグレーターのブロック図はそれよりも高位のデザインに統合できます これには デザインを高位の HDL ファイルにインスタンシエートします エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 40

41 Vivado ピン配置ビューレイアウトでの PS I/O 高位にインスタンシエートするには Vivado IDE の [Sources] ビューでブロック図を右クリックして [Create HDL Wrapper] をクリックします 図 36 : [Create HDL Wrapper] コマンド これにより IP インテグレーターサブシステムの最上位 HDL ファイルが生成されます この段階までで デザインがエラボレーション 合成 インプリメンテーションなどのほかのデザインフローで使用できるようになりました Vivado ピン配置ビューレイアウトでの PS I/O Zynq-7000 デバイスの PCB デザインおよびピン配置に関する詳細なガイドラインについては Zynq All Programmable SoC PCB デザインおよびピン配置ガイド (UG933) を参照してください Vivado IDE 生成のエンベデッドファイル IP インテグレーターから Zynq-7000 プロセッサハードウェアデザインを SDK にエクスポートするには IP インテグレーターで次のファイルを生成します system.xml ps7_init.c ps7_init.h ps7_init.tcl ps7_init.html このファイルは SDK を起動するとデフォルトで開き システムのアドレスマップが表示されます ps7_init.c および ps7_init.h ファイルには Zynq プロセッシングシステムの初期化コードと DDR クロック PLL MIO の初期化設定が含まれます SDK では プロセッシングシステム上でアプリケーションが実行できるように プロセッシングシステムを初期化する際にこれらの設定が使用されます プロセッシングシステムの設定の中には ZC702 評価ボード用に固定されているものもあります これは Tcl バージョンの INIT ファイルです INIT ファイルは初期化データを記述したものです エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 41

42 ソフトウェア開発キット (SDK) の使用 生成されるファイルに関する詳細は Zynq-7000 AP SoC ソフトウェア開発者向けガイド (UG821) を参照してください ソフトウェア開発キット (SDK) の使用 ザイリンクスソフトウェア開発キット (SDK) は ザイリンクスエンベデッドプロセッサをターゲットにするソフトウェアアプリケーションを作成するための完全な環境を提供します これには GNU ベースのコンパイラーツールチェーン (GCC コンパイラー GDB デバッガー ユーティリティ およびライブラリ ) JTAG デバッガー フラッシュプログラマー ザイリンクス IP およびベアメタルボードサポートパッケージ用のドライバー アプリケーション特有ファンクションのミドルウェアライブラリ および C/C++ ベアメタルおよび Linux アプリケーション開発およびデバッグ用の IDE などが含まれます オープンソース Eclipse プラットフォームに基づいて SDK では C/C++ Development Toolkit (CDT) が使用されています これに含まれる機能は 次のとおりです C/C++ コードエディターおよびコンパイル環境 プロジェクト管理 アプリケーション構築コンフィギュレーションおよび makefile の自動生成 エラーナビゲーション エンベデッドターゲットをデバッグおよびプロファイルするための統合環境 ソースコードのバージョン制御を含め サードパーティプラグインを使用した場合に利用可能な追加機能 SDK の使用 SDK は ザイリンクス Vivado Design Suite インストールパッケージから またはスタンドアロンインストールとして入手できます SDK には FSBL (First Stage Bootloader) を作成するアプリケーションテンプレートのほか ブートイメージを構築する際のグラフィカルインターフェイスも含まれます SDK には コンセプト タスクおよびリファレンス情報を記述したヘルプシステムが含まれます ハードウェア記述のエクスポート 次の図のように Flow Navigator で [Open Block Design] をクリックして IP インテグレーターデザインを開きます 図 37 : [IP Integrator] の [Open Block Design] これで SDK にデザインをエクスポートする準備ができました エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 42

43 ソフトウェア開発キット (SDK) の使用 1. 次の図のように Vivado IDE で [File] [Export] [Export Hardware for SDK] をクリックします 図 38 : [Export Hardware for SDK] コマンド [Export Hardware for SDK] ダイアログボックスが開きます 8. 次の図のように [Export Hardware] [Include Bitstream] [Launch SDK] をオンにしてください 図 39 : [Export Hardware for SDK] ダイアログボックス ハードウェア定義を SDK にエクスポートしてから SDK を起動すると SDK でソフトウェアアプリケーションを記述し始めることができます ソフトウェアのさらなるデバッグおよびダウンロードは SDK から実行できます ソフトウェアの ELF ファイルを Vivado ツールにインポートし戻し FPGA ビットストリームを使用して統合すると さらに詳細なダウンロードおよびテストができます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 43

44 第 3 章 エンベデッドデザインでの MicroBlaze プロ セッサの使用 MicroBlaze プロセッサデザインの概要 Vivado IDE の IP インテグレーターは プロセッサベースのシステムを統合する優れたツールです MicroBlaze エンベデッドプロセッサは ザイリンクスフィールドプログラマブルゲートアレイ (FPGA) のインプリメンテーション用に最適化された RISC (Reduced Instruction Set Computer) コアです 次の図は MicroBlaze コアの論理ブロック図です 図 40 : MicroBlaze コアのブロック図 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 44

45 MicroBlaze プロセッサを含む IP インテグレーターデザインの作成 MicroBlaze プロセッサは 詳細にコンフィギュレーション可能なので デザインに必要な特定の機能セットを選択できます プロセッサの決まった機能セットには 次のようなものがあります 32 個の 32 ビット汎用レジスタ オペランド 3 つとアドレス指定モード 2 つを含む 32 ビット命令ワード 32 ビットのアドレスバス 単一発行のパイプライン これらの決まった機能のほか MicroBlaze プロセッサにはその他の機能を選択して有効にできるパラメーター値があります 推奨 : 古い ( 廃止 ) バージョンの MicroBlaze では 本書で記述するオプションの機能の一部だけがサポートされます 最新バージョンの MicroBlaze (v9.0) では すべてのオプションがサポートされます 新しいデザインには最新バージョンの MicroBlaze を使用するようにしてください MicroBlaze プロセッサデザインの詳細は MicroBlaze プロセッサリファレンスガイド (UG081) を参照してください MicroBlaze プロセッサを含む IP インテグレーターデザインの作成 MicroBlaze プロセッサを使用した設計は Vivado IDE を使用した場合と ISE Design Suite とエンベデッド開発キット (EDK) を使用した場合で異なります Vivado IDE では エンベデッド開発に IP インテグレーターツールを使用します IP インテグレーターは GUI ベースのインターフェイスで 複雑な IP サブシステムを統合できます Vivado IDE の IP カタログからは 複雑なデザインに対応してさまざまな IP が使用できます IP カタログには カスタム IP を追加することもできます MicroBlaze プロセッサを含む IP インテグレーターデザインの作成 IP インテグレーターで [Create Block Design] ボタンな [Design name] を入力できるダイアログボックスが表示されます をクリックすると 次の図のよう エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 45

46 MicroBlaze プロセッサを含む IP インテグレーターデザインの作成 図 41 : [Create Block Design] ダイアログボックス 次の図のような [Block Design] ウィンドウが表示されます 図 42 : [Block Design] ウィンドウ この空のデザインに IP カタログから [Add IP] ボタンをクリックして IP を追加します または キャンバス上で右クリックして IP を追加することもできます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 46

47 MicroBlaze プロセッサを含む IP インテグレーターデザインの作成 [Add IP] をクリックすると 検索ボックスが表示されるので 次の図のように [MicroBlaze] を選択します 図 43 : MicroBlaze プロセッシングシステムの検索 MicroBlaze IP を選択すると Vivado IP インテグレーターでデザインに IP が追加され 次の図のようにプロセッシングシステムの画像が表示されます 図 44 : デフォルトの MicroBlaze プロセッシングシステムのグラフィック表示 Tcl コマンド : create_bd_cell -type ip -vlnv xilinx.com:ip:microblaze:9.0 microblaze_1 キャンバス上で MicroBlaze IP をダブルクリックして [Re-customize IP] プロセスを開始すると MicroBlaze プロセッサに対する [Re-customize IP] ダイアログボックスが表示されます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 47

48 MicroBlaze コンフィギュレーションウィザード MicroBlaze コンフィギュレーションウィザード MicroBlaze コンフィギュレーションウィザードには 次の機能があります 1 クリックでコンフィギュレーションできるテンプレートベースのコンフィギュレーションダイアログボックス ダイアログボックスで設定したオプションに基づいた MicroBlaze の相対的なエリア 周波数 パフォーマンスの概算により 即座にフィードバック可能 コンフィギュレーションプロセスのガイダンス すべてのコンフィギュレーションオプションに対するツールヒントで 各オプションの影響を理解可能 [Advanced] ボタンを使用してタブのインターフェイスですべてのオプションに直接アクセス MicroBlaze コンフィギュレーションウィザードには 次のようなページがあり 選択した [General Settings] オプションに基づいて ページが有効になります [Configuration Wizard] : テンプレート選択および一般的な設定を示す最初のページ [General] : 実行単位の選択 常に表示される最適化 [Exceptions] : 例外が最初のページで選択される場合に表示される有効にする例外 [Debug] : デバッグが有効になる場合に表示されるブレークポイントおよびウォッチポイントの数 [Cache] : キャッシュが選択されると表示されるキャッシュ設定 [MMU] : メモリ管理が選択されると表示される MMU 設定 [Buses] : バス設定 最後のページ 常に表示 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 48

49 MicroBlaze コンフィギュレーションウィザード 次の図は MicroBlaze コンフィギュレーションウィザードのウェルカムページを示しています 図 45 : MicroBlaze コンフィギュレーションウィザード ダイアログボックスの左側には 現在の設定での周波数 エリアの相対的な値が表示されます [Frequency] : この値は このアーキテクチャおよびスピードグレードを使用して達成可能な最大周波数に関する概算の周波数の割合 (%) で 現在の設定で達成可能な相対的な周波数を示します 注記 : これはあらかじめ定義済みのベンチマークシステムのセットに基づいた概算で 実際の値から最大 30% までの誤差がある可能性があり システムが対応する周波数に必ず達成できるとは限りません [Area] : この値は このアーキテクチャを使用した最大エリアに相対的な LUT のエリアの割合 (%) の概算で 現在の設定で達成可能な相対的な MicroBlaze のエリアを示します 注記 : これは概算で 実際の値から最大 5% の誤差がある可能性があり インプリメントされたエリアがこの値と必ずしも同じになるとは限りません [Performance] : この値は 現在の設定で達成可能な MicroBlaze の相対的なパフォーマンスを示すものです エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 49

50 MicroBlaze コンフィギュレーションウィザード 注記 : これは ベンチマークのセットに基づいた概算で 実際のパフォーマンスはユーザーアプリケーションによってかなり異なります [BRAMs] : この値は MicroBlaze で使用されるブロック RAM の総数で 命令キャッシュとデータキャッシュ および分岐先キャッシュがブロック RAM と MMU (Memory Management Unit) を使用します (MMU は仮想または保護モードで 1 つのブロック RAM を使用 ) [DSP48] または [MULT18] : この値は MicroBlaze で使用される DSP48 または MULT18 の総数で 整数乗算器および FPU (Floating Point Unit) はこの合計値を使用して浮動小数点の乗算をインプリメントします MicroBlaze コンフィギュレーションウィザードのウェルカムページ MicroBlaze コンフィギュレーションウィザードを使用する最も単純な方法は 6 つの定義済みテンプレート ( それぞれ完全な MicroBlaze コンフィギュレーションを定義 ) の 1 つを選択することです 定義済みのテンプレートは特定アプリケーションの開始点として使用でき パフォーマンス 周波数 またはエリアを適用し ウィザードを使用してコンフィギュレーションを変更します オプションを変更するたびに 情報エリアにパフォーマンス 周波数 エリアの変更に関する概算値が表示されます このダイアログボックスには 次のようなオプションがあります [Minimum Area] : 可能性のある最小の MicroBlaze コアで キャッシュまたはデバッグは含まれません [Maximum Performance] : 可能性のある最大パフォーマンスになり 大きなキャッシュおよびデバッグ すべての実行ユニットが含まれます [Maximum Frequency] : 達成可能な最大周波数になり 小さなキャッシュで デバッグはなく 実行ユニットも少しだけ含まれます [Linux with MMU] : MMU を使用して Linux を実行する際に高パフォーマンスにするために向いた設定で メモリ管理が有効になり 大きなキャッシュ デバッグ すべての実行ユニットが含まれます [Low-end Linux with MMU] : MicroBlaze エンベデッドリファレンスシステムに対応する設定で ローエンドシステムでの Linux 開発に向いた設定になります メモリ管理は有効になり 小さなキャッシュおよびデバッグが含まれます [Typical] : パフォーマンス エリア 周波数間で合理的な妥協がされた設定で スタンドアロンプログラムおよびオーバーヘッドの少ないカーネルに向いています キャッシュおよびデバッグはイネーブルになります エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 50

51 MicroBlaze コンフィギュレーションウィザード 次の図は コンフィギュレーションウィザードの定義済みコンフィギュレーションを示しています 図 46 : MicroBlaze 定義済みコンフィギュレーション設定 [General Settings] フィールド 定義済みのテンプレートが使用されない場合は 各ページでオプションを選択できます これのオプションは デザインの必要性に基づいて MicroBlaze プロセッサを微調整するためのものです これらのさまざまなオプションの上にカーソルを置くと 特定のオプションの意味を説明するツールヒントが表示されます 次は これらのオプションについて説明します [Select implementation to optimize area (with lower instruction throughput)] : MicroBlaze のエリア最適化が有効になります このパラメーターが設定されると インプリメンテーションで特にパイプラインが 5 段から 3 段に削減されて エリアが最適化されます 推奨 : Artix -7 のようなリソースに制限のあるアーキテクチャの場合は 最適化を有効にすることをお勧めしますが パフォーマンスが重要な場合は 余分なクロックサイクルを実行する必要のある命令も中にはあるので このパラメーターは設定しないよう エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 51

52 MicroBlaze コンフィギュレーションウィザード にしてください 注記 : MMU ( メモリ管理装置 ) 分岐先キャッシュ 命令キャッシュストリーム 命令キャッシュビクティム データキャッシュビクティム および ACE (AXI Coherency Extension) をエリア最適化と一緒には使用できません [Enable Microblaze Debug Module Interface] : Xilinx Microprocessor Debugger を使用してプログラムをダウンロードおよびデバッグできるようにデバッグを有効にします 推奨 : エリアリソースがかなり重要でない限りは 常にデバッグを有効にすることをお勧めします [Use Instruction and Data Caches] : MicoBlaze にオプションで命令キャッシュを使用すると LMB アドレス範囲外にあるコードを実行する際のパフォーマンスを改善できます 命令キャッシュの機能は 次のとおりです 直接マップ ( 一方向の結合 ) 選択可能なキャッシュ可能なメモリアドレス範囲 コンフィギュレーション可能なキャッシュおよびタグサイズ AXI4 インターフェイス (M_AXI_IC) または CacheLink (XCL) インターフェイスでのキャッシュ 4 または 8 ワードのキャッシュラインに対するオプション MSR のビットを使用してキャッシュのオン / オフを制御 オプションの WIC 命令で命令キャッシュラインを無効化 オプションのストリームバッファで命令をプリフェッチしてパフォーマンスを改善 オプションのビクティムキャッシュで追い出されたキャッシュラインデータを保存してパフォーマンスを改善 オプションのパリティ保護で ブロック RAM ビットエラーが検出された場合にキャッシュラインを無効化 オプションでデータ幅を 32 ビットを使用するか キャッシュライン全体の 512 ビットを使用するか選択 外部メモリを使用する際にキャッシュをアクティベートすると リソース使用量を削減するために小さいキャッシュサイズを選ぶ必要がある場合でも パフォーマンスがかなり改善されます [Enable Exceptions] : 例外サポートのある OS を使用する場合 またはスタンドアロンプログラムで例外ハンドラーを明示的に追加する場合に 例外を有効にします [Use Memory Management] : Linux などの OS を使用する予定がある場合に メモリ保護の付いた仮想メモリをサポートするメモリ管理装置 (MMU) を有効にします 注記 : エリア最適化またはスタック保護を有効にした場合 メモリ管理装置 (MMU) は使用できません [Enable Discrete Ports] : 次の目的に使用される MicroBlaze インスタンスの離散ポートを有効にします エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 52

53 MicroBlaze コンフィギュレーションウィザード ソフトウェアブレーク (Ext_BRK Ext_NM_BRK) の生成 プロセッサのスリープおよびウェークアップ (Sleep Wakeup Dbg_Wakeup) の管理 デバッグイベント (Debug_Stop MB_Halted) の処理 フォールトトレランス (MB_Error) を使用する場合にエラー信号を発信 MicroBlaze コンフィギュレーションウィザードの [General] ページ 次の図は MicroBlaze コンフィギュレーションウィザードの [General] ページを示しています 図 47 : MicroBlaze コンフィギュレーションウィザードの [General] ページ [Instructions] フィールド [Enable Barrel Shifter] : MicroBlaze のハードウェアバレルシフターを有効にします このパラメーターにより bsrl bsra bsll bsrli bsrai および bslli などの命令がイネーブルになります バレルシフターをイネーブルにすると アプリケーションのパフォーマンスがかなり改善されますが プロセッサ エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 53

54 MicroBlaze コンフィギュレーションウィザード の容量は増加します このパラメーターがオンになっていると コンパイラーでバレルシフター命令が自動的に使用されます [Enable Floating Point Unit] : IEEE-754 規格に基づいた単精度浮動小数点 (FPU) を有効にします FPU を使用すると アプリケーションの単精度の浮動小数点のパフォーマンスがかなり改善し MicroBlaze の容量もかなり増加します このパラメーターを BASIC に設定すると fadd frsub fmul fdiv および fcmp 命令がイネーブルになります EXTENDED に設定すると flt finit および fsqrt 命令もイネーブルになります コンパイラーではこのパラメーターの設定に従って FPU 命令を自動的に使用します [Enable Integer Multiplier] : MicroBlaze のハードウェア整数乗算器を有効にします このパラメーターにより MUL32 に設定されると mul および muli 命令がイネーブルになります MUL64 に設定されると 64 ビット乗算用に mulh mulhu および mulhsu 命令もイネーブルになります NONE に設定されると MUL または DSP48 プリミティブがほかの目的用に空になります NONE に設定しても MicroBlaze プロセッサのエリアには少ししか影響しません このパラメーターが有効になると コンパイラーでは mul 命令が自動的に使用されます [Enable Integer Divider] : MicroBlaze のハードウェア整数除算器を有効にします このパラメーターは idiv および idivu 命令をイネーブルにします このパラメーターをオンにすると 整数除算を実行するアプリケーションのパフォーマンスは改善される可能性がありますが プロセッサの容量も増加します このパラメーターが有効になると コンパイラーでは idiv 命令が自動的に使用されます [Enable Additional Machine Status Register Instructions] : MSR でビットを設定および一掃する際のマシンステータスレジスタ (MSR) 命令をイネーブルにします このパラメーターは msrset および msrclr 命令をイネーブルにします このパラメーターをイネーブルにすると MSR のビットを変更するパフォーマンスが改善されます [Enable Pattern Comparator] : パターン比較命令の pcmpbf pcmpeq および pcmpne をイネーブルにします パターン比較バイトの検出命令 (pcmpbf) は 2 つのワード間で一致する最初のバイトの位置を戻し ストリングおよびパターン一致操作のパフォーマンスを改善します このパラメーターがイネーブルの場合 SDK ライブラリは pcmpbf 命令を自動的に使用します pcmpeq および pcmpne 命令は 2 つのワードが等しいかどうかに基づいて 1 または 0 を戻します これらの命令により フラッグ設定のパフォーマンスが改善され コンパイラーではこれらが自動的に使用されます このオプションを選択すると clz (count leading zeroes) 命令もイネーブルになります clz 命令を使用すると プライオリティデコードおよび規格化のパフォーマンスが向上できます [Enable Reversed Load/Store and Swap Instructions] : 予約済みロード 格納 スワップ命令の lbur lhur lwr sbr shr swr swapb および swaph をイネーブルにします 予約済みロード / 格納命令では 反対のエンディアンネスを含むデータが読み出しまたは書き出しされ スワップ命令では レジスタのバイトまたはハーフワードがスワップできるようになります これらな主に リトルエンディアンの MicroBlaze を使用してビッグエンディアンのネットワークアクセスを処理する際にパフォーマンスを改善するのに便利な命令です エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 54

55 MicroBlaze コンフィギュレーションウィザード [Enable Additional Stream Instructions] : ダイナミックアクセス命令の GETD および PUTD を含め AXI4-Stream リンクを使用する際に追加で機能を提供します 命令は 次を提供する変数を使用すると拡張されます アトミック GET GETD PUT および PUTD 命令 テストのみの GET および GETD 命令 制御ビットが設定されていない場合にストリーム例外を生成する GET および GETD 命令 重要 : これらの命令を使用するには ストリーム例外をイネーブルにする必要があり 少なくとも 1 つのリンクを選択する必要があります [Optimization] フィールド [Select implementation to optimize area (with lower instruction throughput)] : このオプションは [General Settings] フィールドオプションと同じです [Enable Branch Target Cache] : オンにすると 分岐先キャッシュがインプリメントされ 条件分岐が予測されて分岐先がキャッシュされ 分岐パフォーマンスが改善されます 注記 :[Branch Target Cache] を使用できるようにするには エリア最適化はイネーブルにしないでください [Fault Tolerance] フィールド [Enable Fault Tolerance Support] : オンにすると MicroBlaze は内部ブロック RAM をパリティで保護し LMB ブロック RAM の誤り訂正コード (ECC) を ECC エラーの例外処理も含めてサポートします これにより ブロック RAM のビットフリップにより プロセッサ関数が影響を受けることがなくなります この値が自動計算される場合に ECC が接続された LMB BRAM コントローラーで有効になると フォールトトレランスが MicroBlaze で自動的にイネーブルになります フォールトトレランスがオフの場合は IP インテグレーターツールが接続された LMB BRAM コントローラーで ECC を自動的に有効にします フォールトトレランスがオフの場合は 接続された LMB BRAM コントローラーの ECC は影響を受けません エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 55

56 MicroBlaze コンフィギュレーションウィザード MicroBlaze コンフィギュレーションウィザードの [Exception] ページ 次の図は MicroBlaze コンフィギュレーションウィザードの [Exception] ページを示しています 図 48 : MicroBlaze コンフィギュレーションウィザードの [Exception] ページ 重要 : 自身の例外ハンドラーを提供する必要があります [Math Exceptions] フィールド [Enable Floating Point Unit Exceptions] : 浮動小数点演算ユニット (FPU) で生成された例外をイネーブルにします FPU はすべての IEEE 規格の条件 ( アンダーフロー オーバーフロー 0 による除算 不正操作 ) に対して例外処理を実行します また MicroBlaze FPU は非正規化オペランドの例外処理も実行します [Enable Integer Divide Exception] : idiv または idivu に指定した除数 (ra) が 0 の場合 または idiv に対してオーバーフローが発生した場合 例外が発生します エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 56

57 MicroBlaze コンフィギュレーションウィザード [Bus Exceptions] フィールド [Enable Instruction-side AXI Exception] : 命令側の AXI バスにエラーがある場合 例外が発生します [Enable Data-side AXI Exception] : データ側の AXI バスにエラーがある場合 例外が発生します [Other Exceptions] フィールド [Enable Illegal Instruction Exception] : 主な opcode が無効な場合 例外が発生します [Enable Unaligned Data Exception] : オンにすると 不揃いのアクセスを処理するために 自動的にソフトウェアが挿入されます [Generated Illegal Instruction Exception for NULL Instructions] : MicroBlaze コンパイラーでは NULL 命令コード (0x ) が生成されず SDK ライブラリでも使用されません このコードは 手動アセンブルされた場合のためだけに存在します NULL 命令の実行は 通常プロセッサが初期化済み命令メモリ外に出たことを意味します C_OPCODE_0x_ILLEGAL が設定されると MicroBlaze がこの条件をトラップします それ以外の場合 コマンドは NOP として処理されます この設定は [Enable Illegal Instruction Exception] をオンにした場合にのみ使用できます [Enable Stream Exception] : AXI (Advanced extensible Interface) の読み出しアクセス用にストリーム例外処理をイネーブルにします 重要 : ストリーム例外処理を使用するには これ以外のストリーム命令もイネーブルにする必要があります [Enable Stack Protection] : スタックポインター (R1) を使用してメモリアクセスをすることで それらが SLR (Stack Low Register) および SHR (Stack High Register) で設定した制限内に収まるようにします 例外がイネーブルになったままチェックがエラーになると スタック保護違反 (Stack Protection Violation) 例外が発生します チェックがエラーになると XMD (Xilinx Microprocessor Debugger) でもそれがレポートされます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 57

58 MicroBlaze コンフィギュレーションウィザード MicroBlaze コンフィギュレーションウィザードの [Cache] ページ 次の図は MicroBlaze コンフィギュレーションウィザードの [Cache] ページを示しています 図 49 : MicroBlaze コンフィギュレーションウィザードの [Cache] ページ [Enable Instruction Cache] : 命令キャッシュがソフトウェアでもイネーブルになっている場合にのみ マシンステータスレジスタ (MSR) の命令キャッシュイネーブルビット (ICE) を設定することで このキャッシュを使用します [Instruction Cache Features] フィールド [Size in Bytes] : C_USE_ICACHE がイネーブルになっている場合 命令キャッシュのサイズを指定します すべてのアーキテクチャですべてのサイズが使用できるわけではありません [Line Length] : 外部命令メモリからのキャッシュを使用しない転送で 4 または 8 ワードのキャッシュライン長を選択します [Base Address] : 命令キャッシュのベースアドレスを指定します このパラメーターは C_USE_ICACHE がイネーブルになっている場合にのみ使用します [High Address] : 命令キャッシュのハイアドレスを指定します このパラメーターは C_USE_ICACHE がイネーブルになっている場合にのみ使用します [Enable Writes] : オンにすると wic 命令で命令キャッシュラインを無効にできます このパラメーターは C_USE_ICACHE がイネーブルになっている場合にのみ使用します エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 58

59 MicroBlaze コンフィギュレーションウィザード [Use Cache for All Memory Accesses] : オンにすると MicroBlaze の専用キャッシュインターフェイスが 命令キャッシュがディスエーブルになっていても キャッシュ可能な範囲内でのすべてのアクセスに使用されます オフの場合 命令キャッシュがディスエーブルであれば 命令キャッシュはこれらのアクセスにペリフェラル AXI を使用します オンの場合 外部メモリコントローラーがキャッシュインターフェイスのみを MicroBlaze 命令メモリに提供する必要があります このパラメーターは ACE (AXI Coherency Extension) を使用する場合にのみオンにします [Use Distributed RAM for Tags] : 命令キャッシュタグを使用して 各キャッシュラインのアドレスおよび有効ビットを維持します オンの場合は 命令キャッシュタグがブロック RAM ではなく 分散メモリに格納されます これにより ブロック RAM が節約されるので 最大周波数が増加する可能性があります [Data Width] : AXI インターコネクトを使用する際の命令キャッシュのバス幅を指定します この幅は 次に設定できます [32-bit] : キャッシュラインの長さによって 32 ビットワードのキャッシュラインを送信するのにバーストが使用されます [Full Cacheline] : キャッシュラインの長さによって キャッシュラインごとに 128 または 256 ビットのデータ幅の単一送信が実行されます [512-bit] : 単一送信が実行されますが キャッシュラインの長さによって 128 または 256 ビットのみが使用されます 2 つの幅設定には キャッシュラインの長さによって キャッシュサイズが少なくとも 8KB または 16KB である必要があります AXI インターコネクトのサイズを削減するには この設定がインターコネクトのデータ幅と同じである必要があります ほとんどの場合 幅設定によって最適なパフォーマンスにできます 注記 : この設定は エリア最適化 ACE (AXI Coherency Extension) を使用する場合やフォールトトレランスがオンの場合は使用できません [Number of Streams] : 命令キャッシュで使用されるストリームバッファーの数を指定します ストリームバッファーは 投機的に命令をプロセッサがリクエストする前にプリフェッチするために使用されます これにより プロセッサがメモリから命令をフェッチするのにかかる時間が減るので パフォーマンスが改善されることがよくあります 注記 : 命令キャッシュストリームを使用できるようにするには エリア最適化または ACE (AXI Coherency Extension) をイネーブルにしないでください [Number of Victims] : 保存する命令キャッシュビクティムの数を指定します ビクティムはキャッシュから追い出されたキャッシュラインです ビクティムが保存されない場合 必要であればすべての追い出されたラインがメモリから再び読み出される必要があります ほとんどの最近のラインを保存すると これらはより高速にフェッチできるので パフォーマンスが改善します 推奨 : キャッシュラインを保存することができます 保存されるキャッシュラインが多いほど パフォーマンスも良くなります 推奨される値は 8 ラインです 注記 : 命令キャッシュビクティムを使用できるようにするには エリア最適化または ACE (AXI Coherency Extension) を有効にしないでください エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 59

60 MicroBlaze コンフィギュレーションウィザード MicroBlaze コンフィギュレーションウィザードの [MMU] ページ 次の図は MicroBlaze コンフィギュレーションウィザードの [MMU] ページを示しています 図 50 : MicroBlaze コンフィギュレーションウィザードの [MMU] ページ [Memory Management] : メモリ管理装置 (MMU) のインプリメンテーションを指定します MMU を無効にするには このパラメーターをデフォルトの None (0) に設定します ユーザーモードおよび特権モードの命令のみを有効にするには このパラメーターを Usermode (1) に設定します メモリ保護を有効にするには パラメーターを Protection (2) に設定します 仮想メモリアドレスの変換を含むすべての MMU の機能を有効にするには このパラメーターを Virtual (3) に設定します Usermode が設定されると 特権命令例外が有効になります Protection または Virtual が設定されると 特権命令例外および 4 つの MMU 例外 (Data Storage Instruction Storage Data TLB Miss Instruction TLB Miss) が有効になります エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 60

61 MicroBlaze コンフィギュレーションウィザード [Memory Management Features] フィールド [Data Shadow Translation Look-Aside Buffer Size] : 命令シャドウ TLB (Translation Look-Aside Buffer) のサイズを定義します TLB はデータアドレス変換情報をキャッシュして 変換のパフォーマンスを改善します この選択は 小さいサイズとパフォーマンスの改善のトレードオフで デフォルト値は 4 です [Instruction Shadow Translation Look-Aside Buffer Size] : 命令シャドウ TLB (Translation Look- Aside Buffer) のサイズを定義します TLB は命令アドレス変換情報をキャッシュして 変換のパフォーマンスを改善します この選択は 小さいサイズとパフォーマンスの改善のトレードオフで デフォルト値は 2 です [Enable Access to Memory Management Special Registers] : MFS および MTS 命令を使用した MMU の特定レジスタへのアクセスを有効にします Minimal (0) では TLBLO TLBHI および TLBX の書き込みのみが可能になります Read (1) は TLBLO TLBHI TLBX PID および ZPR に読み出しを追加します Write (2) では すべてのレジスタの書き込みおよび TLBX の読み出しが可能になります Full (3) は TLBLO TLBHI TLBX PID および ZPR の読み出しを追加します 多くの場合 ソフトウェアにすべての読み出しアクセスを含める必要はありません たとえば これは Linux のメモリ管理コードの場合です これにより Write へアクセスを設定してエリアを保存しても問題はなくなります スタティックメモリ保護を使用する場合 アクセスは Minimal に設定できます これは ソフトウェアで TLBSX PID および ZPR を使用する必要がないからです [Number of Memory Protection Zones] : インプリメントするメモリ保護ゾーンの数を指定します 多くの場合 メモリ管理ソフトウェアでは使用可能なすべてのゾーンが使用されるわけではありません たとえば Linux のメモリ管理コードでは 2 つのゾーンしか使用されません これにより インプリメント済みゾーン数を削減してエリアを節約しても問題はなくなります [Privileged Instructions] : ユーザーモードで使用可能な命令を指定します Full Protection (0) 設定にすると プロセス間がフルに保護されます Allow Stream Instructions (1) 設定にすると ユーザーモードで AXI4-Stream 命令を使用できるようになります 注意 : パフォーマンス理由で必要出ない限り Full Protection からこの設定を変更することはお勧めできません エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 61

62 MicroBlaze コンフィギュレーションウィザード MicroBlaze コンフィギュレーションウィザードの [Debug] ページ 次の図は MicroBlaze コンフィギュレーションウィザードの [Debug] ページを示しています 図 51 : MicroBlaze コンフィギュレーションウィザードの [Debug] ページ [Debug] オプション [Enable Microblaze Debug Module Interface] : MicroBlaze への MDM (MicroBlaze Debug Module) インターフェイスをデバッグ用にイ有効にします このオプションを使用すると XMD (Xilinx Microprocessor Debugger) を使用して JTAG (Joint Test Action Group) バウンダリスキャンインターフェイスでプロセッサをデバッグできます このオプションは MicroBlaze のサイズを削減するためのデバッグが終了したら オフにできます [Hardware Breakpoints] フィールド [Number of PC Breakpoints] : デバッグ用プログラムカウンター (PC) ハードウェアブレークポイントの数を指定します このパラメーターでは XMD (Xilinx Microprocessor Debugger) が設定可能なハードウェアブレークポイントの数を制御します エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 62

63 MicroBlaze コンフィギュレーションウィザード このオプションは C_DEBUG_ENABLED がオンの場合にのみ意味があります このパラメーターに設定される値が大きいと MicroBlaze の周波数がかなり落ちます [Number of Write Address Watchpoints] : デバッグ用書き込みアドレスブレークポイントの数を指定します このパラメーターでは XMD (Xilinx Microprocessor Debugger) が設定可能な書き込みウォッチポイントの数を制御します このオプションは C_DEBUG_ENABLED がオンの場合にのみ意味があります このパラメーターに設定される値が大きいと MicroBlaze の周波数がかなり落ちます [Number of Read Address Watchpoints] : デバッグ用読み出しアドレスブレークポイントの数を指定します このパラメーターでは XMD (Xilinx Microprocessor Debugger) が設定可能な読み出しウォッチポイントの数を制御します このオプションは C_DEBUG_ENABLED がオンの場合にのみ意味があります このパラメーターに設定される値が大きいと MicroBlaze の周波数がかなり落ちます 推奨 : デバッグにウォッチポイントを使用しない場合は これら 2 つのオプションを 0 に設定することをお勧めします MicroBlaze コンフィギュレーションウィザードの [Buses] ページ 次の図は MicroBlaze コンフィギュレーションウィザードの [Buses] ページを示しています 図 52 : MicroBlaze コンフィギュレーションウィザードの [Buses] ページ エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 63

64 MicroBlaze コンフィギュレーションウィザード [Local Memory Bus Interfaces] フィールド : [Enable Local Memory Bus Instruction Interface] : LMB 命令インターフェイスを有効にします この命令が設定されると ローカルメモリバス (LMB) 命令インターフェイスが使用できるようになります 典型的な MicroBlaze システムでは このインターフェイスを使用して命令用の高速ローカルメモリが提供されます 通常は LMB Bus Interface Controller を使用して LMB バスに接続され 共通のブロック RAM にアクセスされます [Enable Local Memory Bus Data Interface] : LMB データインターフェイスを有効にします このパラメーターが設定されると ローカルメモリバス (LMB) データインターフェイスが使用できるようになります 典型的な MicroBlaze システムでは このインターフェイスを使用してデータおよびベクター用の高速ローカルメモリが提供されます 通常は LMB Bus Interface Controller を使用して LMB バスに接続され 共通のブロック RAM にアクセスされます [AXI and ACE Interfaces] フィールド : [Select Bus Interface] : このパラメーターが AXI に設定されると ペリフェラルとキャッシュアクセスの両方に AXI が選択されます このパラメーターが ACE に設定されると AXI がペリフェラルアクセス用に選択され キャッシュアクセス用に AXI Coherency Extension (ACE) が選択され キャッシュコヒーレンシがサポートされます 注記 : ACE エリア最適化が使用できるようにするには ライトバックデータキャッシュ 命令キャッシュストリームまたはビクティム および 32 ビット以外のキャッシュデータ幅を設定しないでください どちらのキャッシュにも [Use Cache for All Memory Accesses] を設定する必要があります [Enable Peripheral AXI Interface Instruction Interface] : このパラメーターが設定されると ペリフェラル AXI4-Lite 命令インターフェイスが使用できるようになります 多くの場合 このインターフェイスは 特に命令キャッシュが有効で C_ICACHE_ALWAYS_USED が設定される場合は必要ありません [Enable Peripheral AXI Data Interface] : このパラメーターが設定されると ペリフェラル AXI4 データインターフェイスが使用できるようになります このインターフェイスは 通常 AXI4-Lite を使用してペリフェラル I/O に接続されますが メモリにも接続できます 排他的アクセスを有効にする場合は AXI4 プロトコルが使用されます [Stream Interfaces] フィールド : [Number of Stream Links] : AXI4-Stream リンクインターフェイスのペアの数を指定します 各ペアには マスターとスレーブインターフェイスが含まれます インターフェイスでは MicroBlaze とハードウェアアクセラレーターまたはコプロセッサ間の一方向のポイントトゥポイントの通信チャネルが提供されます これは レイテンシの小さいインターフェイスで MicroBlaze のレジスタファイルと FPGA ファブリック間のアクセスを提供します [Other Interfaces] フィールド : [Enable Trace Bus Interface] : このパラメーターが設定されると Trace バスインターフェイスが使用できるようになります これは デバッグ 実行統計およびパフォーマンス解析に便利なインターフェイスです 特に インターフェイスを ChipScope Logic Analyzer (ILA) に接続すると クロックサイクルの正確なトレースプログラムが実行できます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 64

65 カスタムロジック [Lockstep Interface] : ロックステップサポートを有効にすると 2 つの MicroBlaze コアがロックステップで同じプログラムを実行し それらの出力を比較してエラーを検出できます 9. [NONE] に設定すると ロックステップインターフェイスは有効になりません 10. [LOCKSTEP_MASTER] に設定すると Lockstep_Master_Out および Lockstep_Out 出力ポートがイネーブルになります 11. [LOCKSTEP_SLAVE] に設定すると Lockstep_Slave_in 入力ポートと Lockstep_Out 出力ポートがイネーブルになり C_LOCSTEP_SLAVE パラメーターが 1 に設定されます カスタムロジック Vivado IP パッケージャーを使用すると ユーザーおよびサードパーティの IP (Intellectual Property) を Vivado IDE の Vivado IP カタログで使用できます このように準備されたサードパーティ IP は Vivado Design Suite のデザインにインスタンシエートできます Vivado Design Suite の IP パッケージフローを使用して IP を開発すると ザイリンクス IP サードパーティ IP またはカスタマー開発 IP のいずれも Vivado Design Suite で同様に使用できます IP の開発時には IP パッケージャーを使用して IP ファイルと関連データを ZIP ファイルにパッケージ化します この生成された ZIP ファイルを Vivado Design Suite の IP カタログにインストールすると パラメーターを選択して IP をカスタマイズし IP インスタンスを生成できるようになります 推奨 : IP 開発者は IP のパッケージに問題がないかどうかを IP ユーザーに渡す前に確認するため IP ユーザーフローから各 IP モジュールをすべて実行し IP が使用可能な状態であるかどうか検証しておくことをお勧めします エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 65

66 エンベデッド IP カタログ エンベデッド IP カタログ Vivado IP カタログは IP の検索 詳細情報の確認 関連資料の表示を実行可能な統合リポジトリです Vivado IP カタログにサードパーティ IP またはカスタマー IP を追加すると Vivado Design Suite フローからその IP にアクセスできるようになります 次の図は Vivado IDE の IP カタログです 図 53 : IP カタログ エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 66

67 接続 接続 MicroBlaze プロセッサをコンフィギュレーションしたら デザインを構成するその他の IP をインスタンシエートし始めることができます IP インテグレーターの図エリアで右クリックして [Add IP] をクリックします IP インテグレーターの 2 つのビルトイン機能 ( ブロックオートメーションおよびコネクションオートメーション機能 ) を使用すると 残りの IP サブシステムデザインが完成できます これらの 2 つの機能では 基本的なマイクロプロセッサシステムを統合したり 外部 I/O ポートへポートを接続したりする際のプロセスが自動化されます ブロックオートメーション ブロックオートメーションは ZYNQ7 プロセッシングシステム (PS) または MicroBlaze プロセッサのようなマイクロプロセッサを IP インテグレーターツールのブロック図にインスタンシエートする際に使用できます 1. 次の図のように [Run Block Automation] をクリックすると 単純な MicroBlaze システムが統合しやすくなります 図 54 : [Run Block Automation] の実行 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 67

68 接続 [Run Block Automation] ダイアログボックスでは マイクロプロセッサシステムに必要な基本的な機能に関する入力ができます 図 55 : MicroBlaze プロセッサの [Run Block Automation] ダイアログボックス 必要なオプションを選択して [OK] をクリックすると 次の MicroBlaze システムが作成されます 図 56 : ブロックオートメーション実行後の IP インテグレーターの画面 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 68

69 接続 コネクションオートメーション IP インテグレーターツールで キャンバス上のインスタンシエート済み IP 内に潜在的な接続が存在すると判断される場合は コネクションオートメーション機能が使用できるようになります 次の図では GPIO と Uartlite の 2 つの IP が MicroBlaze と共にインスタンシエートされています IP インテグレーターでは 次のオブジェクトに対する潜在的な接続が判断されます Proc Sys Rst IP の ext_reset_in ピンはリセットソースに接続する必要があり 内部リセットソースまたは外部入力ポートのいずれかにできます Clocking Wizard の CLK_IN_1_D ピンは内部クロックソースまたは外部入力ポートのいずれかに接続する必要があります AXI GPIO の s_axi インターフェイスはマスター AXI インターフェイスに接続する必要があります AXI GPIO コアの gpio インターフェイスは外部 I/O に接続する必要があります Uartlite IP の s_axi インターフェイスはマスター AXI インターフェイスに接続する必要があります Uartlite IP の uart インターフェイスは外部 I/O に接続する必要があります 図 57 : IP インテグレーターのコネクションオートメーション機能 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 69

70 接続 これらの使用可能なオプションそれぞれでコネクションオートメーションを実行すると ブロック図は次のようになります 図 58 : MicroBlaze でのコネクションオートメーションの実行 ボードオートメーション Vivado IP インテグレーターツールでは ZC702 のようなザイリンクスターゲットリファレンスプラットフォームを使用した場合 ボードオートメーション機能も提供されています この機能では IP のポートがターゲットボードの FPGA ピンに接続されます IP は適切にコンフィギュレーションされ ユーザーの選択に基づいて I/O ポートに接続されます ボードオートメーションでは 物理制約が必要な IP に対して物理制約も生成されます これらの機能は IP インテグレーターツールの [Run Connection Automation] から使用できます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 70

71 接続 たとえば GPIO コアを使用する場合にターゲットボードが KC705 の場合 GPIO インターフェイスは次のいずれかに接続できます DIP スイッチ LED プッシュボタン 図 59 : GPIO ポートのボードオートメーション gpio インターフェイスに対してコネクションオートメーションを実行すると ドロップダウンメニューに次のオプションが表示されます 図 60 : gpio に対する [Run Connection Automation] のオプション 選択したオプションによって GPIO IP は正しく入力または出力としてコンフィギュレーションされるだけでなく 正しい物理制約のセットも生成されます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 71

72 接続 IP インテグレーターデザインでの手動接続 詳細は 手動接続を参照してください I/O ポートの手動作成と接続 詳細は I/O ポートの手動作成と接続を参照してください [Address Editor] タブでのメモリマップ 詳細は [Address Editor] タブでのメモリマップを参照してください デザインルールチェックの実行 詳細は デザインルールチェックの実行を参照してください ブロック図の最上位デザインへの統合 詳細は ブロック図の最上位デザインへの統合を参照してください MicroBlaze プロセッサの制約 IP インテグレーターでは 出力ファイルの生成中にツール内で生成された IP の制約が作成されますが カスタム IP または高位コードなどの制約はユーザーが生成する必要があります 制約セットはデザイン制約を含む XDC ファイルのセットで デザインに適用できます デザイン制約には 2 種類あります 物理制約 : ピン配置 BRAM LUT フリップフロップなどのセルの絶対配置または相対配置 およびデバイスのコンフィギュレーション設定を定義します タイミング制約 : 業界標準の SDC で記述し デザインの周波数要件を定義します タイミング制約を設定しない場合 デザインがワイヤの長さおよび配線の密集度にのみ基づいて最適化されます 注記 : タイミング制約を設定しない場合 Vivado インプリメンテーションでデザインのパフォーマンスを評価したり 向上するための処理は実行されません 重要 : Vivado Design Suite では UCF フォーマットはサポートされません UCF 制約を XDC コマンドに移行する方法は Vivado Design Suite 移行手法ガイド (UG911) を参照してください エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 72

73 接続 制約セットの使用方法については多くのオプションがあり 次を含めることができます 1 つの制約セット内に含まれる複数の制約ファイル 物理制約ファイルおよびタイミング制約ファイルを含む制約セット マスター制約ファイル および新しい制約ファイルへの直接変更 1 つのプロジェクト用の複数の制約セット ( 異なるインプリメンテーション run 用に異なる制約セットをアクティブにしてさまざまな設定をテスト可能 ) 合成およびインプリメンテーション用に別々の制約セット デザイン要件が満たされるよう 合成 シミュレーション インプリメンテーションで異なる制約 制約を機能に応じて別の制約ファイルに分けておくと 制約ストラテジ全体がわかりやすくなり タイミングおよびインプリメンテーションを変更しやすくなります デザイン制約を複数の制約セットを使用して整理すると 次が実行できます 同じプロジェクトで異なるザイリンクス FPGA をターゲットとして設定できます ターゲットパーツが異なると 物理制約およびタイミング制約も異なるものにする必要がある場合があります さまざまな条件でデザインを実行できます 制約セットを使用して 異なるフロアプランを適用したり デザインの制約を厳しくしたりできます 制約の変更を管理しやくすなります マスター制約の代わりに 別の制約ファイルに保存した制約を使用できます ヒント : タイミング制約を検証するには 合成済みデザインに report_timing_summary コマンドを使用するのがよい方法です 問題の発生しやすい制約は インプリメンテーションの前に修正してください 配置配線に影響する制約の定義および制約での作業の詳細は Vivado Design Suite ユーザーガイド : 制約の使用 (UG903) を参照してください 合成 インプリメンテーション ビットストリーム生成の実行 デザインを終了して制約を正しく付けたら 合成およびインプリメンテーションを実行してから ビットストリームを生成できます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 73

74 接続 ハードウェアのソフトウェア開発キット (SDK) へのエクスポート 詳細は ソフトウェア開発キット (SDK) の使用を参照してください 通常は デザインのビットストリームを生成したら ハードウェア定義を SDK にエクスポートできるようになります 次の図に示すように [File] [Export] [Export Hardware for SDK] をクリックします 図 61 : SDK へのハードウェアのエクスポート これにより [Export Hardware for SDK] ダイアログボックスが開き エクスポートオプションを選択できます ハードウェア定義およびビットストリームをエクスポートして [Export Hardware for SDK] ダイアログボックスを使用して SDK を起動します 図 62 : [Export Hardware for SDK] ダイアログボックス ハードウェア定義を SDK にエクスポートしてから SDK を起動すると SDK でソフトウェアアプリケーションを記述し始めることができます また SDK からはさらに詳細なデバッグが実行できます ソフトウェア ELF ファイルは Vivado IDE プロジェクトにインポートし戻して FPGA ビットストリームと統合して さらにダウンロードおよびテストを実行することができます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 74

75 第 4 章 MIG コアを含むデザイン 概要 ザイリンクス 7 シリーズ FPGA メモリインターフェイスジェネレーター (MIG) コアは 7 シリーズ FPGA ユーザーデザインと DDR3 および DDR2 SDRAM デバイスへの AMBA AXI4 (Advanced Extensible Interface) スレーブ間のインターフェイスに使用される設計済みコントローラーと物理レイヤー (PHY) を組み合わせたものです 本章では IP インテグレーターツールでの 7 シリーズ FPGA 用の LogiCORE IP DDR3 or DDR2 SDRAM インターフェイスの使用 カスタマイズ シミュレーションに関する情報を提供します エンベデッド開発キット (EDK) では このコアは Xilinx Platform Studio (XPS) から axi_7series_ddrx IP (DDR3 or DDR2 SDRAM アーキテクチャへのスタティック AXI4 含有 ) として提供されています 本章では コアのアーキテクチャについて説明し そのコアのカスタマイズおよびインターフェイスに関する詳細について説明します 本章の情報は Kintex-7 ボードの KC705 を使用したものですが これらのガイドラインはカスタマイズされたユーザーハードウェアにも適用できます プロジェクトの作成 デザイン全体は IP インテグレーターを使用して作成できますが 典型的なデザインには HDL IP および IP インテグレーターブロック図が含まれます Vivado では 次の図のように Create New Project ウィザードを使用して新しいデザインを作成できます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 75

76 プロジェクトの作成 図 63 : Create New Project ウィザード KC705 ボードをターゲットボードとして選択します 図 64 : ターゲットボードの選択 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 76

77 IP インテグレーターを使用した設計 注記 : 次のコマンドを使用すると同じ操作が実行できます create_project xx <your_directory>/xx -part xc7k325tffg900-2 set_property board xilinx.com:kintex7:kc705:1.0 [current_project] set_property target_language VHDL [current_project] Tcl コマンドの < > は ユーザーデザイン特有のパラメーターを示すために使用されています 実際のコマンドストリングには < > は含まないようにしてください IP インテグレーターを使用した設計 [IP Integrator] の下の [Create Block Design] をクリックし Flow Navigator で新規ブロック図を作成します 図 65 : Flow Navigator を使用した新規ブロック図の作成 Tcl コマンド : MIG IP の追加 create_bd_design <your_design_name> メモリインターフェイスジェネレーター (MIG) IP を追加するには 図を右クリックして [Add IP] を追加します 検索可能な IP カタログが開きます 検索フィルターに IP 名 (mig) の最初の何文字かを入力すると それに一致する IP モジュールのみが表示されます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 77

78 IP インテグレーターを使用した設計 図 66 : 右クリックによるで MIG の追加 または キャンバス左側の [Add IP] ボタンをクリックします 図 67 : [Add IP] ボタンによる MIG IP の追加 これにより IP インテグレーターのブロック図に MIG IP コアが配置されます 図 68 : MIG IP コア 同じ手順を使用して IP インテグレーターのブロック図に MicroBlaze または Zynq プロセッサを追加します エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 78

79 IP インテグレーターを使用した設計 接続 MIG コアには K705 ボード全体のクロックが含まれるので コントローラー用に実行する前に MIG コアのブロックオートメーションを実行します 1. [Run Block Automation] をクリックし /mig_7series_1 をクリックします 図 69 : MIG コアのブロックオートメーション [Run Block Automation] ダイアログボックスが開きます 12. [OK] をクリックします 図 70 :[Run Block Automation] ダイアログボックス 次は 生成されたブロック図です MIG コアは 400MHz 用にコンフィギュレーションされ KC705 ボード用に正しいピンが選択されています エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 79

80 IP インテグレーターを使用した設計 図 71 : MIG ブロック 13. MIG コンフィギュレーションを変更するには ブロックを右クリックし [Customize Block] をクリックします または MIG IP ブロックをダブルクリックします 図 72 : MIG コンフィギュレーションの変更 MIG コンフィギュレーション設定に関する詳細は 7 シリーズ FPGA メモリインターフェイスソリューション (UG586) を参照してください エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 80

81 IP インテグレーターを使用した設計 Clocking Wizard の追加 MIG コアで生成されたクロック以外にクロックがデザインに必要な場合は ブロック図に Clocking Wizard IP を追加する必要があります 図 73 : Clocking Wizard 次の手順に従って Clocking Wizard を MIG コアに接続します 1. MIG コアの ui_clk ( または生成されたその他のクロックのいずれかの ) 出力を Clocking Wizard の clk_in1 入力に接続します 図 74 : ui_clk の clk_in1 への接続 14. MIG の ui_clk_sync_rst ポートを Clocking Wizard の reset ポートに接続します エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 81

82 IP インテグレーターを使用した設計 図 75 : ui_clk_sync_rst の reset ポートへの接続 15. Clocking Wizard をダブルクリックして デザインに必要なクロックが生成できるようにカスタマイズします AXI マスターの IP インテグレーターへのインスタンシエート MIG デザインを完成するには Zynq や MicroBlaze プロセッサなどのマスターまたは外部プロセッサが必要です 次の手順は IP インテグレーターデザインに MicroBlaze プロセッサをインスタンシエートする方法を示しています 1. キャンバスで右クリックして [Add IP] をクリックし ブロックデザインに MicroBlaze プロセッサを追加します 図 76 : MicroBlaze プロセッサの追加 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 82

83 IP インテグレーターを使用した設計 16. [Run Block Automation] をクリックし 基本的な MicroBlaze システムを構築して 次の設定をコンフィギュレーションします [Local Memory] : プルダウンメニューから必要な量のローカルメモリを選択します [Debug Module] : プルダウンメニューからデバッグモジュールのタイプを指定します [Peripheral AXI Interconnect] : このオプションは必ずオンにします [Interrupt Controller] : オプションです [Clock Connection] : プルダウンメニューからクロックソースを選択します 図 77 : [Run Block Automation] の設定 17. [OK] をクリックします ブロック図は 次のようになります 図 78 : MicroBlaze プロセッサを含むブロック図 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 83

84 IP インテグレーターを使用した設計 注記 :MIG コアは MicroBlaze プロセッサには接続されていません MIG をキャッシュメモリアクセスとして接続する場合は MicroBlaze プロセッサをリコンフィギュレーションしてキャッシュをイネーブルにする必要があります 18. MicroBlaze コアをダブルクリックします 19. [Re-customize IP] ダイアログボックスで [Use Instruction and Data Caches] をオンにして [OK] をクリックします 図 79 : MircoBlaze プロセッサでのキャッシュのイネーブル 20. [Run Connection Automation] をクリックし MIG コアを MicroBlaze プロセッサに接続します 図 80 : コネクションオートメーションの実行 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 84

85 IP インテグレーターを使用した設計 [Run Connection Automation] ダイアログボックスが開きます 図 81 : AXI インターコネクトのインスタンシエート 21. プルダウンメニューから [Cashed] オプションを選択し [OK] をクリックします これにより 別の AXI Interconnect がインスタンシエートされ MIG コアと MicroBlaze プロセッサ間に必要な接続がされます 図 82 : MIG/MicroBlaze 接続 22. 外部クロックソースの接続など MIG コアへの残りの接続をします 23. また Concat IP を使用して MicroBlaze への割り込みソースも接続します エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 85

86 IP インテグレーターを使用した設計 メモリマップの作成 このデザインのアドレスマップを生成するには [Address Editor] タブをクリックします メモリマップは 自動的に作成され デザインに追加されます アドレスは [Offset Address] および [Range] 列に値を入力すると 手動で設定することもできます 注記 : [Address Editor] タブはバスマスターとして機能する IP ブロック ( 次の図の場合 MicroBlaze プロセッサ ) が図に含まれている場合にのみ表示されます 図 83 : [Address Editor] タブ デザインルールチェックの実行 Vivado IP インテグレーターは デザインを作成する際に リアルタイムで基本的なデザインルールチェック (DRC) を実行します ただし デザイン作成中に問題が発生することがあります たとえば クロックピンの周波数が正しく設定されないことがあります 全体的なデザインチェックを実行するには [Validate Design] ボタンをクリックします 図 84 : [Validate Design] コマンド エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 86

87 IP インテグレーターを使用した設計 デザインに警告およびエラーがない場合は 検証に問題がなかったことを示すダイアログボックスが表示されます 図 85 : 問題のなかったことを示す [Validate Design] ダイアログボックス デザインのインプリメンテーション これでデザインをインプリメントし ビットストリームを生成して SDK でソフトウェアアプリケーションを作成することができます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 87

88 第 5 章 IP インテグレーターのリセットおよびクロック トポロジ 概要 本章では システムレベルでのクロックおよびリセットの接続について説明します Vivado IP インテグレーターでは 新しいボードオートメーションフロー ( ここから先はボードフローと記述 ) を使用できます これを使用すると ボードインターフェイスで IP を自動的にコンフィギュレーションできます すべての接続を手動で実行することもできます IP インテグレーターを使用してターゲットハードウェアで問題なく動作するデザインを作成するには まずリセットおよびクロック供給の注意点について理解する必要があります 本章の例および全体的なフローではボードフローが使用されますが 同じ注意点はボードフローを使用しないで作成する場合にも適用されます IP インテグレーターでは メモリインターフェイスジェネレーター (MIG) コアはクロックソースで ボードオシレーターからのプライマリクロックは MIG コアに直接接続されている必要があります MIG コアは最大 5 つのクロックを追加で生成でき これらのクロックは必要に応じてデザインのリセットに使用できます MIG コアを含むデザインの場合 プライマリオンボードクロックが MIG に接続されるようにし 残りのデザインには追加のクロックソースとしてそのユーザークロック (ui_clock) を使用します ボードフローを使用する IP インテグレーターデザインでは 特定の IP ( たとえば MIG および Clocking Wizard など ) でボードレベルのクロックコンフィギュレーションがサポートされます 残りのシステムには クロックはサポートされる IP から派生させることができます 同様に リセット信号を駆動するために 特定のリセット IP ( たとえば proc_sys_reset) によりボードレベルのリセットコンフィギュレーションがサポートされます 外部リセットを必要とするその他の IP を使用することはできますが 現時点ではボードフローでサポートされていません 次のセクションでは さまざまなデザインタイプのリセットトポロジについて説明します エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 88

89 MIG コアを含まない MicroBlaze デザイン MIG コアを含まない MicroBlaze デザイン MIG コアを含まない MicroBlaze を使用したデザインの場合 Clocking Wizard を使用して必要なクロックを生成する必要があります ボードフローでは 接続を次のようにコンフィギュレーションできます 1. デザインに MicroBlaze プロセッサをインスタンシエートしたら MicroBlaze のブロックオートメーションを実行します これにより MicroBlaze サブシステムが次の図のように作成されます 図 86 : MicroBlaze のブロックオートメーションの実行 24. [Run Block Automation] ダイアログボックスでは [New Clocking Wizard] を選択して Clocking Wizard IP をインスタンシエートし [OK] をクリックします エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 89

90 MIG コアを含まない MicroBlaze デザイン 図 87 : [Run Block Automation] ダイアログボックス ブロックオートメーションを実行すると Proc Sys Reset IP もインスタンシエートされ デザインのさまざまなブロックに接続されます IP インテグレーターのキャンバスは 次のように表示されます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 90

91 MIG コアを含まない MicroBlaze デザイン 図 88 : ブロックオートメーションの実行後 25. [Run Connection Automation] をクリックし [/clk_wiz_1/clk_in1_d] を選択すると ボード定義にしたがってオンボードクロックが Clocking Wizard IP の入力に接続されます 注記 : Clocking Wizard をカスタマイズすると デザインに必要なさまざまなクロックを生成できます 図 89 : Clocking Wizard のコネクションオートメーションの実行 26. [Run Connection Automation] ダイアログボックスで [sys_diff_clock] を選択してターゲットボードに対応するボードインターフェイスを選択し [Custom] をクリックして異なる入力クロックソースを Clocking Wizard IP に接続したら [OK] をクリックします エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 91

92 MIG コアを含まない MicroBlaze デザイン 図 90 : sys_diff_clock の Clocking Wizard への接続 これにより IP インテグレーターのキャンバス上に sys_diff_clock 入力ポートが作成され Clocking Wizard の CLK_IN1_D 入力に接続されます 図 91 : ソースクロックとしての sys_diff_clock 入力の Clocking Wizard への接続 27. [Run Connection Automation] [/proc_sys_reset_1/ext_reset_in] をクリックし オンボードリセットを Proc_Sys_Reset の入力に接続します 28. [Run Connection Automation] ダイアログボックスでターゲットボードの専用リセットインターフェイスまたはカスタムのリセット入力ソースを選択します 図 92 : オンボードリセットの接続 選択して [OK] をクリックしたら IP インテグレーターのキャンバスは次のように表示されます エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 92

93 MIG コアを含まない MicroBlaze デザイン 図 93 : Proc Sys Reset IP に接続されたオンボードリセット 29. 次の図のように Clocking Wizard のリセット入力をボードの入力リセットソースに接続します 図 94 : 入力リセットソースの Clocking Wizard のリセット入力への手動接続 注意 : ボードフローを使用しない場合 Clocking Wizard の locked 出力は Proc_Sys_Reset の dcm_locked 入力に接続されるようにしてください エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 93

94 MIG コアを含む MicroBlaze デザイン MIG コアを含む MicroBlaze デザイン 推奨 : 概要に記述したように MIG IP はクロックソースであり オンボードクロックは直接 MIG コアに接続することが推奨されます MIG コアには ユーザークロック (ui_clock) が含まれ 最高で 5 つのクロックまで残りのデザインに使用できます この接続は次のようにコンフィギュレーションできます 1. MIG IP を含むデザインでボードフローオートメーションを使用する場合は MIG IP を最初に追加してから ブロックオートメーションを実行することをお勧めします これにより オンボードクロックが MIG コアに接続されます この後 MIG をカスタマイズして 必要であれば追加でクロックを生成できます 図 95 : MIG コアのブロックオートメーションの実行 30. [Run Connection Automation] ダイアログボックスには DDR3_SDRAM インターフェイスが使用可能なことが示されます [OK] をクリックします 図 96 : MIG コアのブロックオートメーションの実行 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 94

95 MIG コアを含む MicroBlaze デザイン 次の図のようにインターフェイスポートが MIG に接続されます 図 97 : DDR3_SDRAM インターフェイスを作成するブロックオートメーション 31. MicroBlaze プロセッサをデザインに追加し [Run Block Automation] を実行します 図 98 : MicroBlaze のインスタンシエーションおよびブロックオートメーション エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 95

96 MIG コアを含む MicroBlaze デザイン 32. [Run Block Automation] ダイアログボックスの [Clock Connection] で MIG の ui_clk (/mig_7series_1/ui_clk) を MicroBlaze プロセッサのクロックソースとして選択し [OK] をクリックします 図 99 : MicroBlaze プロセッサの [Run Block Automation] のオプション MicroBlaze サブシステムが作成され ui_clk が入力ソースクロックとしてサブシステムに接続されます ( 次の図のハイライトされたネット ) 図 100 : MIG コアからの出力クロックの接続によるデザインへのクロック供給 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 96

97 MIG コアを含む MicroBlaze デザイン 33. Proc_Sys_Reset IP のコネクションオートメーションを実行し ボード定義に従ってオンボードリセットを Proc_Sys_Reset の入力に接続します 34. さらに次を接続します 1. オンボードリセットを MIG IP の sys_rst 入力に接続します 2. MIG コアの mmcm_locked 出力を Proc_sys_Reset の dcm_locked 入力に接続します 3. MIG コアの aresetn 入力を Proc_sys_Reset の peripheral_aresetn 出力に接続します 次の図に 接続を示します 図 101 : リセットピンと mmcm_locked ピンの接続 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 97

98 PL ロジックを含まない Zynq デザイン PL ロジックを含まない Zynq デザイン PL ロジックを含まない Zynq デザインの場合 すべてのクロックが ZYNQ7 Processing System IP に含まれます 次の手順を使用して PL を含まない Zynq デザインを追加します 1. ZYNQ7 Processing System IP を追加したら [Run Block Automation] をクリックし [/processing_system7_1] を選択します 35. FIXED_IO および DDR インターフェイスが外部ポートに接続されることを示すメッセージが表示されます 36. [OK] をクリックします 図 102 : Zynq7 プロセッサのブロックオートメーションの実行 37. ZYNQ7 Processing System ブロックをダブルクリックして IP を再カスタマイズします 図 103 : Zynq IP の再カスタマイズ 38. [Re-customize IP] ダイアログボックスの [Clocking Configuration] ページで特定のクロックを設定します エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 98

99 PL ロジックを含まない Zynq デザイン 図 104 : Zynq7 プロセッシングシステムの [Clocking Configuration] ページ エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 99

100 PL ロジックを含む Zynq デザイン PL ロジックを含む Zynq デザイン 推奨 : PL ファブリックにカスタムロジックを含む Zynq-7000 プロセッサデザインで MIG IP が含まれない場合 デザインの PL 部分のクロックとリセットは PS から接続することをお勧めします クロックソースには PL ファブリッククロック (FCLK_CLK0 FCLK_CLK1 FCLK_CLK2 および FCLK_CLK3) のいずれでも使用できます これらのクロックのそれぞれに関連するリセット (FCLK_RESET0_N FCLK_RESET1_N FCLK_RESET2_N, および FCLK_RESET3_N) を PL のリセットに使用できます 次の手順を使用して PL を含む Zynq-7000 デザインを追加します 1. ZYNQ7 Processing System IP を追加したら [Run Block Automation] をクリックし [/processing_system7_1] を選択します 図 105 : Zynq7 プロセッサのブロックオートメーションの実行 FIXED_IO および DDR インターフェイスが外部ポートに接続されることを示すメッセージが表示されます 39. [OK] をクリックします 図 106 : Zynq7 プロセッサの [Run Block Automation] ダイアログボックス 40. ZYNQ7 Processing System ブロックをダブルクリックして IP を再カスタマイズします エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 100

101 PL ロジックを含む Zynq デザイン 図 107 : Zynq7 プロセッシングシステムの再カスタマイズ 41. [Re-customize IP] ダイアログボックスの Page Navigator の [Clock Configuration] をクリックし + マークをクリックして [PL Fabric Clocks] を展開します 図 108 : ファブリッククロックの周波数の指定 42. Page Navigator の [PS-PL Configuration] をクリックし [General] を展開します エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 101

102 PL ロジックを含む Zynq デザイン 43. [Enable Clock Resets] を展開し PL ファブリックに合ったリセットを選択します 図 109 : PL ファブリックへの出力クロックの指定 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 102

103 PL ロジックを含む Zynq デザイン 44. PL ファブリックで AXI GPIO などの IP をインスタンシエートします [Run Connection Automation] をクリックし [/axi_gpio_1/s_axi] を選択します 図 110 : GPIO コアのコネクションオートメーションの実行 [Run Connection Automation] ダイアログボックスには GPIO の s_axi ポートが ZYNQ7 Processing System マスターに接続されることを示すメッセージが表示されます 45. [OK] をクリックします 図 111 : GPIO の接続を示す [Run Connection Automation] ダイアログボックス IP インテグレーターデザインのクロックおよびリセットは 次の図のハイライトされたネットのようになります エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 103

104 PL ロジックを含む Zynq デザイン 図 112 : Zynq PS7 IP からの出力クロックを使用したデザインへのクロック供給 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 104

105 PL ロジックに MIG コアを含む Zynq デザイン PL ロジックに MIG コアを含む Zynq デザイン 推奨 : PL に MIG コアを含む Zynq デザインの場合 MIG コアへの入力クロックが PS ファブリッククロックの代わりに外部クロックソースを使用するようにしてください オンボードオシレーターからの外部クロックの方が PS からのクロックと比べてジッタが少ないからです PS ファブリッククロックは 必要であれば PL デザインのその他の部分に使用できます 1. MIG IP を追加し デザイン要件に従ってコンフィギュレーションします 46. 入力ソースを MIG コアの SYS_CLK 入力に接続します 図 113 : MIG クロックのインターフェイスポートの作成 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 105

106 PL ロジックに MIG コアを含む Zynq デザイン 47. [Create Interface Port] ダイアログボックスで次の図のようにオプションを指定します 48. [OK] をクリックします 図 114 : MIG コアへのオンボードクロックの接続 49. デザインに MicroBlaze プロセッサが使用され場合は それを追加して MicroBlaze のブロックオートメーションを実行します 図 115 : MicroBlaze プロセッサのブロックオートメーションの実行 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 106

107 PL ロジックに MIG コアを含む Zynq デザイン 50. [Run Block Automation] ダイアログボックスの [Clock Connection] で MIG の ui_clk (/mig_7series_1/ui_clk) を入力クロックとして選択します 図 116 : MicroBlaze のオプションの指定 [Run Block Automation] をクリックすると ブロック図は次のようになります 図 117 : ブロックオートメーション後のブロック図 エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 107

108 PL ロジックに MIG コアを含む Zynq デザイン 51. オンボードリセットを Proc_Sys_Reset の ext_reset ピンに接続します 次の図のように Proc_Sys_Reset IP でコネクションオートメーションを実行し ボード定義に従った接続をします 図 118 : 外部リセットソースのコネクションオートメーションの実行 52. [Run Connection Automation] ダイアログボックスでリセット信号の極性を指定します 図 119 : カスタムの外部リセットの極性の指定 ブロック図は 次のようになります 図 120 : デザインへのカスタムの外部リセットソースの接続 53. 次を手動で接続します 1. オンボードリセットを MIG IP の sys_rst 入力に接続します 2. MIG IP の mmcm_locked 出力を Proc_sys_Reset の dcm_locked 入力に接続します 3. MIG IP の aresetn 入力を Proc_Sys_Reset の peripheral_aresetn 出力に接続します エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 108

109 MIG と Clocking Wizard を含むデザイン 図 121 : ブロック図の完成 MIG と Clocking Wizard を含むデザイン MIG コアで生成されない特定のクロック周波数を必要とするデザインの場合 Clocking Wizard IP をインスタンシエートし Clocking Wizard のクロック入力として MIG IP の ui_clock 出力を使用します 次も接続する必要があります 1. MIG IP および Proc_Sys_Reset に加えて オンボードリセットを Clocking Wizard のリセット入力に 接続します 2. MIG の mmcm_locked ピンと Clocking Wizard の locked ピンを AND 演算にコンフィギュレーション した Util_Vector_Logic IP に接続します Util_Vector_Logic の出力を Proc_sys_Reset の dcm_locked 入力に接続します エンベデッドプロセッサハードウェアデザイン japan.xilinx.com 109