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- あゆみ つくとの
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1 ( 第 15 回 ) 鹿間信介摂南大学理工学部電気電子工学科 特別講義 : 言語を使った設計 (2) 2.1 HDL 設計入門 2.2 FPGA ボードの設計デモ配布資料 VHDL の言語構造と基本文法 2.1 HDL 設計入門 EDAツール : メンター社製品が有名 FPGAベンダーのSW 1 1 仕様設計 にも簡易機能あり HDLコード記述 3 論理シミュレーション 4 4 論理合成 5 6 遅延シミュ 5 配置配線レーション 6 7 ダウンロード 7 ファイル作成 8 ダウンロード 9 実機での動作確認 8 9 FPGAベンダーが提供 ( 例 : QuartusⅡ/Altera, ISE/Xilinx) 仕様 : 製作する回路機能を明確化コード : VHDLによる記述論理 SIM: 実回路での遅延を考慮しないSIM ( 小規模回路では省略 ) 合成 : を生成する配置配線 : FPGA 内部構成用データを生成し, ピン割り当てを行う遅延 SIM: 遅延を含めた動作 SIM ファイル作成 : FPGAに転送する形式のファイルを作成ダウンロード : PCよりファイル転送実機動作 : FPGAボードで実際の動作を確認する 2.2 FPGA ボードの設計デモ FPGA ボードのブロック図 7 セグメント LED 3 FPGA PC 接続コネクタ 拡張ヘッダ (26I/O, オプション ) プッシュ スイッチ クロック発振器 33MHz FPGA Altera 社 7 セグメント LED 3 単体 LED 緑 3, 赤 3 単体 LED 緑 3, 赤 3 プッシュ SW FPGA ボード Altera (5 万ゲート相当 ) 搭載 設計ツール (QUARTSⅡ) DC 入力 5~6V 電源回路 1.5V, 3.3V ダウンロード回路 (ByteBlasterMV) パソコンのパラレルポート
2 QuartusⅡ による FPGA 設計フロー VHDL の基本構文 1 プロジェクトの作成 プロジェクト名の指定 設計ファイルの指定 ターゲット デバイスの指定 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_unsigned.all; 各種データ型や演算子に関するライブラリを指定 2 デザイン エントリ ( ソース コード入力 ) 3 コンパイル 4 ダウンロード ( サードパーティ ツールの指定 ) 論理合成 配置配線 コンフィグレーション データ生成 プログラミング方式の指定 コンフィグレーション ファイルの指定 プログラミングの実行 ピン配置指定 entity エンティティ名 is [ エンティティ文 ] end [ エンティティ名 ]; architecture アーキテクチャ名 of エンティティ名 is -- ノード宣言部 ( 外部には出力しない信号 ) signal, type 等 [ アーキテクチャ文 ] end [ アーキテクチャ名 ]; 入出力端子 (port) の設定 アーキテクチャ宣言 の機能 動作を記述 例題 1: LED の点灯と消灯 例題 1: LED の点灯 -- VHDL ソースコード 27 Vcc 3.3V D Ω 6 D7 D5 D6 FPGA ボードの LED 周辺回路 D8 D9 LED の点灯 消灯をピンの L/H で制御 ( 負論理 ) LED のアノードには Vcc (3.3V) が印加されている I/O ピンが L で点灯 I/O ピンが H で消灯 LED(D9) を点灯するピン配置 ピンの名前 led_out ピン番号 36 entity practice1 is led_out: out std_logic); end practice1; architecture rtl of practice1 is -- led_outが 0 で LEDが点灯 -- led_outが 1 でLEDが消灯 led_out <= '0'; ( 出力ポート設定 ) アーキテクチャ宣言 --- RTL レベルでの動作記述
3 QuartusⅡ の操作手順 ( 操作デモ概要 ) 例題 2: 3 個の LED で 2 進数を表示する QuartusⅡ の起動 1 プロジェクトの作成 2 デザイン エントリ ( ソース コード入力 ) 3 コンパイル 4 ダウンロード プロジェクト名の指定 設計ファイルの指定 ターゲット デバイスの指定 ( サードパーティ ツールの指定 ) プリフィット ( 論理合成 配置配線 ) -- 回路規模, 動作周波数チェック他 ポストフィット ( 書込みデータ生成 ) Tools Programmer 設定確認,Auto Detect ( 認識 ) ファイル名指定 (*.sof) Start 時間の関係上既存 qpf を開く (qdesigns quartus_usage) T100C8 ピン配置指定 未使用ピン処理 ( プルアップ &Hi-Z) entity practice2 is led_out: out std_logic_vector(2 downto 0)); end practice2; architecture rtl of practice2 is -- led_outが 0 のビットはLED 点灯 -- led_outが 1 のビットはLED 消灯 -- 2 進数ビット反転式で (5) 10 を表現 led_out <= "010"; (3 ビットバス出力 ) アーキテクチャ宣言 --- RTL レベルでの動作記述 例題 3: 7 セグメント LED に 16 進数を表示する (1) use ieee.std_logic_unsigned.all; entity practice3 is led_out: out std_logic_vector(7 downto 0)); end practice3; architecture rtl of practice3 is signal counter : std_logic_vector(3 downto 0) := (others=>'0'); counter <= "0010"; -- 以下に続く 4 ビットで 7 セグ LED の表示数値を設定 アーキテクチャ宣言ノード counter 定義 (8 ビットバス出力 ) FPGA ボードの 7 セグメント LED 回路 a b c d e f g Ω 8 f e D3 a g d Vcc (3.3V) b c coma comdp dp LED アクティブLow 信号表示 a b c d e f g セグメントLED(D3) のピン配置 ピンの名前 接続 ピン番号 led_out[0] dp 25 led_out[1] g 22 led_out[2] f 21 led_out[3] e 24 led_out[4] d 26 led_out[5] c 23 led_out[6] b 20 led_out[7] a 5
4 例題 3: 7 セグメント LED に 16 進数を表示する (2) process 文 : 4ビット入力 process(counter) 値の変化による8ビット 出力値の変化を記述 case counter is (7セグ表示用デコーダ) when "0000" => led_out <= " "; when "0001" => led_out <= " "; case 文 : when 条件 when "0010" => で場合分けし, => led_out <= " "; の文を実行する when "1000" => led_out <= " "; when "1001" => led_out <= " "; when "1010" => led_out <= " "; when "1011" => led_out <= " "; when "1100" => led_out <= " "; when "1101" => led_out <= " "; when "1110" => led_out <= " "; when "1111" => led_out <= " "; when others => null; end case; 例題 4: 7 セグメント LED 表示を順次増加させる (1) use ieee.std_logic_unsigned.all; entity practice4 is clk led_out: out std_logic_vector(7 downto 0)); ( クロック入力 clk) when "0011" => ( 同時並列に実行 ) led_out <= " "; when "0100" => end practice4; led_out <= " "; when "0101" => architecture rtl of practice4 is led_out <= " "; when "0110" => signal counter : std_logic_vector(3 downto 0) := (others=>'0'); led_out <= " "; othersは それ以 signal div_counter : std_logic_vector(24 downto 0) := (others=>'0'); when "0111" => 外のとき, 処理な signal div_clk : std_logic := '0'; アーキテクチャ宣言 led_out <= " "; しの場合 null 分周用カウンタ div_counter 省略しないこと 分周用クロック div_clk 例題 4: 7 セグメント LED 表示を順次増加させる (2) Process 文 ( 分周回路 ): 33MHzのclkを分周し,1 秒のclkを作成 (25bitカウンタのMSBは32M 分周 ) process (clk) -- if 文で33MHz clkの立上がりを検出し,div_counterを進める if clk'event and clk='1' then div_counter <= div_counter + 1; -- div_clk が 1Hz の分周クロックで, デコーダへのクロック入力 div_clk <= div_counter(24); process(div_clk) if div_clk'event and div_clk='1' then counter <= counter + 1; Process 文 : div_clk の立上がり検出し, LED 表示用 counter を進める 例題 4: 7 セグメント LED 表示を順次増加させる (3) process(counter) case counter is when "0000" => led_out <= " "; when "0001" => led_out <= " "; when "0010" => led_out <= " "; when "0011" => led_out <= " "; when "0100" => led_out <= " "; when "0101" => led_out <= ; when "0110" => led_out <= " "; when "0111" => led_out <= " "; process 文 : 4 ビット入力値の変化による 8 ビット出力値の変化を記述 (7 セグ表示用デコーダ ) when "1000" => led_out <= " "; when "1001" => led_out <= " "; when "1010" => led_out <= " "; when "1011" => led_out <= " "; when "1100" => led_out <= " "; when "1101" => led_out <= " "; when "1110" => led_out <= " "; when "1111" => led_out <= " "; when others => null; end case;
5 3 人による多数決の真理値表 ( 基礎第 2 回講義より ) A B C Y A C B 入力変数 A, B, Cとして, 出力 Yは Y = ABC + ABC + ABC + ABC この論理式を順次簡単化 Y = ABC + ABC + ABC + ABC + ABC + ABC = BC ( A + A) + AC( B + B) + AB( C + C) = AB + BC + CA Vcc 3.3V SW1 SW 入力回路とチャタリング除去 SW2 FPGA ボードの SW 入力回路 SW3 SW4 2.2k 100Ω 1μ CK (33MHz) SW1~SW4: 40~37 番ピン ( 負論理 ) 33Ω OFF ON SW 波形 ピンの名前 led_out sw_in1 sw_in2 sw_in3 clk チャタリング (1ms 位 ) CK 波形 ( 基本 CK の分周波形 ) 理想タイミング 1 回目 "H" タイミング 1 回目 "L" タイミング #1 #1 #1 #2 ピン番号 CK 立上がりで SW 信号取得 1 回目の結果がマチマチでも 2 回目は L" ( 周期 msオーダ ) #2 例題 51: 3 個のスイッチによる多数決論理 (1) use ieee.std_logic_unsigned.all; entity practice51 is -- div_bits is division bits number generic ( div_bits : integer :=15); port( clk sw_in1 sw_in2 sw_in3 led_out end practice51; : out std_logic); & 1 チャタリング除去用分周設定 ( ) - 15bit 分周 (33MHz 1KHz) 2 入出力ポート設定入力 : SW1~3 出力 : LED generic 文 : 回路全体に適用可能なパラメータ ( アーキテクチャ部でも使用可 ) 例題 51: 3 個のスイッチによる多数決論理 (2) architecture rtl of practice51 is signal div_counter : std_logic_vector(div_bits-1 downto 0) := (others=>'0'); signal sw_in_node1, sw_in_node2, sw_in_node3 : std_logic; signal a, b, c, y : std_logic; -- チャタリング防止のためのクロック分周回路 process(clk) if clk event and clk = 1 then -- CLK の立上がり検出 カウント UP div_counter <= div_counter + 1; -- 分周信号で SW 入力をラッチする回路 ( 分周 CK の MSB を CK にする ) process (div_counter(div_bits-1)) -- process if div_counter(div_bits-1)'event and div_counter(div_bits-1) ='1' then sw_in_node1 <= sw_in1; sw_in_node2 <= sw_in2; sw_in_node3 <= sw_in3; 3 個の SW 入力 ( 多数決入力 ) div_counter の最上位ビットの立ち上がり検出
6 例題 51: 3 個のスイッチによる多数決論理 (3) まとめ a <= not sw_in_node1; b <= not sw_in_node2; c <= not sw_in_node3; y <= (a and b) or (b and c) or (c and a); led_out <= not y; 論理演算結果を LED に出力 多数決論理 の内部演算 y = ab + bc + ca HDL 設計入門 設計の流れ FPGA ボードによる設計デモ VHDL 基本構文 QuartusⅡ の操作手順と例題 #1 LED の点灯と消灯 #2 3 個の LED による 2 進数表示 #3 7 セグメント LED に 16 進数を表示する #4 7 セグメント LED 表示を順次増加させる #51 3 個のスイッチによる多数決論理 参考図書 山際伸一, 改訂版 FPGA ボードで学ぶ設計,CQ 出版 (2009) 堀桂太郎, 図解 VHDL 実習第 2 版, 森北出版 (2004) 徹底図解ロジック回路設計はじめの一歩,CQ 出版 (2009)
Microsoft Word - 実験4_FPGA実験2_2015
FPGA の実験 Ⅱ 1. 目的 (1)FPGA を用いて組合せ回路や順序回路を設計する方法を理解する (2) スイッチや表示器の動作を理解し 入出力信号を正しく扱う 2. スケジュール項目 FPGAの実験 Ⅱ( その1) FPGAの実験 Ⅱ( その2) FPGAの実験 Ⅱ( その3) FPGAの実験 Ⅱ( その4) FPGAの実験 Ⅱ( その5) FPGAの実験 Ⅱ( その6) FPGAの実験 Ⅱ(
Microsoft PowerPoint - 集積回路工学_ ppt[読み取り専用]
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2007.11.12 集積回路工学 Matsuzawa Lab 1 集積回路工学 東京工業大学 大学院理工学研究科 電子物理工学専攻 2007.11.12 集積回路工学 Matsuzawa Lab 2 1. 1. ハードウェア記述言語 (VHDL で回路を設計 ) HDL 設計の手順や基本用語を学ぶ RTL とは? Register Transfer Level レジスタ間の転送関係を表現したレベル慣例的に以下のことを行う
回路 7 レジスタ ( 同期イネーブル及び非同期リセット付 ) 入力データを保持するのに用いる記憶素子 使用用途として, マイクロプロセッサ内部で演算や実行状態の保持に用いられる Fig4-2 のレジスタは, クロック信号の立ち上がり時かつ 信号が 1 のときに外部からの 1 ビットデータ R をレ
第 4 回 VHDL 演習 2 プロセス文とステートマシン プロセス文を用いるステートマシンの記述について学ぶ 回路 6 バイナリカウンタ (Fig.4-1) バイナリカウンタを設計し, クロック信号に同期して動作する同期式回路の動作を学ぶ ⅰ) リスト 4-1 のコードを理解してから, コンパイル, ダウンロードする ⅱ) 実験基板上のディップスイッチを用いて, 発生するクロック周波数を 1Hz
if clear = 1 then Q <= " "; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst =
VHDL 2 1 VHDL 1 VHDL FPGA VHDL 2 HDL VHDL 2.1 D 1 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; regs.vhdl entity regs is clk, rst : in std_logic; clear : in std_logic; we
- VHDL 演習 ( 組み合せ論理回路 ) 回路 半加算器 (half adder,fig.-) 全加算器を構成する要素である半加算器を作成する i) リスト - のコードを理解してから, コンパイル, ダウンロードする ii) 実験基板上のスイッチ W, が, の入力,LED, が, の出力とな
第 回 VHDL 演習組み合せ論理回路 VHDL に関する演習を行う 今回は, 組み合せ論理回路の記述について学ぶ - 論理回路の VHDL 記述の基本 同時処理文を並べることで記述できる 部品の接続関係を記述 順番は関係ない process 文の内部では, 順次処理文を使う process 文 つで, つの同時処理文になる順次処理文は, 回路の動作を 逐次処理的 に ( 手続き処理型プログラム言語のように
エンティティ : インタフェースを定義 entity HLFDD is port (, : in std_logic ;, : out std_logic ) ; end HLFDD ; アーキテクチャ : エンティティの実現 architecture RH1 of HLFDD is <= xor
VHDL を使った PLD 設計のすすめ PLD 利用のメリット 小型化 高集積化 回路の修正が容易 VHDL 設計のメリット 汎用の設計になる ( どこのデバイスにも搭載可能 ) 1/16 2001/7/13 大久保弘崇 http://www.aichi-pu.ac.jp/ist/~ohkubo/ 2/16 設計の再利用が促進 MIL 記号の D での設計との比較 Verilog-HDL などでも別に同じ
問 2. タイミングチャート以下に示す VHDL コードで記述されている回路に関するタイミングチャートを完成させよ ) レジスタの動作 use IEEE.std_logic_64.all; entity RegN is generic (N : integer := 8 port ( CLK, EN
第 8 回中間試験前の演習 問.VHDL ソースコードを読む () 次の VHDL のソースコードが記述しているゲート回路の回路図を示せ. use IEEE.STD_LOGIC_64.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Logic is port ( A : in std_logic_vector(3
2ALU 以下はデータ幅 4ビットの ALU の例 加算, 減算,AND,OR の4つの演算を実行する 実際のプロセッサの ALU は, もっと多種類の演算が可能 リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE
差し替え版 第 7 回マイクロプロセッサの VHDL 記述 マイクロプロセッサ全体および主要な内部ユニットの,VHDL 記述の例を示す. 1)MPU(Micro Processor Uit) Module 1MPU のエンティティ記述とコントローラの例以下は, 簡単な MPU の VHDL 記述の例である ただし, アーキテクチャ部分は, 命令読み込みと実行の状態遷移のみを実現したステートマシンである
1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i
1030195 15 2 10 1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i 4-3-3 47 5 52 53 54 55 ii 1 VHDL IC VHDL 5 2 3 IC 4 5 1 2
TECH_I Vol.25 改訂新版PCIデバイス設計入門
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity n is port( ); end entity n; architecture RTL of nis begin when : process begin end process :process begin end process
arduino プログラミング課題集 ( Ver /06/01 ) arduino と各種ボードを組み合わせ 制御するためのプログラミングを学 ぼう! 1 入出力ポートの設定と利用方法 (1) 制御( コントロール ) する とは 外部装置( ペリフェラル ) が必要とする信号をマイ
arduino プログラミング課題集 ( Ver.5.0 2017/06/01 ) arduino と各種ボードを組み合わせ 制御するためのプログラミングを学 ぼう! 1 入出力ポートの設定と利用方法 (1) 制御( コントロール ) する とは 外部装置( ペリフェラル ) が必要とする信号をマイコンから伝える 外部装置の状態をマイコンで確認する 信号の授受は 入出力ポート 経由で行う (2) 入出力ポートとは?
<91E63589F161>
ハードウェア実験 組み込みシステム入門第 5 回 2010 年 10 月 21 日 順序論理回路の実験 前回予告した今回の内容 次回も IC トレーナを使って 順序論理回路についての実験を行います 内部に 状態 を持つ場合の動作記述について 理解します 個々の IC を接続し SW 入力と LED の点灯表示とで論理回路としての動作を検証します それぞれの IC( 回路素子 ) ごとに真理値表を作成します
フリップフロップ
第 3 章フリップ フロップ 大阪大学大学院情報科学研究科 今井正治 imai@ist.osaka-u.ac.jp http://www-ise1.ist.osaka-u.ac.jp/~imai/ 2005/10/17 2006, Masaharu Imai 1 講義内容 フリップ フロップの基本原理 RS フリップ フロップ D ラッチ D フリップ フロップ JK フリップ フロップ T フリップ
VelilogHDL 回路を「言語」で記述する
2. ソースを書く 数値表現 数値表現形式 : ss'fnn...n ss は, 定数のビット幅を 10 進数で表します f は, 基数を表します b が 2 進,o が 8 進,d が 10 進,h が 16 進 nn...n は, 定数値を表します 各基数で許される値を書くこ Verilog ビット幅 基数 2 進表現 1'b0 1 2 進 0 4'b0100 4 2 進 0100 4'd4 4
ModelSim-Altera - RTL シミュレーションの方法
ALTIMA Corp. ModelSim-Altera RTL シミュレーションの方法 ver.15.1 2016 年 5 月 Rev.1 ELSENA,Inc. 目次 1. 2. 3. はじめに...3 RTL シミュレーションの手順...4 RTL シミュレーションの実施...5 3-1. 3-2. 新規プロジェクトの作成... 5 ファイルの作成と登録... 7 3-2-1. 新規ファイルの作成...
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( 第 7 回 ) 鹿間信介摂南大学理工学部電気電子工学科 9.3.(b) ポジティブエッジトリガ -FF 9.3.(b) ネガティブエッジトリガ -FF 演習 エッジトリガ -FF ( その ) # #2 S R SRラッチによる-FF == 入力にて異常発振の問題あり ( トグル動作ではあるが ) ==にてトグル動作, 発振なし MS -FF ( 第 5 回講義 ) エッジトリガ -FF( 今回
QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは？
アルテラ FPGA 向け PLL リコンフィグの応用回路 1. PLL リコンフィグとは アルテラ FPGA は PLL 機能を内蔵しています PLL を利用して基本周波数を逓倍 分周したクロックを利用することができます 通常 FPGA 開発ツール Quartus2( 以下 Q2) の MegaWizard プラグインマネージャを利用して PLL を設定し 希望のクロック周波数を得ることができます
論理設計の基礎
. ( ) IC (Programmable Logic Device, PLD) VHDL 2. IC PLD 2.. PLD PLD PLD SIC PLD PLD CPLD(Complex PLD) FPG(Field Programmable Gate rray) 2.2. PLD PLD PLD I/O I/O : PLD D PLD Cp D / Q 3. VHDL 3.. HDL (Hardware
VHDL
VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21
Quartus II クイック・スタートガイド
ALTIMA Corp. Quartus II クイック スタートガイド ver.3.0 2010 年 8 月 ELSENA,Inc. 目次 1. はじめに... 3 2. Quartus II の基本操作フロー... 3 3. Quartus II の基本操作... 4 ステップ 1. プロジェクトの作成... 4 ステップ 2. デザインの作成... 4 ステップ 3. ファンクション シミュレーション...
スライド 1
1 1. 2 2. 3 isplever 4 5 6 7 8 9 VHDL 10 VHDL 4 Decode cnt = "1010" High Low DOUT CLK 25MHz 50MHz clk_inst Cnt[3:0] RST 2 4 1010 11 library ieee; library xp; use xp.components.all; use ieee.std_logic_1164.all;
三菱電機マイコン機器ソフトウエア株式会社
MU500-RX サンプル回路仕様書 三菱電機マイコン機器ソフトウエア株式会社 2012-5-9 1 概要 1.1 目的本仕様書は MU500-RX と MU500-RK で実現する 1 秒カウンタの仕様について記述するものである マイコンで 1 秒を生成し 表示は 7 セグメント LED を用いる また 開始 / 停止は Push-SW を使う 1.2 関連文書 MU500-RX
ディジタル電子回路 設計演習課題
Arch 研究室スキルアップ講座 NEXYS4 による 24 時間時計 仕様書および設計例 1 実験ボード (NEXYS4) 外観 ダウンロード (USB) ケーブル接続端子 FPGA:Xilinx 社製 Artix7 XC7A100T-CSG324 7 セグメント LED8 個 LED16 個 リセット SW スライドスイッチ (16 個 ) 押しボタンスイッチ (5 個 ) 2 実験ボードブロック図
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Unconventional HDL Programming (20090425 version) 1 1 Introduction HDL HDL Hadware Description Language printf printf (C ) HDL 1 HDL HDL HDL HDL HDL HDL 1 2 2 2.1 VHDL 1 library ieee; 2 use ieee.std_logic_1164.all;
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3.2 スイッチングの方法 1 電源の回路図表記 電源ラインの記号 GND ラインの記号 シミュレーションしない場合は 省略してよい ポイント : 実際には V CC と GND 配線が必要だが 線を描かないですっきりした表記にする 複数の電源電圧を使用する回路もあるので 電源ラインには V CC などのラベルを付ける 2 LED のスイッチング回路 LED の明るさを MCU( マイコン ) で制御する回路
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卒業研究報告 題目 LED ディスプレイ用動画表示制御回路の設計と製作 指導教員 矢野政顕教授 報告者学籍番号 : 1060237 氏名 : 田中振宇 平成 18 年 2 月 21 日 高知工科大学電子 光システム工学科 目次 第 1 章はじめに 1 第 2 章 LED ディスプレイ 2 2-1 LED(Light Emitting Diode) 2 2-1-1 LED の発光原理 2 2-1-2
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ハードウェア実験 組み込みシステム入門第 5 回 2012 年 10 月 18 日 順序論理回路の実験 このスライドの ゲートの動作記述の部分は 藤井先生のスライドから多くをいただいています 藤井先生に慎んでお礼申し上げます 2 今日の内容! 以下の論理回路を動作させる 1. D フリップフロップ回路 2. 4 進カウンタ回路 ( 同期式 ) 3. 10 進カウンタ回路! シフトレジスタを作成して
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3.3 タイミング制御 ハザードの回避 同期式回路と非同期式回路 1. 同期式回路 : 回路全体で共通なクロックに合わせてデータの受け渡しをする 通信における例 :I 2 C(1 対 N 通信 ) 2. 非同期式回路 : 同一のクロックを使用せず データを受け渡す回路間の制御信号を用いてデータの受け渡しをす 通信における例 :UART(1 対 1 通信 ) 2 3.3.1 ハザード 3 1 出力回路のハザード
ETCB Manual
ETCB Manual HARDWARE & PROGRAMMING MANUAL 目次 始めに ETCB 仕様 開発環境の構築 01 始めに 始めに 始めに 注意事項 免責事項 同梱品 02 始めに サポート 03 ETCB 仕様 ETCB 仕様 概要 仕様 項目サブ項目内容電源推奨入力電圧 6.6V~12V 最大入力電圧 16V 出力電圧内部 3.3V 外部 5.0V 最大出力電流値最大 2.2A
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ハードウェア実験 組み込みシステム入門第 4 回 2012 年 10 月 11 日 IC TRAINER の導入 2 ブレッドボードとは何か! 手引き書 P8 半田付けせずに 簡単にリード線を差し込むだけで回路の動作を調べることができるボード! 部品挿入エリアでは ABCDE が縦に裏側で接続されている! 電源ラインでは 横に接続されている! 慣例として! 赤 : + 電源! 青 :- 電源または
スライド 1
2018 年 6 月 20 日 ( 水 ) 弘前工業高等学校情報技術科見学会 模擬講義 (40 分 09:45~10:30 458 プログラミング室 ) PLD 演習システム体験 弘前大学理工学部電子情報工学科一條健司 サポート学生浅野 (4 年 ) 日下部 (4 年 ) 高室 (4 年 ) 佐藤 ( 修士 2 年 ) 増田 ( 修士 2 年 ) 三ケ田 ( 修士 2 年 ) 印の椅子に着席して下さい
ソフトウェア基礎技術研修
算術論理演算ユニットの設計 ( 教科書 4.5 節 ) yi = fi (x, x2, x3,..., xm) (for i n) 基本的な組合せ論理回路 : インバータ,AND ゲート,OR ゲート, y n 組合せ論理回路 ( 復習 ) 組合せ論理回路 : 出力値が入力値のみの関数となっている論理回路. 論理関数 f: {, } m {, } n を実現.( フィードバック ループや記憶回路を含まない
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マイコンプログラミング演習 I 第 04-05 回 LEDを用いたI/O 制御担当 : 植村 実験の目的 本実験ではマイコンシステムを用いた信号の入出力の制御方法を理解することを目的とし, マイコンのアーキテクチャを理解 実装するとともに, アセンブラによるプログラミング技術の習得を行う. 回路の構成として,PIC16F84A を用いてスイッチを入力とする LED の点灯 / 消灯の出力操作を行う回路ならびにアセンブラプログラムを実装する.
TULを用いたVisual ScalerとTDCの開発
TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ
計数工学実験/システム情報工学実験第一 「ディジタル回路の基礎」
計数工学実験 / システム情報工学実験第一 ディジタル回路の基礎 ( 全 3 回 ) システム 8 研 三輪忍 参考資料 五島正裕 : ディジタル回路 ( 科目コード 400060) 講義資料 ( ググれば出てくる ) 高木直史 : 論理回路, 昭晃堂 Altera: Cyclone II FPGA スターター開発ボードリファレンス マニュアル Altera: Introduction to Quartus
Microsoft Word - 卒業論文.doc
卒業研究論文 (2009 年 2 月 ) CPLD によるミニゲーム集の制作 ソフトウェア情報学部 ソフトウェア情報学科 和島研究室 ソ 17001 相坂俊 1. 背景... 4 2. 開発環境... 4 2.1 ハードウェア... 4 2.1.1 CPLD... 4 2.1.2 Terasic-Blaster... 6 2.1.3 フラットケーブル... 6 2.2 ソフトウェア... 7 2.2.1
Microsoft PowerPoint LCB_14_論理回路シミュレータ.ppt
( 第 回 ) 鹿間信介摂南大学理工学部電気電子工学科 特別講義 : 論理回路シミュレータ. 論理回路の基本 ( 復習 ). シミュレータ (Multiim). 回路シミュレータの概要. 設計実例 : H,F, 簡易電卓など ( 論理回路 Ⅰ) の期末試験 実施日 : 8/5( 金 ) : @ 教室 ( 定規 OK, 参照ダメ ) 成績評価 : 中間 5%, 期末 5% ( 出席率 8% 以上の学生が評価対象
デジタル回路入門
Open-It FPGA トレーニングコース ( 初級編 ) 第 9 版 2. 組み合わせ回路入門 2.2. 実習 Verilog-HDL 記述 2013 年 5 月 10 日修正 デジタル回路の構成要素 O=A&B; O=~I; INV O=A B; 全てのデジタル回路はこの 4 つの要素 ( 回路 ) のみで構成されている 4 要素の HDL 記述を知っていれば最低限の知識としては十分 2 HDL:
スライド 1
isplever CLASIC 1.2 Startup Manual for MACH4000 Rev.1.0 isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 1 1. Page 3 2. Lattice isplever Design Flow Page 4 3. Page 5 3-1 Page 6 3-2 Page 7 3-3 Page
Verilog HDL による回路設計記述
Verilog HDL 3 2019 4 1 / 24 ( ) (RTL) (HDL) RTL HDL アルゴリズム 動作合成 論理合成 論理回路 配置 配線 ハードウェア記述言語 シミュレーション レイアウト 2 / 24 HDL VHDL: IEEE Std 1076-1987 Ada IEEE Std 1164-1991 Verilog HDL: 1984 IEEE Std 1364-1995
CMOS リニアイメージセンサ用駆動回路 C CMOS リニアイメージセンサ S 等用 C は当社製 CMOSリニアイメージセンサ S 等用に開発された駆動回路です USB 2.0インターフェースを用いて C と PCを接続
CMOS リニアイメージセンサ用駆動回路 C13015-01 CMOS リニアイメージセンサ S11639-01 等用 C13015-01は当社製 CMOSリニアイメージセンサ S11639-01 等用に開発された駆動回路です USB 2.0インターフェースを用いて C13015-01と PCを接続することにより PCからC13015-01 を制御して センサのアナログビデオ信号を 16-bitデジタル出力に変換した数値データを
VBI VBI FM FM FM FM FM DARC DARC
14 2 7 2.1 2.1.1 2.1.2 2.1.3 2.1.3.1 VBI 2.1.3.2 VBI 2.1.4 2.1.5 2.1.6 10 2.FM 11 2.2.1 FM 11 2.2.2 FM 11 2.2.3FM 13 2.2.4 FM DARC 14 2.2.4.1 DARC 14 2.2.4.2 DARC 14 17 3.1 17 3.1.1 parity 17 3.1.2 18
Microsoft Word - PIC-USBマイコンボード_v1-02＠WEB公開用資料.docx
PIC-USB マイコンボード C 言語による PIC プログラミング入門 ( 浅川毅著 ) にて使用しているマイコンボードです プログラム ファームウェア 基板単体 パーツ類 URL1 より全てダウンロード可能 URL2 より購入可能 URL2 または電子パーツ店より購入可能 URL1 ソースファイルほか http://www.tdupress.jp/download/robot-mpu/isbn978-4-501-55350-0-2.html
デジタル回路入門
Open-It FPGA トレーニングコース ( 初級編 ) 第 9 版 2. 組み合わせ回路入門 2.4. 実習 FPGA への実装 2013 年 5 月 10 日修正 まずは動かしてみましょう!! 詳細内容は明日説明します Open-It FPGA トレーニングコース ( 初級 ) 2 FPGA への実装方法 HDL コード Synthesize 論理合成 4 つの要素へ変換 最適化 ISE Implementation
-2 外からみたプロセッサ GND VCC CLK A0 A1 A2 A3 A4 A A6 A7 A8 A9 A10 A11 A12 A13 A14 A1 A16 A17 A18 A19 D0 D1 D2 D3 D4 D D6 D7 D8 D9 D10 D11 D12 D13 D14 D1 MEMR
第 回マイクロプロセッサのしくみ マイクロプロセッサの基本的なしくみについて解説する. -1 マイクロプロセッサと周辺回路の接続 制御バス プロセッサ データ バス アドレス バス メモリ 周辺インタフェース バスの基本構成 Fig.-1 バスによる相互接続は, 現在のコンピュータシステムのハードウェアを特徴づけている. バス (Bus): 複数のユニットで共有される信号線システム内の データの通り道
<4D F736F F F696E74202D C190DD B A CB48D65208E DC58F49205B8CDD8AB B83685D>
今さら聞けない高位合成 ~ 一から学ぶ高位合成 ~ シャープ株式会社電子デバイス事業本部副参事山田晃久 1 ハードウェア設計と抽象度 要求仕様 動作仕様設計制約 ( コスト 性能 消費電力 ) システムの実現方式を決定システム設計 ( 動作レベル設計 ) ( アーキテクチャ アルゴリズム ) システム分割 (HW/SW) 機能ブロック RTL 記述 機能設計 (RTL 設計 ) 論理合成 ハードウェアの処理を設計
PeakVHDL Max+Plus VGA VG
2001 PC 9720002 14 2 7 4 1 5 1.1... 5 1.2... 5 1.3... 6 1.4... 6 2 7 2.1... 7 2.2... 8 2.2.1... 8 2.3... 9 2.3.1 PeakVHDL... 9 2.3.2 Max+Plus2... 9 3 VGA 10 3.1... 10 3.2 VGA... 10 3.3 VGA... 11 3.4 VGA...
2015/04/01 改定 オムロン DeviceNet ユニット CJ1W-DRM21 に関するコンフィグレーション作業について 1. 概要 DeviceNet ユニット CJ1W-DRM21 を装着したオムロン製 CJ2 シリーズと WAGO-I/0-SYSTEM DeviceNet 対応バスカ
オムロン DeviceNet ユニット CJ1W-DRM21 に関するコンフィグレーション作業について 1. 概要 DeviceNet ユニット CJ1W-DRM21 を装着したオムロン製 CJ2 シリーズと WAGO-I/0-SYSTEM DeviceNet 対応バスカプラ 750-306 を使ったリモート I/O システムとの接続に関するコンフィグレーション方法について説明いたします 2. システム構成本書で用いるシステム構成例の内容を以下の表に示します
SOPC Builder ペリフェラル 簡易ユーザ・ガイド - PIO (Parallel I/O)
ALTIMA Corp. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) ver.1.0 2010 年 8 月 ELSENA,Inc. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) 目次 1. はじめに... 3 2. PIO 概要... 3 2-1. PIO 概要... 3 2-2. PIO
! STEP 2. Quartus Prime のダウンロード WEB ブラウザで以下の URL を開きます 2 ページ中段の Quartus Prime 開発ソフトウェア ライト エディ
STEP 学習内容 パソコンに FPGA の開発環境を構築します インストールは以下の手順で行います. Quartus Prime とは 2. Quartus Prime のダウンロード. Quartus Prime のインストール. USB ドライバのインストール. Quartus Prime とは Quartus Prime は Intel の FPGA 統合開発環境です Quartus Prime
内容 1. 仕様 動作確認条件 ハードウェア説明 使用端子一覧 ソフトウェア説明 動作概要 ファイル構成 オプション設定メモリ 定数一覧 変数一
RX210 グループ IRQ 割り込みを使用したパルス出力 要旨 本サンプルコードでは IRQ 割り込みが発生すると 一定期間タイマでパルスを出力する 方法について説明します 対象デバイス RX210 1 / 25 内容 1. 仕様... 3 2. 動作確認条件... 3 3. ハードウェア説明... 3 3.1 使用端子一覧... 3 4. ソフトウェア説明... 4 4.1 動作概要... 4
FPGAによる24時間時計回路
の設計 通信処理ネットワーク研究室 10ec062 志村貴大 1. まえがき今回 24 時間時計回路の設計を行った理由は FPGA を用いた論理回路設計の基礎を学ぶにあたり ハード及びソフト双方の基本技術を一度に習得できる題材であると推測したためである 24 時間時計を構成するモジュールの設計を終えた今 その推測は正しかったものと自負している 本レポートは 復習を兼ねた制作記録としてだけではなく 自分と同じ回路設計初心者が学習の参考にできるものにしたいと考えている
1. プログラム実行時の動作プログラムを実行すると以下のように動作します 1) NUCLEO-F401RE 上の LED LD2( 緑 ) が 200mSec 間隔で点滅します 2. プロジェクトの構成 2.1. プロジェクト F401N_BlinkLD2 の起動画面 TrueSTUDIO で作成し
TrueSTUDIO 用 F401N_BlinkLD2 の説明 V003 2014/10/01 TIM11 の割り込みを使用して LED 点滅を行う NUCLEO-F401RE のプロジェクトサンプルです NUCLEO-F401RE は STMicroelectronics 社製の Cortex-M4 ARM CPU である STM32F401RET6 を搭載した基板です 試用版の開発ツール Atollic
CMOS リニアイメージセンサ用駆動回路 C10808 シリーズ 蓄積時間の可変機能付き 高精度駆動回路 C10808 シリーズは 電流出力タイプ CMOS リニアイメージセンサ S10111~S10114 シリーズ S10121~S10124 シリーズ (-01) 用に設計された駆動回路です セン
蓄積時間の可変機能付き 高精度駆動回路 は 電流出力タイプ CMOS リニアイメージセンサ S10111~S10114 シリーズ S10121~S10124 シリーズ (-01) 用に設計された駆動回路です センサの駆動に必要な各種タイミング信号を供給し センサからのアナログビデオ信号 を低ノイズで信号処理します 2 種類の外部制御信号 ( スタート クロック ) と 2 種類の電源 (±15 )
Quartus Prime はじめてガイド - デバイス・プログラミングの方法
ALTIMA Corp. Quartus Prime はじめてガイドデバイス プログラミングの方法 ver.15.1 2016 年 3 月 Rev.1 ELSENA,Inc. Quartus Prime はじめてガイド デバイス プログラミングの方法 目次 1. 2. 3. 4. はじめに...3 プログラミング方法...5 Auto Detect 機能...14 ISP CLAMP 機能...17
ｉＣＬＲ
RF24N1D-05-TK 無線モジュール簡易評価キット 取扱説明書 第 1.02 版 2014 年 05 月 01 日 株式会社 TOUA 1/10 目次 1. はじめに... 3 1.1. 無線モジュール簡易評価キットの概要... 3 1.2. 免責事項... 3 2. 無線モジュール簡易評価キットの構成... 3 3. 評価ボードの説明... 4 4. 事前準備... 5 5. 評価キットの実機動作...
改訂履歴 改訂日付 改訂内容 2014/11/01 初版発行 2017/01/16 Studuino web サイトリニューアルに伴う改訂 2017/04/14 Studuino web サイトリニューアルに伴うアクセス方法の説明変更 2018/01/22 Mac 版インストール手順変更に伴う改訂
Arduino IDE 環境 設定手順書 Windows/Mac 用 2014/11/01 作成 2018/01/22 改訂 改訂履歴 改訂日付 改訂内容 2014/11/01 初版発行 2017/01/16 Studuino web サイトリニューアルに伴う改訂 2017/04/14 Studuino web サイトリニューアルに伴うアクセス方法の説明変更 2018/01/22 Mac 版インストール手順変更に伴う改訂
初心者のための RL78 入門コース ( 第 3 回 : ポート出力例 2 とポート入力 ) 第 3 回の今回は, 前回作成したプログラムを RL78/G13 のハードウェアを用いて見直しをお こないます 今回の内容 8. コード生成を利用した実際のプログラム作成 ( その 2) P40 9. コー
初心者のための RL78 入門コース ( 第 3 回 : ポート出力例 2 とポート入力 ) 第 3 回の今回は, 前回作成したプログラムを RL78/G13 のハードウェアを用いて見直しをお こないます 今回の内容 8. コード生成を利用した実際のプログラム作成 ( その 2) P40 9. コード生成を利用したプログラム作成 ( ポート入力 ) P47 次回 ( 第 4 回 ) は, 以下の内容を予定しています
授業のあとで 情報処理工学 : 第 3 回 10 進数を 16 進数に変換する方法と 16 進数を 10 進数に変換する方法は 標準的な方法でも良いですか? 履修申告は済みましたか? 割り算 方法 ) 54 余り 6 16 ) 3 余り 3 ) 0 第 4 回へ 201
授業のあとで 情報処理工学 : 第 3 回 10 進数を 16 進数に変換する方法と 16 進数を 10 進数に変換する方法は 標準的な方法でも良いですか? 履修申告は済みましたか? 割り算 方法 54 10 36 16 16 ) 54 余り 6 16 ) 3 余り 3 ) 0 第 4 回へ 2013/10/30 2 授業のあとで (#2) したがって 54 10 36 16 ここまでの復習 2/10/16
Microsoft PowerPoint LC1_14_論理回路シミュレータ.ppt
の期末試験 実施日 : 7/( 金 ) 限 @ 教室 ( 参照不可, 定規 OK) 成績評価 : 中間 5%, 期末 5%( 試験成績のみ ) ( 第 回 ) 特別講義 : 論理回路シミュレータ. 論理回路の基本 ( 復習 ). シミュレータ (Multiim). 回路シミュレータの概要. 設計実例 : H,F, 簡易電卓など 出題 : 前半 (~6 回 )/, 後半 (8 回 ~)/ 教科書 +(
ブロック図 真理値表 入力出力 OUTn (t = n) CLOCK LATCH ENABLE SERIAL-IN OUT 0 OUT 7 OUT 15 SERIAL OUT H L D n D n D n 7 D n 15 D n 15 L L D n No Change D n 15 ( 注 )
東芝 Bi CMOS 集積回路シリコンモノリシック TB62706BN,TB62706BF TB62706BN/BF 16 ビット定電流 LED ドライバ TB62706BN TB62706BF は 16 ビットの電流値を可変可能な定電流回路と これをオン オフ制御する 16 ビットシフトレジスタ ラッチおよびゲート回路から構成された定電流 LED ドライバです ( アノードコモン ) Bi CMOS
AKI-PIC16F877A開発キット （Ver1
STM32F101C8T6 STM32F103CxT6 マイコンキット仕様書 (Ver2012.05.11) この文書の情報は事前の通知なく変更されることがあります 本開発キットを使用したことによる 損害 損失については一切の責任を負いかねます 製造上の不良がございましたら 良品とお取替えいたします それ以外の責についてご容赦ください 変更履歴 Version Ver2012.05.08 新規 Ver2012.05.11
論理回路設計
2018 年度前期集中講義 論理回路設計 - 実習 :VHDL によるデジタル回路設計 講座の目的実習を通して 専門分野の問題発見 解決の能力を修得する - LSI 設計の基礎知識を得る - 言語 :VHDLによる設計手法を実習する - EDAツールの操作を経験する - FPGAを搭載した評価ボードで動作を確認する 東京理科大学 基礎工学部電子応用工学科 ( 非常勤講師 ) 藤岡督也 1 /80 集中講義の日程
Microsoft Word - TC4017BP_BF_J_P10_060601_.doc
東芝 CMOS デジタル集積回路シリコンモノリシック TC4017BP,TC4017BF TC4017BP/TC4017BF Decade Counter/Divider は ステージの D タイプ フリップフロップより成る 進ジョンソンカウンタで 出力を 進数に変換するためのデコーダを内蔵しています CLOCK あるいは CLOCK INHIBIT 入力に印加されたカウントパルスの数により Q0~Q9
ブロック図 真理値表 STEP CLOCK LATCH ENABLE SERIAL IN OUT 0 OUT5 OUT 7 SERIAL OUT 1 UP H L D n D n D n 5 D n 7 D n 7 2 UP L L D n+1 No change D n 6 3 UP H L D
東芝 Bi CMOS 集積回路シリコンモノリシック TB62705CP/CF/CFN TB62705CP,TB62705CF,TB62705CFN 8 ビット定電流 LED ドライバ TB62705CP / CF / CFN は 8 ビットの電流値を可変可能な定電流回路と これをオン オフ制御する 8 ビットシフトレジスタ ラッチおよびゲート回路から構成された定電流 LED ドライバです ( アノードコモン
名称 型名 SiC ゲートドライバー SDM1810 仕様書 適用 本仕様書は SiC-MOSFET 一体取付形 2 回路ゲートドライバー SDM1810 について適用いたします 2. 概要本ドライバーは ROHM 社製 2ch 入り 180A/1200V クラス SiC-MOSFET
1 1. 適用 本は SiC-MOSFET 一体取付形 2 回路ゲートドライバー について適用いたします 2. 概要本ドライバーは ROHM 社製 2ch 入り 180A/1200V クラス SiC-MOSFET パワーモジュール BSM180D12P2C101 に直接実装できる形状で SiC-MOSFET のゲート駆動回路と DC-DC コンバータを 1 ユニット化したものです SiC-MOSFET
PA-S500 取扱説明書
PA-S500 取扱説明書 Revision 1.05 改訂 2010.Dec.01 R1.00 初版 2011.Aug.02 R1.01 2 版 2012.Feb.03 R1.02 3 版 2012.Feb.16 R1.03 4 版 DIO コネクタピン番号等追加 2012.Feb.17 R1.04 5 版 DIO コネクタ型番等追加 2012.Mar.01 R1.05 6 版 ソフトウェア説明追加
タイトル
XILINX CPLD XC2C256 開発ボードのマニュアル 株式会社 http://www.csun.co.jp info@csun.co.jp 作成日 2014/8/8 copyright@2014 ホームページ :http://www.csun.co.jp メール :info@csun.co.jp 1 修正履歴 NO バージョン修正内容修正日 1 Ver1.0 新規作成 2014/8/8 この文書の情報は
CommCheckerManual_Ver.1.0_.doc
通信チェックツール (CommChecker) 取扱説明書 (Ver.1.0) 2009 ESPEC Corp. 目次 1. 使用条件 4 2. ダウンロード & インストール 5 3. 環境設定 6 3-1.RS-485 通信 6 3-2.RS-232C 通信 7 3-3.GPIB 通信 8 4. ソフトウェアの使用方法 9 4-1. 起動 9 4-2. 通信設定 10 (1)RS485 通信 10
(Microsoft Word - \214\264\215e B_\217\221\202\253\215\236\202\335\225\224.docx)
トランジスタ技術 2009 年 3 月号特集気軽にはじめる FPGA 第 5 章マルチチャネル信号発生器信号発生器の製作 ~はんだ付け不要ロジックの自在さを生かす~ ISE WebPACK を使って FPGA にソースを書き込むまでの手順 坂本三直 プロジェクトプロジェクトの新規生成 / 読み込み : CQ 出版社の HP より本スタータキット用のプロジェクトをダウンロードしてください. パソコン上にコピーできたら,Xilinx
プログラマブル論理デバイス
第 8 章プログラマブル論理デバイス 大阪大学大学院情報科学研究科今井正治 E-mail: imai@ist.osaka-u.ac.jp http://www-ise.ist.osaka-u.ac.jp/~imai/ 26/2/5 26, Masaharu Imai 講義内容 PLDとは何か PLA FPGA Gate Arra 26/2/5 26, Masaharu Imai 2 PLD とは何か
1. USB の VCP( 仮想 COM ポート ) について USB の VCP( 仮想 COM ポート ) は USB を非同期シリアル通信として使用するための USB のドライバです PC には VCP ドライバをインストールする必要があります USB の VCP( 仮想 COM ポート )
TrueSTUDIO 用 F4D_VCP の説明 V001 2014/07/05 USB の VCP( 仮想 COM ポート ) による非同期シリアル通信を行うプログラムです 無料の試用版開発ツール Atollic TrueSTUDIO for ARM Lite で作成したプロジェクトです ビルド可能なプログラムのコードサイズが 32Kbyte 以内の制限があります プログラムの開始番地は 0x08000000
「電子政府推奨暗号の実装」評価報告書
2011 情財第 399 号 情報セキュリティ対策基盤整備事業 電子政府推奨暗号の実装 評価報告書 平成 24 年 12 月 [ 改訂履歴 ] 日付改訂内容 2012 年 12 月 11 日評価報告書初版発行 2012 年 12 月 21 日 2. 評価結果 内のデータを修正 ( 表 1-1 表 1-2 表 2-1 表 2-2 表 3-1 表 3-2 表 4-1 表 4-2 表 5-1 表 5-2
スライド 1
東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x
Microsoft PowerPoint LCB_8.ppt
( 第 8 回 ) 鹿間信介摂南大学理工学部電気電子工学科 論理記号 5. 論理機能記号と論理記号 5.. 論理機能記号 5..2 論理記号 5..4 ダイオードによるゲート回路 5..3 論理回路の結線と論理ゲートの入出力特性 (DTL & TTL) 演習 頻度 中間試験結果 35 3 25 2 5 5 最小 3 最大 (6 名 ) 平均 74. 6 以上 86 人 (76%) 6 未満 27 人
Virtex-6 Clocking
Spartan-6 クロックリソース Proprietary to PALTEK CORPORATION 1 AGENDA はじめに クロックネットワーク クロックマネージメントタイル (CMT) 使用例 2 AGENDA はじめに クロックネットワーク クロックマネージメントタイル (CMT) 使用例 3 高速なクロッキング 新型アプリケーションには複雑なクロック要件が必要 : 高速クロック信号
Microsoft Word - N-TM307取扱説明書.doc
Page 1 of 12 2CHGATEANDDELAYGENERATORTYPE2 N-TM307 取扱説明書 初版発行 2015 年 10 月 05 日 最新改定 2015 年 10 月 05 日 バージョン 1.00 株式会社 テクノランドコーポレーション 190-1212 東京都西多摩郡瑞穂町殿ヶ谷 902-1 電話 :042-557-7760 FAX:042-557-7727 E-mail:info@tcnland.co.jp
ＶＬＳＩ工学
25/1/18 計算機論理設計 A.Matsuzawa 1 計算機論理設計 (A) (Computer Logic Design (A)) 東京工業大学大学院理工学研究科電子物理工学専攻 松澤昭 3. フリップフロップ回路とその応用 25/1/18 計算機論理設計 A.Matsuzawa 2 25/1/18 計算機論理設計 A.Matsuzawa 3 注意 この教科書では記憶回路を全てフリップフロップと説明している
UMB-CP2114 User's Manual
UMB-CP2114 ユーザーズマニュアル 第 1 版 金子システム株式会社 1 ご注意 1. 本資料に記載されている内容は本資料発行時点のものであり 予告なく変更することがあります 当社製品のご購入およびご使用にあたりましては 当社ホームページを通じて公開される情報を参照ください 2. 当社から提供する情報の正確性と信頼性には万全を尽くしていますが 誤りがないことを保証するものではありません 当社はその使用に対する責任を一切負いません
EB-RL7023+SB/D2
RL7023 Stick/IPR ユーザーズ マニュアル テセラ テクノロジー株式会社 Rev :2.0 2014/9/30-1 - 目次 1 本書の概要... 3 2 PC 動作環境の説明... 4 3 USB ドライバのインストール... 4 3.1 RL7023 Stick の接続... 4 3.2 USB ドライバのインストール... 4 3.3 USB ドライバのダウンロード... 5 4
CoIDE 用 F4D_VCP の説明 V /07/05 USB の VCP( 仮想 COM ポート ) による非同期シリアル通信を行うプログラムです Free の開発ツール CoIDE で作成した STM32F4 Discovery 用のプロジェクトです プログラムの開始番地は 0x
CoIDE 用 F4D_VCP の説明 V001 2014/07/05 USB の VCP( 仮想 COM ポート ) による非同期シリアル通信を行うプログラムです Free の開発ツール CoIDE で作成した STM32F4 Discovery 用のプロジェクトです プログラムの開始番地は 0x08000000 です デバッグが可能です 目次 1. USB の VCP( 仮想 COM ポート )
KEIm-08SoMハードウェアマニュアル
KEIm-08SoM ハードウェアマニュアル Ver.1.1.2 はじめにこの度は KEIm 製品をお買い上げいただき誠にありがとうございます 本製品をご使用になる前に 本マニュアル及び関連資料を十分ご確認いただき 使用上の注意を守って正しくご使用ください 取扱い上の注意 本書に記載されている内容は 将来予告なく変更されることがあります 本製品のご使用にあたっては 弊社窓口又は弊社ホームページなどで最新の情報をご確認ください
PRONETA
PRONETA 操作概要 PROFINET IO デバイスの無償診断ツール シーメンス株式会社デジタルファクトリー事業本部ファクトリーオートメーション部 2015 年 12 月 22 日 目次 ここで紹介している操作は PRONETA バージョン 2.2 を基にしています PRONETA 概要 3 動作環境と起動方法 4 ホーム画面 5 ネットワーク解析画面 6 IOチェック画面 9 設定画面 13
NI 6601/6602 キャリブレーション手順 - National Instruments
キャリブレーション手順 NI 6601/6602 目次 このドキュメントでは NI 6601/6602 データ集録デバイスのキャリブレーションについて説明します 概要... 2 キャリブレーションとは... 2 検証が必要である理由は... 2 検証の頻度は... 2 ソフトウェアとドキュメント... 2 ソフトウェア... 2 ドキュメント... 3 テスト装置... 3 テスト条件... 3 キャリブレーションの手順...
Handsout3.ppt
論理の合成 HDLからの合成 n HDLから初期回路を合成する u レジスタの分離 u 二段 ( 多段 ) 論理回路への変形 n 二段論理回路の分割 n 多段論理回路への変形 n 多段論理回路の最適化 n テクノロジマッピング u 面積, 速度, 消費電力を考慮したライブラリの割当 1 レジスタの分離 process (clk) begin if clk event and clk = 1 then
Report Template
MachXO2 EFB(Embedded Function Block) 1 目次 1 このドキュメントの概要 3 2 EFB の構成 4 3 EFB とハードマクロの生成と注意事項 5 3.1 EFB Enables タブの設定... 5 3.2 I2C タブの設定... 6 3.3 SPI タブの設定... 7 3.4 Timer/Counter タブの設定... 9 4 Wishbone から
PowerPoint プレゼンテーション
2017 年度 v1 1 機械工学実験実習 オペアンプの基礎と応用 オペアンプは, 世の中の様々な装置の信号処理に利用されています本実験は, 回路構築 信号計測を通し, オペアンプの理解をめざします オペアンプの回路 ( 音楽との関連 ) 入力信号 機能 - 振幅の増幅 / 低減 ( 音量調整 ) - 特定周波数の抽出 ( 音質の改善 ) - 信号の合成 ( 音の合成 ) - 信号の強化 ( マイクに入力される微弱な音信号の強化
Microsoft PowerPoint - 7.Arithmetic.ppt
第 7 章デジタル演算回路 1 デジタル信号処理音声, 音楽, 通信信号 信号 = 符号付き 2 進データ 負の数値の表現方法 2 2 進数 n ビット n-1 =Σb i 2 i 0 2 の補数 +=2 n n-1 n-1 2 n =1+Σb i 2 i +Σb i 2 i 0 0 n-1 =2 n ー =1+Σb i 2 i 0 3 2 進数の補数 2 の補数 各桁のビットを反転した後で最下位に
PowerPoint プレゼンテーション
コンパイラとプログラミング言語 第 3 4 週 プログラミング言語の形式的な記述 2014 年 4 月 23 日 金岡晃 授業計画 第 1 週 (4/9) コンパイラの概要 第 8 週 (5/28) 下向き構文解析 / 構文解析プログラム 第 2 週 (4/16) コンパイラの構成 第 9 週 (6/4) 中間表現と意味解析 第 3 週 (4/23) プログラミング言語の形式的な記述 第 10 週
論理回路設計
2017 年度前期集中講義 論理回路設計 - 実習 :VHDL によるデジタル回路設計 - 講座の目的実習を通して 専門分野の問題発見 解決の能力を修得する - LSI 設計の基礎知識を得る - 言語 :VHDLによる設計手法を実習する - EDAツールの操作を経験する - FPGAを搭載した評価ボードで動作を確認する 東京理科大学 基礎工学部電子応用工学科 ( 非常勤講師 ) 藤岡督也 1 /76
正転時とは反対に回転する これが逆転である 図 2(d) の様に 4 つのスイッチ全てが OFF の場合 DC モータには電流が流れず 停止する ただし 元々 DC モータが回転していた場合は 惰性でしばらく回転を続ける 図 2(e) の様に SW2 と SW4 を ON SW1 と SW3 を O
コンピュータ工学講義プリント (1 月 29 日 ) 今回は TA7257P というモータ制御 IC を使って DC モータを制御する方法について学ぶ DC モータの仕組み DC モータは直流の電源を接続すると回転するモータである 回転数やトルク ( 回転させる力 ) は 電源電圧で調整でき 電源の極性を入れ替えると 逆回転するなどの特徴がある 図 1 に DC モータの仕組みを示す DC モータは
Quartus II はじめてガイド - プロジェクトの作成方法
- Quartus II はじめてガイド - プロジェクトの作成方法 ver. 9.0 2009 年 5 月 1. はじめに Quartus II はユーザ デザインをプロジェクトで管理します プロジェクトは デザインのコンパイルに必要なすべてのデザイン ファイル 設定ファイルおよびその他のファイルで構成されます そのため開発を始めるには まずプロジェクトを作成する必要があります この資料では Quartus
2STB240PP(AM-2S-G-005)_02
項目記号定格単位 電源 1 印加電圧電源 2 印加電圧入力電圧 (1 8) 出力電圧 ( ) 出力電流 ( ) 許容損失動作周囲温度保存周囲温度 S CC I o Io Pd Topr Tstg 24.0 7.0 0.3 S+0.3 0.3 CC+0.3 0.7 +75 45 +5 (1)S= 系項目 記号 定格 単位 電源 1(I/F 入力側 ) 電源 2(I/F 出力側 ) I/F 入力負荷抵抗
オンチップ・メモリ クイック・ガイド for Cyclone III
ver.9.1 2010 年 1 月 1. はじめに アルテラ社製 FPGA デバイスにおいてオンチップ メモリ (FPGA 内部で RAM や ROM などを構成 ) を実現するには Memory Compiler メガファンクションを使用します Memory Compiler メガファンクションは Cyclone シリーズ, Arria シリーズ, Stratix シリーズ, HardCopy
形式 :PDU 計装用プラグイン形変換器 M UNIT シリーズ パルス分周変換器 ( レンジ可変形 ) 主な機能と特長 パルス入力信号を分周 絶縁して単位パルス出力信号に変換 センサ用電源内蔵 パルス分周比は前面のスイッチで可変 出力は均等パルス オープンコレクタ 電圧パルス リレー接点パルス出力
計装用プラグイン形変換器 M UNIT シリーズ パルス分周変換器 ( レンジ可変形 ) 主な機能と特長 パルス入力信号を分周 絶縁して単位パルス出力信号に変換 センサ用電源内蔵 パルス分周比は前面のスイッチで可変 出力は均等パルス オープンコレクタ 電圧パルス リレー接点パルス出力を用意 密着取付可能 アプリケーション例 容積式流量計のパルス信号を単位パルスに変換 機械の回転による無接点信号を単位パルスに変換
スライド 1
東北大学工学部機械知能 航空工学科 2018 年度クラス C3 D1 D2 D3 情報科学基礎 I 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x n ), i
8051 개발보드 메뉴얼
ㄴㄴㄴ標準 U-STYLE ボード (Model:DM-USTYLE V1.0 ) マニュアル 改訂日 : 2015 年 11 月 24 日 1. Arduino At Heartプロトタイプ標準 U STYLEボード (DM-USTYLE V1.0) のご紹介 アドゥイノウノブートローダが書き込んだATMEGA328P-PUを使用 Arduino At Heart( ) プロトタイプのボードの互換コネクタと
ydez-usb マニュアル 写真 やなごデザイン有限会社
ydez-usb マニュアル 写真 やなごデザイン有限会社 http://www.yanago.co.jp 2015.5.15 1 ご使用使用になるまえに このたびは ydez-usb をお買い上げ頂きまして誠にありがとうございます 本書では 本製品を利用するにあたっての注意事項 活用法など記載していますので ご一読いただき 正しくお使いください 梱包内容 本製品には 以下の品々により構成されています
Jan/25/2019 errata_c17m11_10 S1C17 マニュアル正誤表 項目 リセット保持時間 対象マニュアル発行 No. 項目ページ S1C17M10 テクニカルマニュアル システムリセットコントローラ (SRC) 特性 19-3 S1C17M20/M
Jan/25/2019 errata_c17m11_10 S1C17 マニュアル正誤表 項目 リセット保持時間 対象マニュアル発行 No. 項目ページ S1C17M10 テクニカルマニュアル 413180100 19.4 システムリセットコントローラ (SRC) 特性 19-3 S1C17M20/M21/M22/M23/M24/M25 テクニカルマニュアル 413556900 21.4 システムリセットコントローラ