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- はな かやぬま
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1 20 II , namba@faculty.chiba-u.jp Web ,, \,", 2000
2 7. : 1 1 CPU CPU 1 Intel Pentium AMD Athlon x86 x86 Apple Macintosh PowerPC Sun Microsystems SPARC ( ) 1 DSC-11 2 LED 1Hz 4Hz DSC CLEAR STOP RUN STOP RUN STEP AUTO (STEP) (AUTO) ADDRESS DATA (ADDRESS) (DATA) READ WRITE READ WRITE ADDRESS ADDRESS DATA 5 DATA
3 1: Hi JAB Lo LTR 4Hz (Hi) 1Hz (Lo) WS 8 F/E STEP STEP (J/0) AUTO EXEC LED FETCH LED HALT READ READ WRITE 2.2 WRITE LED ALU ALU
4 1: J/n 000 n 0 0 n 1 0 A/n 001 n B/n 010 n L/n 011 n T/n 100 n R/n 101 n W/n 110 n S/n 111 n 0 1 P.15 ACCUMLATOR (2 0 ) = = L/5 A/5 T/5 W/5 J/0 L/5 5 A/5 5
5 T/5 5 W/5 5 J/ : L/ : A/ : T/ : W/ : J/ : READ WRITE 1. STOP STOP RUN (a) ADDRESS DATA ADDRESS (b) (c) READ WRITE WRITE (a) ADDREEE DATA DATA (b) (c) READ WRITE WRITE STEP STEP AUTO 2. STOP RUN RUN 3. CLEAR 4. 1 F/E 5. F/E
6 STEP AUTO AUTO STOP RUN RUN R/8 % B/8 L/8 T/8 J/6 W/8 B/8% J/0 2 3 R/9 % T/9 L/9 W/9 J/4 L/8 A/8 J/1 A/9%,, 1993.,, 1993., (,,, 2000)
7 1 7. : 2 COMET II COMET II COMET II CASL II 8 (GeneralRegister, GR) 2 COMET II CASL II ( 2.1 COMET II 2 ) Windows x86 ALU :5-8! 16 : 32 (=3228 )! 65,536 (=65; ) COMET II 16 COMET II \" COMET II COMET II 2.3 CASL II 2.2 COMET II 1, 2 COMET II Pentium 3 () 0 1 3
8 Address Register (5bit) Program Counter (5bit) MEMORY (32byte) Instruction Register (8bit) Decoder Memory Register (8bit) Accumulator (8bit) ALU Overflow Flag Register (1bit) Working Register (8bit) INPUT OUTPUT 1: Address Register (16bit) Program Counter (16bit) MEMORY (65,536 word) Stack Pointer (16bit) Instruction Register (16bit) Decoder Memory Register (16bit) General Register 0 (16bit) General Register 1 (16bit) General Register 7 (16bit) ALU Flag Regiter (3bit) (Overflow Flag, Sign Flag, Zero Flag) Working Register (16bit) INPUT OUTPUT 2: COMET II
9 ' $ EX1 START L / 5 A / 5 T / 5 W / 5 J / LD GR0,X & X DC 3 ADDA GR0,X ; 2 ST RET END GR0,X % 3: 4: 2X 3 CASL II 4 X 2 2X CASL II CASL II COMET II COMET II 3.1 CASL II 2.4 ; 4 EX1, X START, LD GR0,X 3 OS C Java Perl C ANSI C 1 8 (GR0 GR7) \111 (, ) " \ " 111 \ " L/5 \5 ( ) "
10 \ " L \5 " 5 CASL II GR0,X \," 2 DC C (DC 3 int a=3;) DS (DS 3 int a[3];) \," \;" 3.3 / 4 LD ST 4 3 \; 2 " L T LD GR0,X X GR0 3.2 CASL II CASL II 4 1 COMET II GR0 GR7 8 START START ST GR0,X GR0 X () START START LD GR0,GR1 END END 3.4 DC DC 3,4,6 \," 4 ADDA ADDA GR0,X GR0 X COMET II 10 DC #1A # 16 DS DS 3 3 SUBA : AND : OR : XOR : ADDA SUBA A COMET II (NOT) 01 (= ) XOR
11 ' EX2 START LD LAD GR0,X GR1,0 CPA GR0,GR1 ; GR0 0 JPL SUBA SUBA L1 GR0,X GR0,X L1 ST GR0,X & RET X DC -3 END $ 0 ST LD % 1 3 LAD GR1,0 GR1 0 LAD 5: LAD ( ) 3.5 RET CPA 4 CPA GR0,GR1 GR0 GR1 J/0 SUBA GR0 COMET II CPA RET JPL X 1 J COMET II WCASL-II CASL COMET FR CPA GR0,GR1 JMI : 0 ( ) JNZ : 0 ( ) JZE : 1 ( ) JOV : 1 JUMP: 0 1 COMET II SUBA 001 SUBA GR0 0 1
12 ' EX3 START LAD LAD LD CNT DC 4 & GR2,0 GR3,1 GR1,CNT L1 SUBA GR1,GR3 ; --GR1 ADDA GR2,TBL,GR1 LD GR1,GR1 ; if ( GR1!= 0) JNZ ST RET L1 GR2,SUM TBL DC 4,3,8,2 SUM DC 0 END 6: ADDA, SUBA, CPA A ADDL, SUBL, CPL L ( ) ( ) #4000+#4000=# = ADDA = ADDL 0 $ (16 ) 2 TBL GR1 3 GR1 2 LD GR0,0,GR1 0+GR1 % GR0 LD GR0,GR1,GR2 GR0 LD GR1,X,GR0 LAD 2 1 LAD Load Address C & (* ), (,,, 2000). 5 6 CNT TBL 5 ADDA GR2,TBL,GR1 2 TBL (30) 16 + GR1 (30) 16 GR2 (30) 16 TBL
13 . COMET II FR NOP no operation 1 0 r x adr LD r,adr[,x] load 1 r x adr ST r,adr[,x] store 2 r x adr LAD r,adr[,x] load address 4 r1 r2 LD r1,r2 load 2 0 r x adr ADDA r,adr[,x] add arithmetic 1 r x adr SUBA r,adr[,x] substract arithmetic 2 r x adr ADDL r,adr[,x] add logical 3 r x adr SUBL r,adr[,x] substract logical 4 r1 r2 ADDA r1,r2 add arithmetic 5 r1 r2 SUBA r1,r2 substract arithmetic 6 r1 r2 ADDL r1,r2 add logical 7 r1 r2 SUBL r1,r2 substract logical 3 0 r x adr AND r,adr[,x] and 1 r x adr OR r,adr[,x] or 2 r x adr XOR r,adr[,x] exclusive or 4 r1 r2 AND r1,r2 and 5 r1 r2 OR r1,r2 or 6 r1 r2 XOR r1,r2 exclusive or 4 0 r x adr CPA r,adr[,x] compare arithmetic 1 r x adr CPL r,adr[,x] compare logical 4 r1 r2 CPA r1,r2 compare arithmetic 5 r1 r2 CPL r1,r2 compare logical 5 0 r x adr SLA r,adr[,x] shift left arithmetic 1 r x adr SRA r,adr[,x] shift right arithmetic 2 r x adr SLL r,adr[,x] shift left logical 3 r x adr SRL r,adr[,x] shift right logical x adr JMI adr[,x] jump on minus 2 0 x adr JNZ adr[,x] jump on non zero 3 0 x adr JZE adr[,x] jump on zero 4 0 x adr JUMP adr[,x] unconditional jump 5 0 x adr JPL adr[,x] jump on plus 6 0 x adr JOV adr[,x] jump on overow x adr PUSH adr[,x] push 1 r 0 POP r pop x adr CALL adr[,x] call subroutine RET return from subroutine F 0 0 x adr SVC adr[,x] supervisor call [] FR r, r1, r2 GR0 - GR7 0-7 adr x GR1 - GR
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