STRJ WS: March 4, 2003, 設計 TF/PIDS/FEP クロスカット 設計 TF/PIDS/FEP クロスカット報告 低電力 SoC のロードマップ - モバイルマルチメディアへのアプローチ - 設計 TF 主査日立製作所内山邦男
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1 設計 TF/PIDS/FEP クロスカット報告 低電力 SoC のロードマップ - モバイルマルチメディアへのアプローチ - 設計 TF 主査日立製作所内山邦男
2 本クロスカットの目的と活動内容 低電力 SoCのロードマップ作成と問題点 技術課題の明確化 (1) モバイルマルチメディアの動向調査 (2) 現状 (0.18um) の低電力 SoCの分析 (3) 低電力 SoC 設計モデルの作成 ( 初期モデル 集積度トレンドの設定 ) (4) 設計モデルとHP LOP(-HS -UHS) LSTP デバイスモデルを用いた設計パラメータの検証 ( 動作周波数 消費電力の確認 )
3 デジタル民生機器の動向 : モハ イルマルチメテ ィア機器
4 マルチメディア処理の要求性能 MPEG1 伸張 JPEG 伸張圧縮 MP/ML MPEG4 MPEG2 伸張 MP/HL 圧縮 GOPS 100 MPEG Dolby-AC3 単語認識 タスク限定 タスク限定 文章翻訳 ケースヘ ース 音声自動翻訳 2 次元描画 3 次元描画 10Mpps 100Mpps FAX Data モテ ム VoIP モテ ム声紋認識 顔認識 ソフトウェア無線動画像認識 GOPS: Giga Operations Per Second
5 PDA 向け SoC の例 機器仕様 使用時間 6-10Hr MM アフ リ MP3 JPEG 簡易動画 0.18um/400MHz/470mW (typ.) PWM FICP RTC SSP PWR CPG CPU プロセッサ領域 6.5MTrs. Max 400MHz Sound USB if I2C USB GPIO OST I-cache 32KB D-cache 32KB MMC MMC I2S DMA cnt. KEY UART AC97 MEM Cnt. LCD Cnt. データ転送領域 100MHz ペリフェラル領域 4 48MHz SDRAM 64MB Flash 32MB LCD
6 機器仕様 通話時間 140min. 待受け時間 200Hr MM アフ リ MP3 JPEG MPEG4 Java 携帯電話向け SoC の例 RF Baseband SoC RAM ROM Flash プロセッサ領域 133MHz データ転送領域 66MHz 0.18um/133MHz/170mW (typ.) 13.4Trs. ( 内 SRAM:9.5Mtrs.) CPU Cache 32KB MFI DSP URAM 128KB XYRAM 16KB MEM Cnt. CPG WDT CMT DMAC RAM VIF SCIF SIOF FLC MMC KEYIF RAM ROM Flash LCD ペリフェラル領域 - 33MHz CMOS camera Bluetooth Sound NAND/AND Flash MMC KEY
7 低電力 SoC の設計モデル 高周波領域動作周波数 : F h F h TL h 論理部 CPU, FPU, DSP, Media Proc. HW accelerator, Config. Arrays,.. F h TM h メモリ部 トランシ スタ数 : トランシ スタ数 : TL = TL h +TL l TM = TM h +TM l Cache, XY memory, Work memory, 低周波領域動作周波数 : F l F h TL h Memory cnt., DMAC, Graphic eng., Peripheral module,.. (Ser., Par., Comm.,.) F l TM l 2 nd -Cache, 2 nd - work mem., Global mem., Temp. buffer,.
8 低電力 SoC 設計モデルの初期値 39.7Mtrs. / 64mm 2 高周波領域 F h : 180MHz (LSTP) 330Hz (LOP) 620MHz (HP) 低周波領域 論理部 11.5Mtrs. 4.7Mtrs. メモリ部 28.2Mtrs. 8.6Mtrs. F l = F h / 4 6.8Mtrs. 19.6Mtrs.
9 集積度のロードマップ 1200 Mtrs. チッフ 面積 :64mm 2 Tr 数増加率 : x1.26/year (x2/3years) トランシ スタ数 メモリ ( 低周波 ) 論理 ( 低周波 ) メモリ ( 高周波 ) 論理 ( 高周波 )
10 チップ面積の分析 200 mm チップ面積 mm u 0.25u 0.18u 0.13u テクノロジーノード ref. ISSCC, CoolChips
11 デバイスモデル HP: High performance LOP, LOP-HS, LOP-UHS: Low operating power, -high speed, -ultra high speed LSTP: Low standby power Year of Production Technology Node DRAM nm PhysicalGate Length (HP) nm (LOP&LSTP) nm Supply Voltage (HP) V Supply Voltage (LOP) V Supply Voltage (LSTP) V CV/I (HP) ps CV/I (LOP) ps CV/I (LOP-HS) ps CV/I (LOP-UHS) ps CV/I (LSTP) ps Isd,leak (HP) A/um 3.00E E E E E E-05 Isd,leak (LOP) A/um 1.00E E E E E E-08 Isd,leak (LOP-HS) A/um 1.00E E E E E E-07 Isd,leak (LOP-UHS) A/um 1.00E E E E E E-06 Isd,leak (LSTP) A/um 1.00E E E E E E-11
12 動作周波数の設計目標 GHz x1.2 / year x1.1 / year F h 動作周波数 F l =F h /4 ( 高周波領域 ) F l ( 低周波領域 )
13 動作周波数の算出モデル F next /F now Td now /Td next Cg now /Cg next V now /V next Ids next /Ids now (C V/I) now / (C V/I) next Td clk Tc=T clk-q + Td + T setup +T skew clk
14 動作周波数の見積もり 動作周波数 GHz HP LOP-UHS LOP-HS LOP LSTP
15 消費電力の算出モデル 消費電力 P P = p f C Vdd 2 +p Isc Δtsc Vdd f+ileak Vdd + Idc Vdd ダイナミック電力貫通リーク電力 直流 Cnext=Cnow x k x B と想定 k : スケーリンク 係数 B : 素子数増加率 Tr 当たりの消費電力 logic : memory = 4.4 : 1 logic 部のリーク電流 = (7xLg) x ケ ート数 x I leak SRAM 部のリーク電流 = = 2x(3xLg) x ヒ ット数 x I leak * sub-threshold のみ計算
16 消費電力の設計目標 現状 携帯電話動作時 :50~200mW 待機時 :10~100uA PDA 動作時 :200~800mW 待機時 : ~1mA 今後 バッテリ能力改善 動作時 待機時電力が緩和 機器温度 ( 体感温度 ) が問題 動作時電力の制約 動作時 :~1W
17 消費電力の見積もり (HP モデル ) 70 W 57.4W:1.8(d)+55.6(l) 消費電力 W:0.53(d)+3.52(l) 0.58W: 0.46(d)+0.12(l) リーク (l) タ イナミック (d)
18 消費電力の見積もり (LOP モデル ) 12 W LOP LOP-HS LOP-UHS リーク (l) タ イナミック (d) 消費電力 LOP:0.38W/0.0013(l) LOP-HS:0.45W/0.013(l) LOP-UHS:0.64W/0.13(l) LOP:1.25W/0.021(l) LOP-HS:1.45W/0.21(l) LOP-UHS:3.44W/2.1(l)
19 消費電力の見積もり (LSTP モデル ) 2.5 W 2091mW:2091(d)+0.125(l) 2.0 消費電力 mW: 160(d) (l) 490mW:490(d) (l) リーク (l) タ イナミック (d)
20 消費電力 / 周波数比 HP LOP-UHS LOP-HS LOP LSTP 消費電力 / 周波数比 mw/mhz
21 まとめ 低電力 SoCの設計モデルを作成 設計モデルとHP LOP(-HS -UHS) LSTP デバイスモデルを用いて設計パラメータを検証 低電力 SoCの設計において (1)HP: 設計困難 LOP-UHS: 設計難易度大 (2010~) (2)LOP LOP-HS: 低電力 SoC 設計の中心モデル (3)LSTP: 低スタンバイ指向のSoC (4) 電力性能比 (mw/mhz):lop<lop-hs<lstp better 今後 設計モデル パラメータ算出モデルの更なる詳細化により 設計 プロセス両面での課題の具体化が必要
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