熊本大学学術リポジトリ Kumamoto University Repositor Title FPGA を用いた Latching Scaler 回路の試作 Author(s) 伊藤, 康彦 ; 今津, 節男 ; 長壁, 正樹 ; 中西, 秀哉 Citation Issue date

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しょうぶねごろ
5 years ago
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1 熊本大学学術リポジトリ Kumamoto University Repositor Title FPGA を用いた Latching Scaler 回路の試作 Author(s) 伊藤, 康彦 ; 今津, 節男 ; 長壁, 正樹 ; 中西, 秀哉 Citation Issue date Type URL Presentation Right

2 FPGA を用いた Latching Scaler 回路の試作伊藤康彦 1, 今津節男 * 2, 長壁正樹 * 3, 中西秀哉 * 4 * 1 核融合科学研究所技術部,* 2 ( 有 ) プレテック,* 3 核融合科学研究所プラズマ加熱物理研究系, * 4 高温プラズマ物理研究系 1. 概要核融合科学研究所では大型ヘリカル実験装置 (LHD) において, イオン温度が 6000 万度以上の高温プラズマが生成され, そのイオン温度計測法の一つとしてプラズマから放出される中性粒子の挙動を測定するものがあるこの中性粒子測定装置において検出粒子数を計数するための回路が Latching Scaler であり, 要求される主な仕様は最高 150MHz の 8 チャンネルパルス入力を 16bit カウンタで計数し, 最短 1μs 周期の latch 入力信号タイミングで計数値を 32MB のメモリに転送して Ethernet へ送出するものであるこの試作にあたり回路は概ね市販の FPGA ボード (SUZAKU-V:SZ410, Atmark Techno 社 ) 内に構成され, 他はパルス入力及び電源回路のみであるが, 入力回路が高速対応となるため様々な問題を抱えた本稿ではそれらの解決のために行った対策について述べる 2. 回路構成及び動作 (1) 回路全体の構成 ( 図 1) 本回路の基本的な動作は, 粒子検出器から出力された NIM(Nuclear Instrument Modules) 規格レベルのパルス信号をコンパレータで Low Voltage TTLレベルに変換し, これを FPGA(Field Programmable Logic Gate Array, Xilinx 社, Vertex4 XC4VFX12) 内に構成された latching scaler 回路で計数し, ラッチ入力信号のタイミングで計数値をメモリに転送し, このデータを Ethernet へ送出するものである Latching Scaler の動作条件設定, 計数データの取得及び,LAN Controller の制御等は FPGA 内にハードコアとして組み込まれた CPU(PowerPC405) が行い,OS は Linux を使用している図 1. 回路全体の構成 (2) latching scaler の回路構成 ( 図 2) 検出器入力信号は 16bit 非同期カウンタで計数し, 計数値はラッチ入力信号タイミングで保持するラッチ時の動作モードは連続カウントモードとカウンタクリアモードの 2 種類であるカウント許可制御は CPU 側からの命令または外部トリガ信号から行い, 停止の場合は Inhibit 入力時または, ラッチ回数が規定値を超えた場合,FIFO(First In First Out) のメモリ使用量が容量を超えた場合に行う 16bit カウンタとラッチの動作タイミングは非同期であるためカウンタをグレイコード型として計数値取得時の誤差の軽減を図ったシステムクロック周波数は計数部とラッチ部が 150MHz 回路動作設定レジスタと DMA (Direct Memory Access) 転送部が 100MHz と異なるため,FIFO の入出力クロックは非

同期で独立してある FIFO 蓄積データは Xilinx Cash Link バスを通してメモリへ最大 32MB まで DMA 転送されるこの FIFO の役割は主に 2 つあり 1)LAN へのデータ送出が滞った場合に最初は XCL バスで用意された 1kB の FIFO にデータが蓄積されるがここが一杯になった場合のバッファとして 2)DMA 転送は一度に 8 バイト転送するため計

回路基板設計 (1)回路設計本回路の主要部となる FPGA ボードは当所で採用実績の多い SUZAKU を選択した従来は SZ130 型を利用していたが多くのメモリ容量を確保したいため倍容量である 64MB の SZ410 型を選択したメモリ領域は Latching Scaler と Linux 用に等分割してある FPGA の変更により CPU が SZ130 で使用していた

3 同期で独立してある FIFO 蓄積データは Xilinx Cash Link バスを通してメモリへ最大 32MB まで DMA 転送されるこの FIFO の役割は主に 2 つあり 1)LAN へのデータ送出が滞った場合に最初は XCL バスで用意された 1kB の FIFO にデータが蓄積されるがここが一杯になった場合のバッファとして 2)DMA 転送は一度に 8 バイト転送するため計数データが 8 バイト分準備されるまでの一時記憶として本 FIFO にデータを蓄積する図 2. Latching Scaler の回路構成 3. 回路基板設計 (1)回路設計本回路の主要部となる FPGA ボードは当所で採用実績の多い SUZAKU を選択した従来は SZ130 型を利用していたが多くのメモリ容量を確保したいため倍容量である 64MB の SZ410 型を選択したメモリ領域は Latching Scaler と Linux 用に等分割してある FPGA の変更により CPU が SZ130 で使用していた MicroBlaze から PowerPC に変更されたため MMU Memory Management Unit を利用することになりアプリケーションソフト側とメモリとのデータ入出力において SZ130 では C 言語のポインタにより直接メモリへアクセスできたが SZ410 ではデバイスドライバの製作が必要となった NIM LVTTL 変換部は回路を簡素化するため正負電源の 150MHz コンパレータ LT1715 を用い電流駆動力強化のためバッファ NC7SZ125 を挿入した (2)基板設計プリント基板は４層基板が望ましいがコストの関係で両面を採用したまた以前に 200MHz の ECL 回路をベタアース付両面穴あき基板で良好な動作ができた経験があったため両面でも多少高速動作に配慮したパターン設計で動作できるであろうと判断した 4. 回路試作不具合対策 (1)試作１回目最初に試作した基板を図 3 に示す 4 チャンネル構成でコンパレータは Positive Emitter Coupled Logic 出力の ADCMP561 を SUZAKU-V SY100ELT23 使用し試験用にその出力を Low Voltage PECL として SUZAKU に供給するチャンネルとその間に LVPECL to LVTTL コンバータ SY100ELT23 を挿入するチャンネルに分割した結果はコンパレータの応答速度が 750psec と超高速であったためこれにパターン設計が対応されず波形が乱れてしまい SUZAKU の入力バッファ後の波形図 4 のようにダブルパルス様の状態が解消できずこのコンパレータの利用を諦めた ADCMP561 図 3. 1 回目試作基板

(2) 試作 2 回目本回路の仕様では必要以上に高速であるコンパレータ ADCMP561 を仕様に合った LT1715 に変更した 2 回目の誤動作で発生したダブルパルス試作基板を図 5 に示す回路構成は最終的に図 1 となるが当初は電流駆動バッファを挿入していない SUZAKU が未接続の状態では良好な波形 ( 図 7) が得られるがこれを接続するとコネクタ等の容量負荷が増加し図

FPGA 内バッファ出力波形駆動能力が 24mA と高いバッファ NC7SZ125 を挿入し, その入力抵抗に 220Ω を付加,Rsin を 150Ω に減少して FPGA に必要な入力レベルを維持することができた電流駆動バッファ基板 LT1715 NC7SZ125 図 5 2 回目試作基板図 6 電流駆動バッファ基板 LVTTL の H レベルを満足できない図 7.

4 (2) 試作 2 回目本回路の仕様では必要以上に高速であるコンパレータ ADCMP561 を仕様に合った LT1715 に変更した 2 回目の誤動作で発生したダブルパルス試作基板を図 5 に示す回路構成は最終的に図 1 となるが当初は電流駆動バッファを挿入していない SUZAKU が未接続の状態では良好な波形 ( 図 7) が得られるがこれを接続するとコネクタ等の容量負荷が増加し図 8 の様な振幅が抑圧された波形となり,FPGA の入力バッファの論理レベルを満足できなかった対策として SUZAKU の入力抵抗 Rsin を 220Ωとして LT1715 の定格出力電流 15mA まで流して波形の安定を図るも結果は不良であったさらに図 4. FPGA 内バッファ出力波形駆動能力が 24mA と高いバッファ NC7SZ125 を挿入し, その入力抵抗に 220Ω を付加,Rsin を 150Ω に減少して FPGA に必要な入力レベルを維持することができた電流駆動バッファ基板 LT1715 NC7SZ125 図 5 2 回目試作基板図 6 電流駆動バッファ基板 LVTTL の H レベルを満足できない図 7. LT1751 の出力波形 220Ω 負荷図 8. LTf1751 の出力波形 220Ω//SUZAKU 接続しかし 150MHz パルスを入力した場合において,2 チャンネル入りコンパレータの両チャンネルを同時に動作させるとそれらの位相関係によっては出力波形が相互干渉して振幅が抑圧される現象が発生した ( 図 9) 対策としてスルーホールを通してコンパレータの基板裏面に実装していたバイパスコンデンサ (1608, 0.01μF) を表面に移動したところ振幅抑圧が軽減され必要なロジックレベルを満足することができた ( 図 10) 実際に 1μs 周期でメモリに転送され

5 たデータを読出し,16bit カウンタがオーバーフローするまでのチャンネル間計数誤差を確認したところ ±1 カウント以内に収まっていた振幅が抑圧されている図 9. LT1751 の 2 回路動作時出力波形バイパスコンデンサ配置変更前図 10. LT1751 の 2 回路動作時出力波形バイパスコンデンサ配置変更後 5. まとめ高温プラズマ中の中性粒子数を計数するための,FPGA ボード (SUZAK-V:SZ410) を利用した 4 チャンネル Latching Scaler 回路を試作した回路への入力パルス周波数は 150MHz まで要求され, 入力回路を両面プリント基板上に実装し, 2 度の試作を経て実用レベルのパルス計数を行うことができた今後は本試作基板でソフトウェアの動作試験を行い, 次に 8 チャンネルを実装した量産用の試作基板を製作する予定である

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Microsoft Word - N-TM307取扱説明書.doc Page 1 of 12 2CHGATEANDDELAYGENERATORTYPE2 N-TM307 取扱説明書初版発行 2015 年 10 月 05 日最新改定 2015 年 10 月 05 日バージョン 1.00 株式会社テクノランドコーポレーション 190-1212 東京都西多摩郡瑞穂町殿ヶ谷 902-1 電話 :042-557-7760 FAX:042-557-7727 E-mail:info@tcnland.co.jp