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1 アナログ回路開発 4 年を振り返って ADC を中心とした技術の変遷と今後 松澤昭 東京工業大学

2 内容 はじめに バイポーラの時代 並列型 (Flash) ADC Bi-CMOS の時代 直並列型 ( 抵抗補間 )ADC CMOS の時代 直並列型 ( 容量補間 )ADC パイプライン ADC CMOS 超高速 ADC ゲート補間 ADC DVD 用アナデジ混載 SoC の実現 SA-ADC の革新 容量とダイナミック回路変換エネルギー / デジタルアシスト技術 : ミスマッチ補償 今後の ADC 開発の展望 SAR を中心としたハイブリッド型 ADC SAR+ ΣADC ダイナミックアンプ まとめ

3 デジタルビデオ技術の開発開始 年に松下電器に入社し 979 年に中央研究所に配属された 978 年に松下電器は総力を結集し 6 時間録画の VHS ビデオの開発に成功 以後ビデオ関連の売り上げは 兆円規模に達し 大黒柱に成長 ビデオ機器はアナログ技術の粋と言うべきものであったが 次のデジタルビデオの開発に向けての研究が開始された 979, 中央研究所の配属同期と Panasonic VHS Video NV-6, 979

4 ADC の変換方式 4 Flash, SAR, パイプライン, Σ が主要なアーキテクチャである D out Stage Stage Stage m Comps. Encoder V in V RT Comps. V in V RB D D D m D m+ Unit stage (Comp.) ADC DAC - Amp. C m (a) 並列 ( フラッシュ ) CDAC. Comp. C 4 C D out V iṉ D (c) パイプライン Integrators ADC D out V R V in (b) 逐次比較 (SAR) SAR logic DAC (d) Σ

5 基本的な変換動作 5 電圧 回路規模大超高速 エレメント数 クロック数により基本的に 3 つの変換手段がある パラレルシリアルパイプライン n N 回路規模最小低速 (N クロック必要 ) S/H 回路必要 n N 3 4 回路規模小高速 ( 見かけ上 クロック ) S/H+OP アンプ必要 時間 ( クロック ) n クロック N クロック クロックのスループット (N クロックかかるが ) _ N n: エレメント数 3 _3 4_ 3 3 _4 4_ 3_3 _4 4_3 3_4 4_4

6 当時のビデオ用 A/D 変換器 6 ビデオのデジタル化の大きな課題は A/D 変換器であった 当時のビデオ用 bit A/D 変換器は非常に高価で消費電力が大きかった 民生品はおろか 業務用にも使用できないものであった 私の使命は ADC を開発し 各種デジタル AV 機器を実現することであった bit 4.3MHz ADC 万円!! W Analog Devices Inc.

7 ADC 開発と機器開発の歴史 7 以後 各種の ADC を開発し 各種デジタルビデオ機器を実現してきた Performance Index Number 5 5 Applied Systems 8b,MHz b,mhz Bip / BiCMOS CMOS HDTV Camera Digital OSC Video Switcher b, 3MHz 8b,MHz 6b, GHz b, MHz, 3mW Digital oscilloscope b, 3MHz Video Camera Wide-TV HDTV Receiver HDTV Digital Camera 6b, 8MHz 6b,8MHz 8b, MHz Perfec TV DVC DVD '85 '9 '95

8 バイポーラの時代 8 97 年代後半から 98 年代の全般におけるアナログ回路に使用できるデバイスはほとんどバイポーラであり, MOS は性能が悪すぎて使用できなかった バイポーラは精度 ( ミスマッチ ) は良好であったが ADC に不可欠なスイッチと容量が使えなかったためアーキテクチャは並列型 (Flash) に限定された 並列型 ( フラッシュ ) 高速, 精度限界, 消費電力とチップサイズ大

9 並列型 ADC の精度 9 基本的に並列型 ADC の精度を決めるのはトランジスタミスマッチ電圧である 量子化電圧を mv とすると.mV 以下のミスマッチ電圧が必要 バイポーラ TR では可能だったが MOS では無理 MOS では数 mv から数 mv

10 日本初のビデオ用 8b ADCの開発 初めての仕事で国産初のビデオ用8b ADCの開発に成功 このADCは横河電機やアドバンテストの電子計測機器用として年以上販売された Bipolar (3um) 8b, 3MS/s,.7W 東工大 松澤 98

11 世界初のビデオ用 b ADC IC の開発 98 年, バイポーラ技術を用いて高精度比較器を集積し, 世界初の集積化されたビデオ用 b ADC を実現した 世界初のデジタルビデオスイッチャー 56QAM 無線伝送ソウル五輪のハイビジョン中継などに使用 T. Takemoto and A. Matsuzawa, JSC, pp.33-38, 98. 世界最高のアナログ IC の集積度 日経エレの表紙を飾る Bipolar (3um) b, MS/s, W $ 8 V RT V in Comps. 並列型 (Flash) ADC IR Award 受賞 Encoder D out V RB

12 バイポーラ技術を用いた超高速 ADC バイポーラ技術と並列型 ADC 技術を用いて各種超高速 ADC を開発した 8b, MHz, (984) 世界最速 8b ADC M. Inoue and A. Matsuzawa, ISSCC 984 JSC. SC-9, 984 HDTV カメラとデジタルオシロスコープの実現に寄与 8b, 6MHz ADC (99) 世界最速 8b ADC A. Matsuzawa, VLSI symposia 99 6b, GHz ADC (99) A. Matsuzawa, ISSCC 99 量産レベルで世界最高速 デジタルオシロスコープの実現

13 デジタルオシロの実現 3 デジタルオシロスコープは超高速 ADCの開発があってこそ実現できた Panasonic:b MHz OSC (986 年 ) Yokogawa Electric 8b GHz (994)

14 超高速 b 3MHz ADC の開発 4 複数の増幅器の出力間に補間抵抗を入れることで, オフセットばらつきへの要求を大幅に緩和,ビットの世界最高速 ADCを実現した 994 年 R&D 賞を受賞 bit で他の開発よりも 4 倍高速, 世界最高速 Bipolar b 3MHz, 4W 並列補間型 ADC 従来の並列型 A /D 変換器 高速バイポーラトランジスタのオフセット領域 誤差.5LSB 以下の精度の達成確率 補間型 A /D 変換器 比較器列 補間抵抗列..5. オフセット電圧ばらつき σ(m V ).5.um Bipolar 差動増幅器マスターラッチ H. Kimura and A. Matsuzawa, VLSI Symposia 9, JSC, SC-8, 993. シカゴの受賞会場にて

15 バイ CMOS の時代 5 98 年代の後半からバイポーラと CMOS を集積したバイ CMOS 技術が開発された CMOS によりサンプルホールドが使用できるようになったため, 回程度の変換を行う直並列型 ADC アーキテクチャが使用でき, 消費電力を下げることができた しかし, つの変換領域のつなぎが難しかった

16 直並列型 ADC 6 並列型ではコスト 量産性などに多くの課題があり 民生用は無理であった 直並列型が回路規模の低減に有効であるがサンプルホールド回路を必要とし バイポーラ回路では良好な特性を得ることが困難であった そこで 当時使用可能になっていた Bi-CMOS を用いて解決し 直並列型 ADC を開発した Bi-CMOS サンプルホールド回路 A. Matsuzawa ISSCC 99. ハイビジョン受像器用ボード ( 世界初の家庭用 HD 受信機 ) スイッチは MOS ではなくダイオードブリッジを用いている

17 直並列型 ADC 7 直並列型 ADC では回路規模は削減されるが サンプルホールド回路を必要とする 段間オフセット電圧により変換誤差が発生するが これはオーバラップ構造で解決できる n M N M 段間にオフセット電圧がある場合 N M オーバラップ構造を使用 (i-) 上位変換 i 変換値 [8] を取る電圧範囲が大きくなり 誤差が発生 上位変換 上位変換 正常変換 下位変換 信号 (3) 8 () 4 () 下位変換 (3) 下位変換 (3) 5 変換値 () 4 () () 段間オフセット電圧 4 () オーバラップ () () ()

18 補間型 A/D 変換方式の発明 8 段間オフセット電圧が一定でないと変換誤差を発生するが 補間により オフセット電圧が変化しても必要な変換区間を均等分割してなめらかに変換する フィリップスグループが補間技術の先駆者である R. van der Grift, JSC, SC-, 987. 入力信号 ~ 差動増幅器 差動増幅器の出力電圧 補間電圧増幅された信号 994 注目発明賞受賞 補間により変換区間が均等分割される Vn- Vn C7 Vr, n D8 Vi 補間電圧 C6 CVn D7 Vi C5 Vi3 CVi3 D6 D D D4 D6 D8 Vi3 Vn C4 C3 補間抵抗列 CVi Vi D D D3 D5 D7 CVn CVi3 入力電圧 C C 上位比較器列 Vn- Vr, n- CVn- D D 上位基準抵抗列下位比較器列 Vr, n- CVi CVi CVn- Vr, n 補間電圧

19 補間を用いた A/D 変換の効果 9 初段に増幅器を用いているので比較器のオフセット電圧が下がったように見える 増幅器や参照電圧にオフセットばらつきがあっても DNL の少ない滑らかな変換が可能 映像用 ADC では厳密な直線性よりも変換の滑らかさが重要 ΔV : 電圧誤差 +ΔV -ΔV 大きなオフセット電圧があっても滑らかな特性になる 理想直線 入力電圧 off m diff G comp (a)a/d 変換動作 ( b) A/D 変換特性

20 CMOS の時代 99 年代からは CMOS で ADC ができるようになりその後は CMOS が ADC のみならず全ての集積回路に使用されるようになった 初期のころの技術開発はいかにミスマッチを抑えるかに集中した

21 CMOS 比較器 最初のCMOS 比較器はただ単にバイポーラ回路をCMOSに焼き直したものであった MOSはバイポーラに比べ約 倍精度が悪く (mv vs..mv) このため7bitくらいが限界であった MOSトランジスタのミスマッチを低減するためにはゲート面積を大きくする必要があり精度を上げようとすると コスト 消費電力が増大し 変換周波数が低下した Yukawa, et al., JSC, 986. V T ( mv ) MOS トランジスタのゲート面積とミスマッチ V T T ox LW VT ( LW) VT ( LW) VT ( LW).4um Nch.3um Nch.3um Nch. 3 LW LW ( m )

22 チョッパー型 CMOS 比較器 CMOS ADC が高精度かつローパワーになったのはこのチョッパー型比較器の開発による インバータ 容量 スイッチという最も単純な回路を組み合わせることで 比較 増幅 オフセット電圧補償 ラッチ動作を実現した V sig V ref V sig ダイオード電圧は V T 変動などにより変動するが 容量 C によりキャンセル可能 V g C S S V out チョッパー型 CMOS 比較器 Dingwall, RCA, 979 sig Vref Vdiode C Vout Vref C Vout V g =V diode V out 微細化 低電圧化に対応し, 今日でも有効な回路 従って 微細なトランジスタを用いても高精度 低電力変換が可能になった また S/H 機能が簡単に実現できるようになった G V V out V dd Vg V diode V sig V ref 信号トラッキング サンプル + 比較増幅 V g V dd

23 CMOS による直並列型 ADC の実現 3 CMOS による直並列型 ADC を実現するには. 高精度比較器 V off <mv ( 通常のMOS V T ミスマッチはmV 程度 ).S/H 機能の実現 3. 低電力化 CMOSチョッパー型比較器 N. Fukushima, ISSCC 989 S/H 機能とオフセット補償を同時に実現 入力信号 S/H 回路 上位比較器 上位参照電圧 S/H 回路 下位比較器 8bit ADC 下位参照電圧

24 超低電力 CMOS b ADC の開発 4 携帯用ビデオ機器に使用できる低電力 低コスト ADC の開発 他の ADC に比べ /8 の低消費エネルギー これ以後,ADC の CMOS 化が加速 ADC の FoM はこの開発の意義を示すために考案されたと言われている K. Kusumoto and A. Matsuzawa ISSCC 93, JSC 993. それまでは CMOS は低エネルギではなかった CMOS b, MS/s, 3mW バイポーラ /Bi-CMOS CMOS FoM (pj) NEC UCLA /8 我々の開発 発表年

25 容量補間技術の発明 5 しかしながら チョッパー比較器を用いた ADC の精度は 8bit 程度であり 貫通電流が流れるので 低電力化に限度があった そこで 容量を用いて補間を行うことで 高精度化と画期的な低電力化を同時に達成した CMOS b, MS/s, 3mW Step size Mismatch voltage Step size Small DNL K. Kusumoto and A. Matsuzawa JSC, pp. -6, 993.

26 初期のアナログ デジタル混載 LSI 6 低電力 CMOS ADCの開発に成功したことで デジタルフィルターや マイコンなどのデジタル回路との混載が可能となり ポータブルAV 機器の小型化低コスト化に大きく貢献した A. Matsuzawa, Low-Voltage and Low-Power Circuit Design for mixed Analog/Digital Systems in Portable Equipment, IEEE Journal of Solid-State Circuits, Vol.9, No.4, pp.47-48, 994. この論文がローパワー技術のトリガーになった 6b Video ADC Digital Video filter System block diagram 8b low speed ADC;DAC 8b CPU

27 ムービーカメラのディジタル化に貢献 7 Digital handy VCR needs CMOS ADCs and DACs 99 CMOS 8b ADC CMOS 8b 3ch DAC

28 8 パイプライン型 ADC 9 年代から主流になった ADC がパイプライン型 ADC である 直並列型 ADC は低電力であるが, 高精度化が困難である パイプライン型 ADC は 4 ビット程度の高精度化を図ることができる 当初, 比較期のオフセットへの要求が厳しかったので使用されなかったが, 極めて大きなオフセットでも構わない.5bit 冗長技術が開発されてから, 大きく発展した 微細化により CMOS 増幅器やスイッチの性能がぐんぐん向上し,ADC 性能も急速に進歩した

29 パイプライン型 ADC 9 パイプライン型 ADC は折返し入出力特性を有しパイプライン動作で A/D 変換を行う st stage nd stage st out nd out C f C f V in C s - OP + C s - OP + to next V ref Comp. DAC Amplify mode V ref Comp. DAC 入出力特性 Sample mode 比較器 V out V in D out_ V ref V,, ref D out_ Signal is folded st out nd out stage stage V DAC (+V ref,, -V ref )

30 bit パイプライン ADC の動作と課題 3 信号を折れ返して転送することによりビットずつ変換を行う比較期のオフセットは.mV(b) 程度が要求され非実用的だった ビット目 ビット目 +V ref +V ref 出力信号 -V ref +V ref 比較器出力 出力信号 -V ref +V ref 比較器出力 X -V ref 入力信号 X -V ref 入力信号 +V ref オーバーレンジにより変換値がクリップされる 正常値に戻る 比較器のオフセット電圧 変換出力 -V ref +V ref -Vref +V ref 入力信号 変換値がクリップ X

31 .5 ビット冗長構成の発明 3 冗長構成により比較器と増幅器のオフセット電圧は変換特性に影響を与えない 以後 この構成が主流となり 高速 ADC はパイプライン型が主流となる.5 ビット冗長構成の変換特性 比較器のオフセット Lewis et al., JSSC '9 Ginetti et al., JSSC '9 変換範囲の充分内側で折れ返す特性 A 比較器のオフセットで切り替わり点はずれる V out -V ref /4 +V ref +V ref /4 利得が正確な場合 A 点と B 点は値としてつながる -V ref +V ref V sig B 比較器のオフセットは補正可能 OP アンプも同様 A 点 : MSB 変換値は だが 大きなアナログ出力 B 点 : アナログ出力は小さいが MSB 変換値は である A 点での A/D 変換値と B 点での A/D 変換値は同じ -V ref

32 パイプライン型 ADC の精度と速度 3 -v ref パイプライン型 ADC の性能は OP アンプ周りの性能で決定される CMOS の微細化により急激に性能が向上, しかし, 低電圧化に伴い OP アンプ性能が劣化最近は以前ほどは使用されなくなった C s δ V out δ +v ref -V ref /4 +V ref /4 C f OP アンプ回路 容量ミスマッチがあるときの入出力特性 +v ref +v ref v in. 精度 ) OPアンプ利得 C ) 容量ミスマッチ N C 3) 熱雑音. 速度 電圧 v nt 誤差電圧 G( db) 6N kt V 6 C 3 GBW o open 出力電圧 V out ref N Nf c C C C V V C out in o V e 8 V GBW open t in N ref e 7dB: b 94dB: 4b.%: b.6%: 4b kt GHz: b, MS/s GHz: b: GS/s t -v ref 時間

33 33 CMOS 超高速 ADC の開発 DVD の記録信号を誤りなく読み出すために 7bit 4MHz 程度の超高速 CMOSADC の開発が必要となった 従来はバイポーラ技術が必要であったが, CMOS 化にチャレンジした 高速化だけでなく低電力化, 高精度化が同時に必要であった

34 DVD 再生用デジタル信号処理技術 34 DVD レコーダーは SNR が低く 誤り率が高い そこで波形等価やエラー訂正などのデジタル信号処理が必要となった しかしそれは 7b, 4MHz という計測器なみの ADC を必要とすることであった Variable Gain Amp. Analog Filter A to D Converter Digital FIR Filter Viterbi Error Correction Data Out DVD, HDD 7b, 4MS/s Pickup signal Voltage Controlled Oscillator Clock Recovery Analog circuit Digital circuit Data In (Erroneous) Data Out (No error)

35 超高速 CMOSADC の開発 35 超高速 ADC の民生機器応用には CMOS 化と低電力 低コスト化が不可欠であった 9 年当時 世界最高速の 6b ADC 6b, GHz ADC W,.5um Bipolar 当時 世界最高速の CMOS ADC K. Sushihara and A. Matsuzawa, ISSCC. 6b, 8MHz ADC 4mW, mm.5umcmos 高速性を維持し 電力を /8 に下げた K. Sushihara and A. Matsuzawa, ISSCC. 7b, 4MHz ADC 5mW,.3mm.8umCMOS A. Matsuzawa, ISSCC 99 消費電力 / N (mw) バイポーラ技術 / 我々の開発 mw/gsps 変換周波数 (MHz) 他の開発 mw/gsps 5

36 ダイナミック比較器と補間動作の併用 36 MOS リニア領域でのコンダクタンスの加算性を用いて補間動作を実現ダイナミック動作のため 低電力 精度限界は分散プリアンプで補償 Output of Pre-amplifiers CVn- CVn Vn- ( m n )Vn nvn m Vn G G if K K W p p : W then, CLK W L W L V V V V in V V V V in m n : m th th n m W L W L in in m n V in nvin m n V in nvin th th Vrn- Comparator Latches with Interpolation Circuits CVn- N- Pre-Amplifiers N Vrn- Vn- 3 4 Reference Resistor CVn Vrn ( m n )CVn ncvn m Vrn Vn Vin V DD T.B.Cho., et al., J.S.C., Vol.3, No.3, pp.66-7, Mar V SS m m m 9 m Out+ Out- V in+ m m m 7 m 8 m 5 m 6 V in+ V in- m 3 m 4 W W W W V in-

37 DVD 用完全ワンチップアナ デジ混載 SoC の実現 37 DVD システムを完全にワンチップ化した世界初のアナ デジ混載 SoC を実現 Okamoto,, A. Matsuzawa., ISSCC 3, JSC 3..3um, Cu 6Layer, 4MTr CPU System Controller VCO ADC CPU Front-End Analog FE +Digital R/C PRML Read Channel Servo DSP AV Decode Processor Pixel Operation Processor IO Processor Gm-C Filter Back -End Analog Front End

38 アナ デジ混載 SoC の威力 38 システム集積が可能なアナ デジ混載 SoC は機器の高性能化 簡素化 低コスト化に大いに寄与した Model DVD Recorder の例 3 Model

39 DVD 用 SoC の生産 販売 39 DVD 用 SoC は累積数量 5. 億個, 累積販売額 5 億円に達した 生産数 ( 百万個 ) 平均生産数 57 万個 / 年累積生産本数 5. 億個 (9 年 ) DV シリーズ CV シリーズ 累計生産本数 ( 億個 ) 販売額 ( 億円 ) 平均販売額 8 億円 / 年累計販売額 5 億円 (9 年 ) DV シリーズ CV シリーズ 5 5 累計販売額 ( 億円 ) RV シリーズ.. RV シリーズ 年度 年度

40 4 SAR ADC の革新 SAR ( 逐次比較 )ADC は 97 年代から使用されてきた ADC であるが, 近年急速に性能を上げエネルギー消費を下げており, 面積も小さいため現在の主流 ADC となっている 容量のみで構成され, 定常電流を流さないダイナミック動作により究極の低エネルギー動作が可能である CMOS 微細化の恩恵を直接受け, 低電圧動作も可能なため今後の主流の位置は揺らぎそうもない

41 BW, SNR と ADC アーキテクチャ 4 SAR ADC が主流,SNR が 7 dbよりも高い場合は 型 BWが3MHzよりも広い場合はパイプライン型 SNR: Signal to Noise Ratio BW: Bandwidth SNR( db) 43( db) log( BW ) SNR (db) 8 Σ 6 SAR Pipeline 4 k k M M M G BW (Hz)

42 ADC の変換エネルギー低減の進歩 4. ADC の消費電力が大きく, 機器開発のネックであったがここ 5 年は大幅に変換エネルギーが低下している FoM bit f s P d N ' (Jour) / in years N : 有効ビット FoM (fj/conv.-step)... / bit Year

43 標本化回路の消費エネルギー 43 ADC では高い SNR(= 低いノイズ電力 ) の実現には大きな容量が必要で, 高い SNR を実現するには必然的に消費エネルギーは増大する V FS : フルスケール電圧 Signal Switch C 標本化回路 Capacitor C 量子化電圧 V 量子化雑音電力 q 雑音のバランス V FS N V q VFS Vq N V N: 分解能 n V q Track CV n kt Hold 雑音の電気エネルギー = 熱エネルギー kt V n C 必要容量 C kt 消費エネルギー E S FS V N FS CV 4kT N

44 ADC の変換エネルギー 44 (Conversion energy) 変換エネルギーは SNR に比例する.E+7.E+6.E+5 E D E D P P s n SNR( db ) 9 9. SNR 現状 9. 理論限界? P/f snyq [pj].e+4.e+3.e+.e+.e+.e- b SAR ADC ISSCC 6 VLSI 6 ISSCC VLSI FOMW=5fJ/conv-step FOMS=75dB f in,hf [db]

45 低エネルギー ADC 設計の基本コンセプト 45 CMOS 論理回路のような ADC の実現をめざす 高速動作でも低速動作でも回路は同じ 消費電力が, 与えられた変換クロック周波数に自動的に比例する クロックが止まったら電源電流は流れない CML 論理回路通常の増幅器 CMOS 論理回路. R L R L V DD V DD V o- Vo+ CL V i+ V i- I s C L f P togle d V 動作速度を上げるためには消費電流を増やさなければならない V DD I DD s I s V i C L R O C L V o P 動作速度を上げても消費エネルギーは増えない d f togle d E C fe d RC L o V DD L fc L V DD

46 逐次比較型 (SAR) ADC 46 SAR ADC は定常電流が流れないように構成することができる C 容量 DAC (CDAC) C 4 C 8 容量 C 6 C 6 S S S 3 S 4 S 5 S ダイナミック型比較器論理回路 抵抗を用いない 演算増幅器を用いない 定常電流を流さない V in C N A S スイッチ V ref Vref Vin 容量とダイナミック型回路により低エネルギーアナログ回路を実現 標本化容量分圧による差電圧の発生 E Q CV in αc N A V x V α C x d CV ref V sig α α V ref

47 SAR ADC 47 SAR ADC は最も単純かつ低消費電力で小面積な ADC である これをベースにして, 高 SNR 化, 広帯域化を図り, つの ADC コアで殆ど全ての用途に適合するようにしたい 65nm CMOS.3mm Logic Comp CDAC S. Lee, A. Matsuzawa, et al., SSDM 3

48 直線性の向上 48 容量誤差や寄生容量による直線性劣化に対し, 微小容量とデジタル補正回路を用いて直線性を向上させた Capacitance mismatch CAL Floating capacitance CAL Split capacitor Comp. INL [LSB] INL [LSB] Capacitance mismatch CAL Before 修正前 修正後 After OUTPUT CODE bit INL[LSB] 補正後 After 補正前 Before Main CDAC Floating capacitor CAL OUTPUT CODE bit SAR

49 ダイナミック型比較器の発明 49 ダイナミック型比較器は CMOS ロジックと同様貫通電流がゼロで動作する 最大 4GHz の動作が可能だが, 数 Hz の低速でも動作する ノイズが大きく bit 以上の高分解能化が困難であったが, 低ノイズ回路の開発により bit の高分解能化が可能となった この論文の引用件数は 件以上であり, 現在の ADC 比較器の主流になった CLK Dynamic amplifier Na Latch Na Nb Nb V DD N N V DD N3b N3a C L C L V in+ I D I D V in- N3a Output N3b GND M M For CAL M. Miyahara, Y. Asada, D. Paik, and A. Matsuzawa, "A Low-Noise Self- Calibrating Dynamic Comparator for High-Speed ADCs," A-SSCC, Nov. 8. Yusuke Asada, Kei Yoshihara, Tatsuya Urano, Masaya Miyahara, and Akira Matsuzawa, "A 6bit, 7mW, 5fJ, 7MS/s Subranging ADC," A-SSCC, 5-3, pp. 4-44, Taiwan, Taipei, Nov. 9.

50 ダイナミック型比較器のノイズ 5 ダイナミック型比較器の構成をラッチの前に CMOS 増幅器を設けた構成にすることで, ノイズを低減させた またノイズレベルが負荷容量でほぼ決定されることを見出し, ノイズと消費電力の最適化指針を導いた v ni kt V C V L eff os 5 4 分解能と負荷容量 C L, 消費エネルギー Ec V DD =V, V eff =.V Vn C L (ff), E c (fj) 3 E c C L A. Matsuzawa, ASICON 9, pp. 8-, Oct 分解能 (bit)

51 MIM 容量の限界と MOM 容量 5 MOM 容量は MIM 容量と違い微細化により容量密度が増加する したがって, 微細化プロセスを用いることで占有面積が小さくなり, 距離が短縮されるので, 高速化, 低電力化を図ることができる MOM 容量により, 微細化とともに容量部の面積縮小が可能である 3 MOM capacitor Density (ff/um ).9.8 MIM 容量 MOM 容量.7.6 MOM 容量 : 配線間容量 Design rule (nm)

52 消費電力特性 : スケーラブル Pd 5 完全なダイナミック動作により,ADCの消費電力はCMOSロジックと同様動作周波数に比例する 低い変換周波数では超低電力化が可能 低い変換周波数では低電圧動作により, より低電力化が可能である 7MSpsの高速動作を実現 IoT 時代に最適なADCである 5. Power dissipation [mw] V.V.8V 5MSps: mw 5MSps: uw 5KSps: uw 5KSps: uw 5kSps:.uW Sampling frequency [MHz] S. Lee, A. Matsuzawa, et al., SSDM 3

53 SNR と信号帯域 : スケーラブル SNR 53 SNR は信号帯域が MHz で 6dB, デジタルフィルターで信号帯域を制限することで SNR を向上できる 高い信号帯域に対してはインターリーブで対応 消費電力はこれまでの通信用 ADC に比べ最少 V, 5MSps Operation 9 Over sampling SDCT SDSC VCO SNR [db] SAR ADC w/ OVS SDCT SDSC VCO 5dB 43dB Power dissipation (mw) ISSCC 8-3 VLSI Symp. 8- This ADC ISSCC 8-3 VLSI Symp BW [MHz] Interleaving 35dB Over sampling Optimized. BW [MHz]

54 9b 64GS/s Interleaved SAR ADC 54 SAR ADCは面積が小さく, 低電力なので超並列動作に向いている 時間をずらした動作により等価的に超高速動作を実現している 8 タイムインターリーブ SAR ADC (64GS/s) 8 6=8 個.5GHz 64GS/s 4GHz 光通信用 この点のタイミング精度が重要 J. Cao, et al., (Broadcom), ISSCC 7, S9.

55 SAR ADC 55 9bit SAR ADC ns で動作 サイクル ps の動作速度 回路自体は普通の SAR ADC であるが, 速度が速い J. Cao, et al., (Broadcom), ISSCC 7, S9.

56 低エネルギー化への設計方針 56 消費エネルギーを低減するには容量を小さくする, つまり面積を小さくすればよいがミスマッチ電圧は増大する そこで, デジタルアシスト技術を用いてミスマッチを下げる FoM (pj/conv.step) 面積が小さいほどエネルギー消費が少ない.... 面積 (mm ) ミスマッチ電圧 (mv) mV トランジスタが小さいほどミスマッチは増大 ミスマッチを mv から 3mV 以下に下げる必要 E c =5fJ 消費エネルギー ミスマッチ電圧 トランジスタサイズ (um ) オフセット消費電力 E c (fj)

57 RDAC と CDAC を用いた比較器のミスマッチ補償 57 RDAC 方式 CDAC 方式 Binary weighted capacitor array Y. Asada, K. Yoshihara, T. Urano, M. Miyahara and A. Matsuzawa, A 6bit, 7mW, 5fJ, 7MS/s Sub-ranging ADC A-SSCC, pp. 4-44, Nov. 9.

58 デジタルミスマッチ補償の効果 58 デジタルアシスト技術はミスマッチ, 直線性 歪補償に極めて有効であるが, ただしノイズは低減できない 3.7 mv のミスマッチ電圧を.7mV に低減 V offset V offset M. Miyahara, Y. Asada, D. Paik, and A. Matsuzawa, "A Low- Noise Self-Calibrating Dynamic Comparator for High-Speed ADCs," A-SSCC, Nov. 8.

59 面積比較 59 デジタルミスマッチ補償回路の面積比率は微細化とともに減少する今後ますます使い易くなる 4.5 m 5 m 3 m Comprator 9 m Strage Capacitor & Charge Pump m 5 m 3 m 3 m Comprator Decorder Register 4b MUX 85 m チャージポンプ方式 RDAC 方式 9 nm 5 m 5 m m 3 m CDAC 方式 Comprator CAP Array 65 m Register 4b.9 m 9 m Comprator &Cap Array 4 m m UpDownCounter 5b CDAC 方式 4 nm

60 6 今後の ADC 開発の展望 SAR ADC は小面積, 低動作エネルギーで, インターリーブにより変換速度を数 GS/s にすることも可能だが, 分解能はせいぜい bit,snr は 7dB が妥当なところであり, それ以上の性能が必要な場合は SAR をベースとして他の方式と組み合わせるハイブリッド型が注目されている

61 ハイブリッド型 ADC 6 SAR ADC をベースとしたハイブリッド型 ADC が注目されている 容量 DAC 積分器積分器 SAR 比較器 V in 容量 DAC C/ C/4 誤差信号 比較器 制御回路 V in 高精度化 V R+ V R- C/ C/4 DAC SAR Delta-Sigma ADC 制御回路 変換出力 変換出力 V R+ V R- 容量 DAC 容量 DAC 増幅器 C/ C/4 比較器 C/ C/4 比較器 SAR ADC 高速化 V in V R+ V R- 制御回路 V R+ V R- 制御回路 変換出力 SAR Pipeline ADC 変換出力

62 SAR+Delta-Sigma ADC 6 SARADC と Delta-Sigma ADC を組み合わせたハイブリッド ADC を開発 M. Miyahara & A. Matsuzawa, CICC 7. Comparator Reset Sampling SAR Conversion Integration

63 世界初 :OpAmp を用いない開ループの完全積分器 63 Phase: V out = V out_n- Phase: V out = V out_n- V = A V in V = A V out_n-

64 世界初 :OpAmp を用いない開ループの完全積分器 64 Phase: V out = V out_n- Phase: V out = V out_n- +V in Phase: V out = V out_n- V = A V in V = A V out_n- Phase: V out = (V out_n- +V +V )/3 A =3, A =, V out = V out_n- +V in

65 ダイナミックアンプの提案 65 No DC current Gain controllable.5x~4.5x, 5bit resolution

66 ダイナミックアンプの発明 66 V DD Voltage () () (3) V DD / V com T a V out V out V out 出力の中間電圧を検知して電流を停止し, 電圧を保持する定常電流が流れず, 考えうる最小電力での増幅を実現容量によりノイズレベルが決まる I g V Time out m in Q I T g V T Vout C C C out a m in a L L L E G J. Lin, M. Miyahara, and A. Matsuzawa, ISCAS, pp. -4, May. C V d L DD V V out in V V DD eff V DD V out V out V out I D I D V out V out V out C L C L C L C L C L C L V in V in V in g m g m V in V in =V in -V in () Pre-charge () Amplify (3) Stop & Hold

67 開ループ積分器と閉ループ積分器の比較 67 開ループ積分器とダイナミックアンプにより 9% の消費電力削減が可能 Average current Folded cascode Opamp Telescopic Opamp 9% 5% Proposed Opamp recovery time (ns) Proposed Opamp DC Gain(V/V) 3 #of unit Integrator Open Closed Type Integrator μv RMS Output noise Settling error - % Settling time Clock Freq. Recovery time None.8ns 5MHz CLK (6.7ns)

68 FFT スペクトラム 68 Normalized Power [db] Normalized Power [db] Fs=MS/s, Bandwidth = 5kHz, OSR=, khz input Fs=MS/s, BW=5kHz, OSR=, khz input ( 実測 ) 84dB の高い SNDR を実現 SNR=84.dB SFDR= 96.5dB SNDR=83.4dB SNR=84. db SFDR=96.5 db SNDR=83.4dB BW=5kHz BW=5kHz Frequency [khz] Frequency [khz] Without DEM Without DEM With DEM Without DEM

69 FOM 比較 69 Schreier FoM [db] 世界最高レベルの FoM と 8dB を超える DR を実現 BW 5kHz (T s =μs) で,DR=8dB (μv) FoMs=7 (db) P d =5μW 5kHz (T s =μs), DR=84dB (6μV) FoMs=7 (db) P d =55μW This work DR: Dynamic Range BW: Bandwidth FoM s DR BW log Pd 4. Bandwidth [khz] Walden FoM [fj/conv.] This work FoM W Pd ENOB BW Bandwidth [khz]

70 CMOS イメージセンサー用 ADC の開発 7 CMOSイメージセンサーの低ノイズ化を狙いに開発 Low power SAR ADC + low noise ADC nd order incremental SAR+ADC A. Matsuzawa & M. Miyahara, IISW 7. V ref V in CDAC 6b+shift for SAR and S/H Int. RST Int. Dynamic Comp. Logics Control Oscillator Trig D out CDAC b+overlap

71 ADC レイアウト 7 CIS 用に μm 幅の ADC のレイアウト μm 77μm CDAC COMP LOGIC VCO st Integrator nd Integrator CDAC COMP LOGIC VCO st Integrator nd Integrator

72 ノイズ評価 7 オーバーサンプリング比を上げることで汎用 ADC では 4μV CIS 用 ADC では 66μV を実現 Noise voltage (μv rms) m=6 m=3 m=64 m=8 66 V Oversampling ratio, m Measured ADC for CIS Measured General purpose ADC [] 4 V Simulated [] M. Miyahara, et al, CICC, April, 7

73 A/D 変換技術の変遷のまとめ 73 キーデバイス (ADC) の開発が新たな機器開発を促進 回路や変換方式は用途とその時点のデバイスから決定され, 時代に適合したものが生き残る 今日は微細化 低電圧化に適した回路が求められる SNRは基本的に容量値とオーバーサンプリング比で決定される 速度は時定数と並列度で決定される 重要技術 : より簡素な回路に向かう 容量, スイッチ, トランスコンダクタンス, Σ 変調, ダイナミック回路デジタルアシスト技術 OPアンプレスの方向に向かっているが, 増幅器は必要ダイナミックアンプやリングアンプの研究がなされるだろう

74 アナログ回路開発 4 年を振り返って 74 4 年間, 楽しまさせていただきました ありがとうございました 最初にADC 開発のテーマを与えられたことは幸運であった 最初から世界トップ デジタル機器のためのアナログ技術 回路技術だけでなく変換アーキテクチャの面白さ ADCの開発で様々なデジタル機器を実現 業務用デジタルビデオシステム,56QAM 通信システム HDTV, デジタルオシロ, デジタルカムコーダ, デジタルカメラ,DVD,etc 継続した研究開発 未だに強い要望 用途の変化に応じて, 要求性能が変化未だにADC 律則 デバイスや微細化に伴い新たな課題

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