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へいぞうなみこし
5 years ago
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1 先端アナログデジタル混載 CMOS 集積回路技術とシステムへの応用東京工業大学大学院理工学研究科松澤岡田研究室宮原正也 Tokyo Institute & of Okada Technology Lab.

2 発表内容 1 1. 自己紹介 2. 研究歴 3. システム応用アナログ回路開発事例ミリ波無線通信用高速データコンバータの研究ヘルスケアシステム用アナログ回路技術の研究粒子検出器ピクセル読み出し集積回路 (QPIX) 4. まとめ

3 自己紹介 2 宮原正也助教東京工業大学大学院理工学研究科電子物理工学専攻専門分野 : アナログデジタル混載集積回路設計特に微細 CMOS を用いたデータコンバータ 2001 木更津工業高等専門学校電気工学科卒業 2002 ソニーコンポーネント千葉 ( 株 ) 退社 2004 木更津工業高等専門学校専攻科修了 2006 東京工業大学大学院理工学研究科修士号取得 2007 Intel@Communication Circuit Lab., Oregon, USA 2009 東京工業大学大学院理工学研究科博士号取得 2009/4~ 東京工業大学大学院理工学研究科助教

4 研究歴 1 3 ミリ波無線通信用高速データコンバータの研究 (1) 近距離通信 ( 距離 1m, 2.5Gbps) 用超高速 ADC/DAC (40nm) 1.1V, 2.304GSps, 12mW, 5bit ADC 1.1V, 3.456GSps, 20mW, 6bit DAC 1.1V, 1GHz BW, 9mW, 40dB VGA (2) FWA( 距離数 km, 1Gbps) 用高精度高速 ADC/DAC (90nm) 1.2V, 400MSps, 40mW, 10bit ADC 1.2V, 800MSps, 20mW, 12bit DAC 低電圧動作アナログ回路の研究 (90nm) 0.5V, 600MSps, 1.2mW, 5bit ADC 0.5V, 750MSps, 1.4mW, 10bit DAC ヘルスケアシステム用アナログ回路技術の研究 (180nm) (1) 膀胱内圧無線測定用センサーテレメトリー LSI の開発 1.5V, 30Sps, 10bit, 4.5nW 容量 - デジタル変換器磁気結合型低電力体外無線通信技術 (12cm, 40kbps, 30mW) (2) 妊婦見守り用胎児心電モニタリングのための高精度 ADC の開発 1.8V, 10kHz 帯域, 16bit, ΔΣADC 1.8V, 300Hz 帯域, 2uVrms 入力換算雑音増幅器

5 研究歴 2 4 粒子検出器ピクセル読み出し集積回路 (QPIX)(180nm) (1) ピクセル内蔵のための超小型 ADC の開発 (2) ピクセル間ばらつきを補償するためのアナログ回路技術に関する研究 1.8V, 10MSps, 10bit, SAR ADC を各ピクセルに内蔵した検出器 20x20 ピクセル粒子検出器による粒子飛跡検出実験中 ( 一部成功 ) 環境適応型エネルギーハーベスティング回路技術の研究 (1) 電磁波エネルギー回収効率向上のための昇圧コンバータ開発 (2) 電力動作点モニタ用低電力 ADC の開発 (3) 低電力低雑音センサ読み出し回路の開発

6 総務省ミリ波プロジェクト 5 屋内 (~10m) 及び屋外 (1km~4km) のミリ波無線通信システム及び S お C の開発によりミリ波利用を促進する FY2007-FY GHz, Indoor 3-10 Gbps ~10m 2. 38GHz, Outdoor Gbps 1km~4km

7 各種コンテンツの転送に要する時間 6 ミリ波を用いれば無線でも約 10 秒で DVD のコンテンツが転送可能

8 60GHz CMOS トランシーバーチップの開発 7 ダイレクトコンバージョン方式により小型低消費電力 60GHz Rx 60GHz I 60GHz Q 20GHz VGA LPF VGA LPF ADC ADC Digital BB 6.3Gb/s 20GHz PLL BB PLL 60GHz 60GHz I LPF DAC Tx 20GHz Digital BB 6.3Gb/s 60GHz Q LPF DAC RFチップ BBチップ 2012/11/6 2012/03/05 Masaya MIYAHARA, Tokyo Tech

9 チップ概観 8 60GHz 用 RF+BB チップを開発 65nm CMOS BB Chip は Sony との共同開発 40nm CMOS

Ref. # 方式搭載 Cal. Fs [GS/s] SNDR [db] Power [mw] FoM [fj/-c.s.] Process [nm] Area [mm 2 ] [1] Flash No - 3.5 31.2 98 946 90 0.149 [2] SAR No Internal 2.5 34.

10 D-FF 5bit x 8 ベースバンド用 ADC の開発 ADC 世界最小クラスの 12mW の低消費電力 & 小面積 5b, 2.3GSps, 12mW/ch VGA I+ 5bit, 1152 MHz 5bit Flash ADC1 5bit x 4, 288 MHz S/P 1:4 5bit x 8, 288 MHz 9 Clock 2304 MHz PLL 1/2 Q QB 1/4 1/4 Digital BB VGA I- 5bit Flash ADC2 S/P 1:4 Ref. # 方式搭載 Cal. Fs [GS/s] SNDR [db] Power [mw] FoM [fj/-c.s.] Process [nm] Area [mm 2 ] [1] Flash No [2] SAR No Internal [3] Folding No Internal [4] [5] [6] Pipeline,F olding Flash No External No Yes Internal (ENOB ) This work Flash Yes Internal Lab. Tokyo Institute & Okada of Technology Lab

RF+BB Measurement Setup 10 BB chip RF chip with 6dBi antenna [3] BB chip BB board Control (FPGA) Power supply BB PHY RF board I/Q Tx mode RF board I/Q Absorber

11 RF+BB Measurement Setup 10 BB chip RF chip with 6dBi antenna [3] BB chip BB board Control (FPGA) Power supply BB PHY RF board I/Q Tx mode RF board I/Q Absorber Rx mode RF board I/Q RF board I/Q BB board Power supply BB PHY Control (FPGA) Control signals Control signals Laptop PC [3] R. Suga, et al., EuMC Laptop PC

12 Communication Distance BER No error floor was observed. 3.1Gb/s QPSK with LDPC 1.7m at a BER of 10-6 without LDPC with LDPC Distance [m]

13 Performance Comparison 12 CEA- LETI [5] SiBeam [6] Tokyo Tech (This work) Integration Data rate (16QAM) RF (Hetero) 3.8Gb/s RF (Hetero) 3.8Gb/s RF (Direct) +analog BB +digital BB RF: w/ wider-bw 10Gb/s RF+BB: 6.3Gb/s Tech. 65nm 65nm 65nm(RF) 40nm(BB) P DC (Tx/Rx) 1,357mW / 454mW 1,820mW / 1,250mW RF:319mW / 223mW BB:196mW / 398mW [5] A. Siligaris, et al., ISSCC 2011 [6] S. Emami, et al., ISSCC

14 38GHz 屋外ミリ波システム 13 平面アンテナと回路基板を一体化 1Gbps の伝送を達成 JRC との共同開発

開発したアナデジ混載 BB SoC 14 DSP と ADC, DAC を混載した SoC を開発 64QAM を用いることで 260MHz の帯域で

Peripheral Circuits Temperature Sensor ADC, DAC を開発 Gigabit Ethernet Transceiver

Modem Block D/A Converter A/D Converter D/A and A/D Converters Baseband

15 開発したアナデジ混載 BB SoC 14 DSP と ADC, DAC を混載した SoC を開発 64QAM を用いることで 260MHz の帯域で 1Gbps の超高速伝送を実現 SDRAM EEPROM SDRAM Flash Memory Synthesizer CPU Core and Peripheral Circuits Temperature Sensor ADC, DAC を開発 Gigabit Ethernet Transceiver Gigabit Ethernet MAC Radio MAC Network Interface Block Framer QAM Modem QAM Modem Block D/A Converter A/D Converter D/A and A/D Converters Baseband Processing SoC I/Q Quadrature Modulator and Demodulator Base band SoC ADC & DAC 90nm CMOS 40M Transistors

16 ミリ波中距離モデルネットワーク 15 4km ミリ波伝送を確立 NEC 4km Tokyo Tech 1km

17 BER BER vs. SNR 16 ADC の性能向上 (8bit 10bit) で BER 特性を改善 C/N vs 64QAM_BER on B-B pair 1.E-02 1.E-03 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 1.E-12 1.E-13 1.E Measurement ENOB=6.0 (600Mbps version) ENOB=6.25 ENOB=6.5 (1Gbps version 2009) ENOB=6.75 ENOB=7.0 ENOB=7.4 ENOB=8.5 (ADC design target) ENOB=7.15 C/N [db] (1Gbps version 2010)

700μ m Pipeline Stage Pipeline Stage 新方式 ADC の開発 17 補間パイプライン型と名付けた A/D 変換方式の考案 OP アンプを用いなくとも高精度な変換を可能にした 10b, 320MSps, 40mW ADC Encoder Pipeline Stage 2 nd stage 3 rd stage V in Sample & CDAC A1 a

18 700μ m Pipeline Stage Pipeline Stage 新方式 ADC の開発 17 補間パイプライン型と名付けた A/D 変換方式の考案 OP アンプを用いなくとも高精度な変換を可能にした 10b, 320MSps, 40mW ADC Encoder Pipeline Stage 2 nd stage 3 rd stage V in Sample & CDAC A1 a Int. Caps. A2 a CMP1 CMP2 CMP2 1 st stage 4 th stage 5 th stage V r Sample & CDAC Int. A1 b Caps. A2 b D 1st (3b+1b) D 2nd (2b+1b) D 3rd (2b+1b) D 4th (2b+1b) D 5h (1b) Correction Logic Timing generator 10b 750μ m Fig. 2 M. Miyahara, A., et al., VLSI Circuits 2011

19 Stage8 Stage4 Stage3 Stage2 Stage1 S/H 従来のパイプライン ADC 18 従来のパイプライン ADC は正確な 2 倍の利得を実現する必要があった Input 2 Residue Sub- ADC Sub- DAC 1.5b MDAC Analog Input 2b Flash 1.5b 1.5b 1.5b 1.5b 1.5b Digital Correction Logic 2b Digtal Out

20 パイプライン ADC の変換方式 19 V FS Residue 3 Input V MDAC1 4 1 V 2 1 V 4 0 FS FS FS V in V o1 V o1 1 2Vin V 2 Output CODE 1 FS Threshold x2 MDAC2 Vo2 V o 3 Vo2 2V o1 0 V x2 o3 MDAC3 1 2Vo2 V FS

21 パイプライン ADC の変換方式 20 V FS Residue 3 Input V MDAC1 4 1 V 2 1 V 4 0 FS FS FS V in V o1 Output CODE V o1 1 2Vin V 2 1 FS Threshold x2 x2.1 MDAC2 Vo2 V o 3 Vo2 2V o1 0 V x2 o3 MDAC3 1 2Vo2 V FS

22 従来の MDAC 構成 21 V in 高精度では高利得オペアンプが必須微細 CMOSでは実現が困難閉ループアンプでは応答が遅い C e mc - V out ADC DAC + G 0 G0(dB) 6N 10 GBW NF S D out m bit MDAC Implementation N: Number of bits F s : Sampling freq. 21

23 補間方式を用いた変換 22 A 1a V oa V out Interpolator CMP V oa A 1b V ob CMP V in V ob 22

24 補間方式を用いた変換 23 A 1a V oa V out Interpolator CMP V oa V oa : V ob = 1 : 1 A 1b V ob CMP V in A 1a A 1b R R Interpolator example [3,4] V ob CMP [3]A., et al. Feb [4]C. Mangelthdolf, et al., Feb

25 補間方式を用いた変換 24 A 1a V oa V out V oa : V ob = 3 : 1 Interpolator CMP V oa V oa : V ob = 2 : 2 A 1b V ob V oa : V ob = 1 : 3 CMP V in A 1a A 1b 3R 1R CMP V ob Interpolator example 24

26 補間方式を用いた変換 25 A 1a V oa V out V oa : V ob = 3 : 1 Interpolator CMP V oa V oa : V ob = 2 : 2 A 1b V ob V oa : V ob = 1 : 3 CMP V in A 1a A 1b 3R 1R CMP V ob Interpolator example 25

27 補間方式を用いた変換 26 A 1a V oa V out V oa : V ob = 3 : 1 Interpolator CMP V oa V oa : V ob = 2 : 2 A 1b V ob V oa : V ob = 1 : 3 CMP V in A 1a A 1b 3R 1R CMP Interpolator example Masaya MIYAHARA, Tokyo Tech V ob Conversion error is not occurred by changing gain 26

28 補間型パイプライン ADC 27 補間方式を用いた変換を行いつつパイプライン処理冗長構成によりそれぞれのステージの比較器精度は緩くすむ 1 st stage 2 nd stage 3 rd stage 4 th stage Pipeline Stage V in V r Sample & CDAC CMP1 Sample & CDAC A 1a A 1b Int. Caps. CMP2 Int. Caps. A 2a A 2b Pipeline Stage Pipeline Stage CMP2 D 1st (3b+1b) D 2nd (2b+1b) D 3rd (2b+1b) D 4th (2b+1b) D 5th (1b) Correction Logic 10b

29 補間信号の発生方法 28 V ob 容量比を動的に変化させることで任意の補間信号を生成可能 V x m G m n mc nc mc nc Sampling phase a V V G V V in 2 M = m+n V oa ra V V oa ob V ' V ' oa ob n m n G G a b G G a b V V in in V V b V V ra rb off_a off_b in V V off_a off_b rb mc nc mc nc V ob V oa V x Interpolation phase G a, G b : A 1a と A 1b の利得 V oa, V ob : アンプ出力電圧 V off_a, V off_b : アンプオフセット電圧 V ra, V rb : 参照電圧 m, n : 容量比

30 補間信号の発生方法 29 A 1a V oa Int. Caps. V xa A 2a CMP2 V oa V x A 1b Int. Caps. A 2b V ob V xb CMP2 1 3 mc nc mc nc V ob V oa V ob V in V xa Interpolation phase 29

31 補間信号の発生方法 30 A 1a V oa Int. Caps. V xa A 2a CMP2 V oa V x V xa V xb A 1b Int. Caps. A 2b V ob V xb CMP2 1 3 mc nc mc nc V ob V oa V ob V in V xa Interpolation phase 30

32 性能比較複雑な補正なしに高速高精度を達成 This Work [2] [6] [7] Resolution (bit) F sample (MS/s) V DD (V) Power (mw) ENOB peak (bit) FoM Fs / FoM ERBW (pj/c.-s) 0.35 / /0.44 Technology (nm) Active Area (mm 2 ) Amplifier type Open Closed Closed Closed Linearity Compensation No Yes No Yes [2] A. Verma and B. Razavi, IEEE J. Solid-State Circuits, vol. 44, Nov., [6] S. Lee, Y. Jeon, K. Kim, J. Kwon, J. Kim, J. Moon, and W. Lee, ISSCC, [7] H. Chen, W. Shen, W. Cheng, and H. Chen, A-SSCC,

33 膀胱内圧測定カプセル 32 膀胱内圧を測定し外部に無線送信するシステム 4 日間の連続動作が必要超小型でもあるので無線電力電装は困難

34 開発チップの概要 33 圧力 ( 容量値 ) をデジタル変換しデータを 30 回 / 秒 15cm 通信するチップアナログ部分の消費電流は 13μA 程度で動作する

35 開発チップの要素回路 34 SAR ADC の変換方式を用いて容量値を直接デジタル値に変換する 1. 10b SAR like architecture 2. Self-clocking 3. Single to differential times/sec ( 動作電流 )

36 Pixel readout LSI 35 Gas chamber y z (Time) E Primary charge Cathode Hitted pixel Pixel PAD Q TOT TOF Induced current in pixel Charged particle LSI (anode) x x-y-axis : pixel position z-axis information : TOF Signal pulse width : TOT Q : the energy of the particle TOF : Time of Flight (drift time) TOT : Time over Threshold (Density of electron in z direction ) Q : total deposited charge

37 QPIX ver.1 の構成 36 SAR ADC により電荷を直接測定 TOT, TOF 情報を同時に取得 ANALOG DIGITAL Pre pixel V cm Q i PAD I in Reg. V i TIA R V I amp A 0 C f I int V amp V t current copy V int SAR ADC V comp Pixel Control Logic CLK_TOF CLK_Read CLK_TOT EOC TOF Counter TOT Counter ADC Register SW R Test_in Test_CK Test_Bit f R Integrator CLK Tofgate CAL_on Next pixel

38 Chip implementation 37 Chip micrograph Pixel layout 0.18 mm CMOS 400 pixel cells

39 性能比較 38 Qpix v.1 Qpix v.2 Pixel cell Timepix [3] Number of Pixels 20 x x 256 Pixel dimensions Detecting event 200 x 200 mm 2 (Active: 130 x 140 mm 2 ) First event 130 x 140 mm 2 50 x 50 mm 2 First/Last event selectable First event Dynamic range 10 fc ~ 1.5 pc 1 fc ~ 750 fc 0.1 fc ~ 12 fc Comp. threshold 35 fc (35 mv) 1 fc 0.1 fc Readout information TOF: 14 bits, 10 ns TOF: 14 bits,10 ns 14 bits, 10 ns TOT: 8 bits, 10 ns TOT: 8 bits, 10 ns (TOF or TOT or Photon counter) ADC: 10-bit, 10MSps ADC: 10-bit, 10MSps None Readout speed 240 Mbps Mbps Readout mode Serial/Parallel Serial/Parallel Serial/Parallel Power/pixel mw (a) 150 mw 6.5 mw + 7 mw (b) (a) Both acquisition and readout state. CLK = 100 MHz and DCK =240 MHz (b) Acquisition state and Ref_CLK=80 MHz

40 まとめ 39 ADC, DAC を用いた様々なシステムを開発ミリ波無線通信用高速データコンバータの研究ヘルスケアシステム用アナログ回路技術の研究粒子検出器ピクセル読み出し集積回路 (QPIX)

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Microsoft PowerPoint - 光ネットワーク産業_ pptx 光通信の進展に向けた集積回路技術松澤昭東京工業大学大学院理工学研究科内容 1 通信記録システム技術の発展方向集積回路技術の最近の進展超高速超高周波 CMOS 集積回路の開発例 60GHz CMOS トランシーバ LSI の開発超高速 ADC について高速信号伝送と多値化および ADC 性能 2 伝送回路のデータレートは多値化数 N と帯域 BW の積に比例する帯域が固定されると,