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さみすみだ
4 years ago
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1 デザインツールの最新版 ISE Design Suite 10.1 * この資料に記載されている会社名製品名は各社の登録商標または商標です

2 本日のニュース 1 常に業界をリードしてきた ISE デザインツール 2 デザインツールを取り巻く要因と業界の重要課題 3 ISE Design Suite 10.1 の紹介 4 まとめ ISE Design Suite

ザイリンクスのデザインツールリーダシップの継承 ISE 7.1i をリリースロジックの性能を 70% 向上させ世界最速の FPGA をさらに高性能化 Xilinx Power Tool により消費電力を低減低コストな Spartan-3 ジェネレーションのサポートを拡大 ISE 8.

1 をリリース新しい PinAhead テクノロジにより FPGA 設計を合理化プリント基板の統合化を推進パッケージの物理的ピン配置に I/O ポートを全自動または半自動で割り当て 2005 年 3 月 2005 年 12 月 2006 年 6 月 2007 年 1 月 2007 年 3

3 ザイリンクスのデザインツールリーダシップの継承 ISE 7.1i をリリースロジックの性能を 70% 向上させ世界最速の FPGA をさらに高性能化 Xilinx Power Tool により消費電力を低減低コストな Spartan-3 ジェネレーションのサポートを拡大 ISE 8.2i をリリース 65nm Virtex -5 FPGA ファミリ向け総合的ロジック設計ソリューションデバイスの性能を競合ソリューションに比べ平均 30% 高速化 PlanAhead 9.1 をリリース新しい PinAhead テクノロジにより FPGA 設計を合理化プリント基板の統合化を推進パッケージの物理的ピン配置に I/O ポートを全自動または半自動で割り当て 2005 年 3 月 2005 年 12 月 2006 年 6 月 2007 年 1 月 2007 年 3 月 ISE 8.1i をリリース FPGA の性能を競合ソリューションに比べ最高で 70% 高性能化無償の ISE WebPACK がデバイスのサポートを拡大 ISE 9.1i をリリース新しい SmartCompile テクノロジにより実装ランタイムを最小で 6 分の 1 まで低減超高集積タスクフォースにより業界最速のタイミングクロージャを実現 ISE Design Suite

4 ISE Design Suite 10.1 を取り巻く要因タイミング余裕度を簡単にクリア 1 日あたり試行回数の向上ピンプランニングの簡素化各種ツールの使いやすさを向上タイミング余裕度タイミング余裕度使いやすさ使いやすさピンプランニングピンプランニング長い設計サイクル長い設計サイクル消費電力の制約消費電力の制約消費電力の解析能力と最適化能力の向上すべての設計ツールを統合してリリース ISE Design Suite

5 ISE Design Suite 10.1 の紹介すべてのザイリンクスのデザインツールを統合してリリースロジックエンベデッドプロセッサ DSP 設計のすべてに対応する統合的設計環境トータルな顧客ソリューションを提供ロジックエンベデッドプロセッサ DSP 製品のリリースを同期インターネットを介しすべての製品のアップデートと評価版に迅速かつ容易にアクセス可能 ISE Design Suite

6 統合された ISE Design Suite 10.1 システムレベル設計アーキテクチャ設計 System Generator for DSP AccelDSP 合成ツールザイリンクス Platform Studio ソフトウェア開発 Platform Studio SDK エンベデッドシステム設計デバッガソフトウェア開発ツール EDK with Platform Studio (XPS) リアルタイム OS サードパーティ IP ライブラリ CoreGenerator MicroBlaze プロセッサコネクティビティ IP DSP IP エンベデッド IP サードパーティの EDA ツールソフトウェア / ハードウェアの相互検証デバッグ ChipScope Pro ハードウェア設計 RTL 設計 Project Nav 機能の検証 ISim / ModelSim XE RTL シンセシス XST フロアプランニング PlanAhead P&R Par 消費電力解析 XPower ISE Foundation + PlanAhead FPGA / PCB インターフェイス IBIS / STAMP/HSPICE Models ISE Design Suite PCB レイアウトツール

7 さらなる高速性を実現メインストリームおよび高集積 FPGA においてアルゴリズムのチューニングにより平均で 8% 速度性能を向上大規模ブロック配置の改善 (DSP48 BRAM) バスを意識した I/O 配列機能によりバスを集約 PlanAhead のインタラクティブな設計解析機能を用いてさらに高速化を実現 SmartXplorer を使えばさらに最大 38% の高速化が可能 Linux 上で分散処理を活用し最善の結果を得るためのストラテジを推奨処理待ちストラテジのキュータイミングゴールの達成を支援利用できるホストのキュー最初のストラテジを最初のホストと付き合わせホスト上でストラテジを実行ストラテジの完了 ISE Design Suite

8 SmartXplorerの分散処理性能を最大 38% 高速化 % 複数のストラテジを立てることによって最適設定を広範に探索ユーザは個々の実行をモニタリングできタイミングレポートも個別に得られる注 : この比較で用いた 15 種の設計の集積度は XC4VSX35 から XC5VLX330 まで Virtex ユーザによる設計性能改善の順に配列ストラテジによって結果が大きく異なるので驚きました SmartXplorer によって性能を 20 % も高速化できたのです -Xsigo Systems, Inc. ロジックデザイナホンダヤン (Honda Yang) 氏 ISE Design Suite

9 ユーザの生産性を向上インプリメンテーションサイクルタイムの短縮に貢献実行時間の比率 ISE 10.1 はデザイン実行時間が平均で 2 分の 1 に 5x 注 : この比較で用いた 30 種の設計はメインストリームから大規模 Virtex-5 デバイスまでを含む 2x 1x (parity) Virtex -5ユーザによる設計実行時間改善の順に配列 ISE Design Suite 10.1 は私たちの設計チームにとってきわめて貴重な製品でこれまでデザインの実行時間を 80% も改善できました実行時間が短くなれば開発期間も大幅に短縮され迅速な市場投入が可能になります -- 富士通株式会社フォトニクス事業本部シニアエンジニア大場康弘氏 ISE Design Suite

10 PlanAhead Lite がもたらす生産性の向上 ISE Foundation のユーザは誰でも新しい PlanAhead を無償で利用可能 PinAhead テクノロジにより FPGA とプリント基板間のインターフェイスを管理する複雑な仕事を簡素化早い段階でのインテリジェントなピン配置の決定を支援全自動または半自動のピン割り当てが可能 WASSO と設計ルールチェックを設計サイクルの早い段階で実行 HDL と CSV によるインポートとエクスポート設計解析とフロアプランニングが可能クリティカルパスとフロアプランを視覚的に表現性能の改善に貢献 ISE Design Suite

ストラテジに基づいた新しいインプリメンテーション使用すべきツールのオプションを自動選択設計ゴールに基づいて自動的に最善のインプリメンテーションアルゴリズムを判定 Balanced : ( 初期設定 ) 性能とデザイン実行時間のバランスを取る設定 Timing Performance : 最高の性能を引き出す Minimum Runtime : デザイン実行時間の短縮を最重視 Area

11 ストラテジに基づいた新しいインプリメンテーション使用すべきツールのオプションを自動選択設計ゴールに基づいて自動的に最善のインプリメンテーションアルゴリズムを判定 Balanced : ( 初期設定 ) 性能とデザイン実行時間のバランスを取る設定 Timing Performance : 最高の性能を引き出す Minimum Runtime : デザイン実行時間の短縮を最重視 Area Reduction : 性能への影響を最低限に抑えつつスライス数を削減エリアを平均で 10%* 改善目標を設定すれば実装設定を何回も行う必要がない Power Optimization : 性能への影響を最低限に抑えながらダイナミック消費電力を最小化ストラテジのカスタマイズが可能 *Synplify Pro 8.9 によるベンチマーク ISE Design Suite

タスクフォースによるデザイン検証の改善 65nm FPGA 以降の検証の課題に挑むコラボレーションをリードするザイリンクス EDA プロバイダ大手との協力目標 :RTL シミュレーションの性能の向上ザイリンクスと Mentor がもたらす製品業界初のセキュア IP モデル *

12 タスクフォースによるデザイン検証の改善 65nm FPGA 以降の検証の課題に挑むコラボレーションをリードするザイリンクス EDA プロバイダ大手との協力目標 :RTL シミュレーションの性能の向上ザイリンクスと Mentor がもたらす製品業界初のセキュア IP モデル * デザイン実行時間を最短で 2 分の 1 に改善性能を最適化した BRAM DSP および FIFO のシミュレーションモデルにより RTL シミュレーションの実行時間を最短で 2 分の 1 に *Verilog LRM - IEEE Standard に準拠 ISE Design Suite

13 システム設計の簡素化相互運用性によってエンベデッドプロセッサと DSP 機能の新しい可能性を拓く設計構築の柔軟性を高めるユーザ設計におけるエンベデッドサブシステム DSP サブシステムの用途の拡大ロジックエンベデッドおよび DSP コンポーネントを容易に組み合わせ可能 CoreGen IP AccelDSP MATLAB アルゴリズムドメイン特有の設計環境を統合 EDK プロジェクトをインポート / エクスポートして System Generator 内でハードウェアとのコシミュレーションが可能 System Generator から ISE Project Navigator への DSP 設計の統合が容易に EDK 用の DSP アクセラレータを System Generator で自動的に生成 RTL DSP 以外のハードウェア - System Generator DSP ハードウェア EDK/XPS エンベデッドシステム ISE Foundation - ブロック統合 - コンフィギュレーション管理 - 制約 - 配置とルート ISE Design Suite

電圧レールごとに消費電力を表示消費電力の最適化に関する設計目標とストラテジワンステップのプロセスで動的な消費電力最適化を実現

14 消費電力の低減に対処するシステムの消費電力と冷却の要件を満たすための支援第 2 世代の XPower Analyzer 予測精度を大幅に改善新しいユーザインターフェイスで以下が可能に消費電力をモジュールと階層ごとに表示リソース要素による消費電力デザインの熱特性の解析電圧レールごとに消費電力を表示消費電力の最適化に関する設計目標とストラテジワンステップのプロセスで動的な消費電力最適化を実現 Virtex-5 デバイスで 10% の削減 Spartan-3A デバイスで 12% の削減リソースビュー階層ビュー ISE Design Suite

15 まとめ性能を最大 38% 高速化ユーザの生産性を大幅に改善デザイン実行時間を最短で 2 分の 1 に短縮 PlanAhead Lite による生産性の向上検証実行時間の高速化消費電力の解析と最適化を改善困難な課題を克服するための強力なソリューション ISE Design Suite

Quartus II クイック・スタートガイド

Quartus II クイック・スタートガイド ALTIMA Corp. Quartus II クイックスタートガイド ver.3.0 2010 年 8 月 ELSENA,Inc. 目次 1. はじめに... 3 2. Quartus II の基本操作フロー... 3 3. Quartus II の基本操作... 4 ステップ 1. プロジェクトの作成... 4 ステップ 2. デザインの作成... 4 ステップ 3. ファンクションシミュレーション...