Microsoft PowerPoint - 応物シンポジウム201003ナノワイヤ21.ppt
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- いちえい ありはら
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1 シリコンナノワイヤ pfet における正孔移動度 平本俊郎陳杰智, 更屋拓哉東京大学生産技術研究所 1. ナノワイヤトランジスタの位置付け 2. ナノワイヤ FET の移動度測定 3. ナノワイヤ nfet と pfet の移動度 4. まとめ 本研究の一部は,NEDO のプロジェクト ナノエレクトロニクス半導体材利用 新構造なの電子デバイス技術開発 の援助を受けた. 1
2 国際半導体技術ロードマップ (ITRS) Technology Node, Gate Length (nm) Version Gate Length of MPU 2001 Version 2003 Version 2005 Version 2007 Version High Performance 実際 1994 Version 1997 Version 1999 Version 2001 Version Year of First Product Shipment Half Pitch 2009 Version ITRS, PIDS 2
3 CMOS デバイス構造の進化 Single Gate Double Gate Triple Gate gate oxide Gate-all-around gate planar type gate source drain source drain buried oxide silicon substrate vertical type gate gate source gate source drain gate drain FinFET type gate gate gate buried oxide buried oxide silicon substrate silicon substrate Nanowire FET T. Hiramoto, IEICE Transactions on Electronics, vol. E90-C, p. 836,
4 トランジスタ ( 情報処理デバイス ) 電荷ベース CMOS ベース 電荷以外 バルク S-S/D ひずみSi GOI FD-SOI 立体構造 High-k/ メタルゲートばらつき低減 Ge DFM 高歩留維持 III-V 半導体 バリスティック ナノワイヤ ボトムアップ CNT ナノワイヤ III-V 半導体グラフェン RTD 単電子 量子効果デバイス スピン分子強相関電子原子 ? 2035? 年 1. CMOS Extension (More Moore) 3. Beyond CMOS 2. Added to CMOS (Application Dependent) (More Than Moore) 4
5 トランジスタ ( 情報処理デバイス ) 電荷ベース CMOS ベース 電荷以外 バルク S-S/D ひずみSi GOI FD-SOI 立体構造 High-k/ メタルゲートばらつき低減 Ge DFM 高歩留維持 III-V 半導体 バリスティック ナノワイヤ ボトムアップ CNT ナノワイヤ III-V 半導体ナノシート RTD 単電子 量子効果デバイス スピン分子強相関電子原子 ? 2035? 年融合技術 1. CMOS Extension (More Moore) 3. Beyond CMOS 2. Added to CMOS (Application Dependent) (More Than Moore) 5
6 Evolution of Extended CMOS Existing technologies Elements ERD-WG in Japan New technologies Beyond CMOS year 6
7 シリコンナノワイヤトランジスタの研究 7
8 シリコンナノワイヤトランジスタの定義 本研究開発における定義 * ワイヤ径が 15nm 程度以下のナノワイヤチャネルを有するトランジスタで, 量子閉じ込め効果等のナノ構造特有の物理現象によってデバイス特性が変化するトランジスタ. * 経済産業省 NEDO ナノエレクトロニクスプロジェクト東京大学 東芝研究開発センター 8
9 研究実績 極薄 SOI トランジスタ シリコンナノワイヤトランジスタ pfet で移動度向上 (2005 VLSI) nfet で移動度向上 (2005 IEDM) ひずみの効果 (2007 IEDM) pmos の移動度 (2008 IEDM) 量子効果を室温観察 (1999 IEDM) nfet と pfet の量子効果 (2001 IEDM) ナノワイヤを用いた NVM (2002 IEDM) 量子効果によるばらつき (2006 IEDM) ナノワイヤnFETの移動度 (2008 VLSI) ナノワイヤnFETの移動度 (2008 IEDM) 9
![ナノスケール MOSFET における量子効果 - バルク MOSFET [1] 高濃度チャネルにおいて表面量子化 - 極薄 SOI MOSFET [2] 酸化膜による量子閉じ込め - ナノワイヤ MOSFET 幅方向にも量子閉じ込め](/docs-images/103/158061549/images/10-1.jpg "室温でも量子閉じ込め効果により Vth が上昇 [1] Y. Ohkura, Solid- State Electronics, Vol. 33, p. 1581, 1990. [2] Y. Omura, et al., IEEE EDL, Vol. 18, p.")
10 ナノスケール MOSFET における量子効果 - バルク MOSFET [1] 高濃度チャネルにおいて表面量子化 - 極薄 SOI MOSFET [2] 酸化膜による量子閉じ込め - ナノワイヤ MOSFET 幅方向にも量子閉じ込め 室温でも量子閉じ込め効果により Vth が上昇 [1] Y. Ohkura, Solid- State Electronics, Vol. 33, p. 1581, [2] Y. Omura, et al., IEEE EDL, Vol. 18, p. 190,
11 量子効果による正孔移動度の向上 280 same as bulk μeff [cm 2 /Vs] bulk, <110> mobility enhancement, <110> pmos N inv =3x10 12 cm t SOI [nm] G. Tsutsui et al. VLSI Symposium,
12 目次 1. ナノワイヤ nfet における移動度 Presented in 2008 VLSI Symposium. Presented in 2008 IEDM. 2. ナノワイヤ pfet における移動度 Presented in 2009 VLSI Symposium. 12
13 ナノワイヤ nfet における移動度 13
14 作製プロセス SiO 2 EB Resist SOI BOX Mesa EBL Dry Etching SC1 BHF Source 3D Structure Drain BOX BOX NW Narrowing BHF BOX 14
15 サブスレッショルド特性 Abs(Id) (A) 1E-3 1E-5 1E-7 1E-9 1E-11 [100]/ Num=1000 pfet T SOI =19nm L g =3μm narrower nfet T SOI =22nm L g =3μm Vd =10mV 1E Vg (V) S.S. (mv/dec.) pfet nfet average:61.7 mv/dec average:61.2 mv/dec L g =3μm W NW (nm) J. Chen et al., VLSI Technology Symposium, p. 32,
16 ナノワイヤの数 Id L g =3μm L g =4μm L g =3μm L g =4μm 3 C gc (pf)@vg=3v (a) NWs Number (b) NWs Number J. Chen et al., VLSI Technology Symposium, p. 32,
17 2 つの異なるワイヤ長で測定 Device Design: Nanowire of different Length Capacitance (pf) L=3μm Cg-Vg [100] NWs-nMOS W NW =40nm 1 L=3um L=4um Gate Voltage (V) ΔC g I d [A] L=4μm Id-Vg [100] NWs-nMOS L=3um 0.03 L=4um Gate Voltage [V] * A. Toriumi et al, IEDM, Tech. Dig., 671, I d [ma] 17
18 移動度の導出 μ eff = (Lm,1 L m,2 ) ( ) (C V gc,1 C gc,2)dvg ds Ids,1 Ids, [100] NWs-nFET μ eff (cm 2 /Vs) Tsoi=30nm W NW =40nm double L m method split CV method L g =3μm L g =4μm N inv (10 12 cm -2 ) * A. Toriumi et al, IEDM, Tech. Dig., 671,
19 面と 2 つの方向 j [100] j [110] 19
20 nfet の移動度 μ eff (cm 2 /Vs) [100] NWs-nFETs T soi =30nm [100] NWs-nFET UTB W NW :48nm Tsoi=30nm Tsoi=30nm 40nm 26nm 21nm 15nm 7nm j //[100] 3D-view cross-view 1 10 N inv (10 12 cm -2 ) J. Chen et al., VLSI Symposium, p. 32,
21 μ eff (cm 2 /Vs) nfet の移動度 [110] NWs-nFETs T soi =18nm [110] NWs-nFET UTB Tsoi=30nm Tsoi=18nm W NW :48nm 40nm 26nm 21nm j //[110] 3D-view cross-view 1 10 N inv (10 12 cm -2 ) J. Chen et al., VLSI Symposium, p. 32,
22 nfet の移動度まとめ Width Dependence Side-surface Dependence μ eff (cm 2 /Vs) [100] Tsoi=30nm [100] Tsoi=22nm [110] Tsoi=18nm N inv =5x10 12 cm W NW (nm) μ eff degradation in narrower NW μ eff [110] / μ eff [100] j W nw 40nm [110] T soi N inv :5x10 12 cm nm 21 nm Tsoi/(Tsoi+W nw ) Linear side surfaces contribution Side surface orientation plays the key role in NWs mobility J. Chen et al., VLSI Symposium, p. 32,
23 と j [100] j [110] [110]- and [100]-NWs are fabricated on the same SOI chip for better comparisons j [100] j [110] 23
24 nfet の移動度 Lower mobility in NWs than in bulk Si Small mobility degradation as diminishing W nw 1000 μ eff [cm 2 /Vs] 100 [100]/ NWs nfets T soi =18nm 1x10 12 [*] H. Irie et al., IEDM, p.225, ref [*] bulk [100]/ W nw : 30nm W nw : 46nm N inv [cm -2 ] 8x10 12 j //[100] 3D-view cross-view J. Chen et al., IEDM, p. 757,
25 nfet の移動度 Higher mobility in NWs than in bulk Si at low N inv Mobility improvement in narrower W nw 1000 μ eff [cm 2 /Vs] 100 [110]/ NWs nfets T soi =18nm W nw : 46nm 1x10 12 [*] H. Irie et al., IEDM, p.225, W nw : 30nm N inv [cm -2 ] ref [*] bulk [100]/ ref [*] bulk [110]/ 8x D-view cross-view j //[110] J. Chen et al., IEDM, p. 757,
26 nfet の移動度まとめ μ eff [cm 2 /Vs] N inv =1.5x10 12 cm -2 [110]-NWs [100]-NWs W nw [nm] N inv =1.5x10 12 cm μ eff [110]/μ eff [100] In wide W nw, μ eff in [100]-NWs is higher than that in [110]-NWs. As reducing W nw, μ eff in [110]-NWs is improved and even higher than that in [100]-NWs. j [100] j [110] J. Chen et al., IEDM, p. 757,
27 ナノワイヤ pfet における移動度 27
28 と における正孔移動度 μ h (cm 2 /Vs) /<110> x1.3 /<100> x1.6 /<110> Si 300K N inv (cm -2 ) Ken Shimizu et al., IEDM,
29 における正孔移動度 Hole mobility in pfets [110]/ >> [100]/ > j [110] j [100] [100]-direction [110]-direction middle µ [100] NW middle µ lowest µ highest µ [110] NW 29
![[100]/ の正孔移動度 Hole Mobility [cm 2 /vs] 300 200 100 [100]/ NWs pfets T SOI =18nm [100]/ universal [100]/ UTB W nw =18nm W nw =55nm Approaching to bulk Si 1 10 N inv [10 12 cm -2](/docs-images/103/158061549/images/30-1.jpg "] j //[100] 3D-view middle µ cross-view Hole in narrow NWs approaches to universal curve [*] H. Irie et al., IEDM, p.225, 2004. middle µ J. Chen et al., VLSI Symposium, 2009.")
30 [100]/ の正孔移動度 Hole Mobility [cm 2 /vs] [100]/ NWs pfets T SOI =18nm [100]/ universal [100]/ UTB W nw =18nm W nw =55nm Approaching to bulk Si 1 10 N inv [10 12 cm -2 ] j //[100] 3D-view middle µ cross-view Hole in narrow NWs approaches to universal curve [*] H. Irie et al., IEDM, p.225, middle µ J. Chen et al., VLSI Symposium,
31 [110]/ の正孔移動度 Hole Mobility [cm 2 /vs] [110]/ NWs pfets T SOI =18nm [110]/ universal [110]/ UTB W nw =68, 42, 25nm 1 10 N inv [10 12 cm -2 ] 2.4x [110]/ universal j //[110] 3D-view highest µ lowest µ cross-view High hole mobility in narrow NWs at high N inv [*] H. Irie et al., IEDM, p.225, J. Chen et al., VLSI Symposium,
![チャネル方向依存性 Hole Mobility [cm 2 /vs] 300 200 100 solid: N inv =5x10 12 cm -2 open: N inv =1x10 13 cm -2 [110] [100] 1.4x [100]/ bulk Si univ.](/docs-images/103/158061549/images/32-0.jpg "@ N inv =1x10 13 cm -2 [*] middle µ middle µ [100]-direction highest µ lowest µ 15 30 45 60 75 W nw [nm] [110]-direction [*] H. Irie et al., IEDM, p.225, 2004. J.")
32 チャネル方向依存性 Hole Mobility [cm 2 /vs] solid: N inv =5x10 12 cm -2 open: N inv =1x10 13 cm -2 [110] [100] 1.4x [100]/ bulk Si N inv =1x10 13 cm -2 [*] middle µ middle µ [100]-direction highest µ lowest µ W nw [nm] [110]-direction [*] H. Irie et al., IEDM, p.225, J. Chen et al., VLSI Symposium,
33 移動度の Ninv 依存性 μ narrow /μ wide 1 [100] NW 68nm/25nm approaching to wide NWs 0.55 NW pfets Negligible degradation 55nm/18nm [100] [110] 0.93 [110] NW N inv [10 12 cm -2 ] Large degradation Small degradation J. Chen et al., VLSI Symposium,
34 面におけるサブバンドエネルギー Subband Energy [ev] Why high hole mobility? Surface Surface Fs [MV/cm] ΔE [ev] Fs [MV/cm] anisotropic m* eff F s Increase ΔE Hole Population on surface increase turns to be much more dominant in [110] NWs at higher N inv [*] M.V. Fischetti et al., J. App. Phys. 94(2), p1079,
35 ナノワイヤーにおけるコーナー効果 No mobility degradation at high field When Electric Field is applied Low Field Middle Field High Field Less effect by side surface Less width dependence of µ Hole Distribution in [110] Nanowire [*] T soi 12nm W nw 12nm 6nm 3nm More population in even at the corners µ is mainly dominated by. [*] N. Neophytou et al. Nano. Lett. p. 623,
36 と j [100] j [110] To be presented in 2010 VLSI Technology Symposium. j [100] j [110] 36
37 まとめ 1. ナノワイヤ nfet では, 側壁効果が移動度に大きく影響する. 2. ナノワイヤ pfet では, 側壁効果ではなく, 閉じ込めの効果等が移動度に影響する. 本研究の一部は,NEDO のプロジェクト ナノエレクトロニクス半導体材利用 新構造なの電子デバイス技術開発 の援助を受けた. 37
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2013 74 Tokyo Institute of Technology AlGaN/GaN C Annealing me Dependent Contact Resistance of C Electrodes on AlGaN/GaN, Tokyo Tech.FRC, Tokyo Tech. IGSSE, Toshiba, Y. Matsukawa, M. Okamoto, K. Kakushima,
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( ) : 1997
( ) 2008 2 17 : 1997 CMOS FET AD-DA All Rights Reserved (c) Yoichi OKABE 2000-present. [ HTML ] [ PDF ] [ ] [ Web ] [ ] [ HTML ] [ PDF ] 1 1 4 1.1..................................... 4 1.2..................................
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単位、情報量、デジタルデータ、CPUと高速化 ～ICT用語集～
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0.0.0 ( 月 ) 修士論文発表 Carrier trasort modelig i diamods ( ダイヤモンドにおけるキャリヤ輸送モデリング ) 物理電子システム創造専攻岩井研究室 M688 細田倫央 Tokyo Istitute of Techology パワーデバイス基板としてのダイヤモンド Proerty (relative to Si) Si GaAs SiC Ga Diamod
スライド 1
SoC -SWG ATE -SWG 2004 2005 1 SEAJ 2 VLSI 3 How can we improve manageability of the divergence between validation and manufacturing equipment? What is the cost and capability optimal SOC test approach?
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実空間差分法に基づく 第一原理電子構造 量子輸送特性計算 09/05/15 大阪大学大学院工学研究科小野倫也 Real-space first-principles calculation code The grand-state electronic structure is obtained by solving the Schrödinger (Kohn-Sham) equation 1 2
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LM6172 デュアル高速低消費電力、低歪み電圧帰還アンプ
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2 3 v v S i i L L S i i E i v L E i v 3. L urren (A) approx. 60% E = V = 0 Ω L = 00 mh urren (A) app
3 ON ON L * 3. v() = i() (3.) 3.2 L 3. L = 0 S i() = i () = i L () v () L v L () = 0 L v () = i(), (3.4) v L () = L d i(). (3.5) d v () + v L () = E, (3.6) i () = i L () = i(). (3.7) L d i() + i() = E.
Time and Temperature Dependence of Recovery Behavior of Residual Strains in Largely Deformed Glassy Poly (Methyl Methacrylate) by Shin'ya YOSHIOKA*, Ryoji NAKAGAWA** and Yukuo NANZAI* Time and temperature
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半導体電子工学 II 神戸大学工学部電気電子工学科 小川真人 09/01/21 半導体電子工学 II 日付内容 ( 予定 ) 備考 1 10 月 1 日半導体電子工学 I の基礎 ( 復習 ) 2 10 月 8 日半導体電子工学 I の基礎 ( 復習 ) 3 10 月 15 日 pn 接合ダイオード (1) 4 10 月 22 日 pn 接合ダイオード (2) 5 10 月 29 日 pn 接合ダイオード
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InGaAs/系量子ドット太陽電池の作製 革新デバイスチーム 菅谷武芳 電子 バンド3:伝導帯 E3 E3 E 正孔 バンド:中間バンド 量子ドット超格子 ミニバンド 量子ドットの井戸型 ポテンシャル バンド:価電子帯 量子ドット太陽電池のバンド図 6%を超える理想的な量子ドット太陽 電池実現には E3として１ 9eVが必要 量子ドット超格子太陽電池 理論上 変換効率6%以上 集光 を採用 MBE
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4.1 I-V 特性 MOSFET 特性とモデル 1 物理レベルの設計 第 3 章までに システム~ トランジスタレベルまでの設計の概要を学んだが 製造するためには さらに物理的パラメータ ( 寸法など ) が必要 物理的パラメータの決定には トランジスタの特性を理解する必要がある ゲート内の配線の太さ = 最小加工寸法 物理的パラメータの例 電源配線の太さ = 電源ラインに接続されるゲート数 (
3次元LSI集積化技術
3 LSI 3D LSI Integration Technology あらまし LSI 33DI LSI Si TSV Wafer on Wafer WOW 3 45 nm CMOS LSI FeRAM 10 m 200 3 LSI Abstract The conventional enhancement of LSIs based on Moore s Law is approaching its
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Table 1. Reluctance equalization design. Fig. 2. Voltage vector of LSynRM. Fig. 4. Analytical model. Table 2. Specifications of analytical models. Fig
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42 1 Fig. 2. Li 2 B 4 O 7 crystals with 3inches and 4inches in diameter. Fig. 4. Transmission curve of Li 2 B 4 O 7 crystal. Fig. 5. Refractive index
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2011 Vol.60 No.2 p.138 147 Performance of the Japanese long-term care benefit: An International comparison based on OECD health data Mie MORIKAWA[1] Takako TSUTSUI[2] [1]National Institute of Public Health,
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Encore SSIS 10 c c SSIS10 10 10 1998 2001 SSIS 2001 LSI 2001 MIRAI NECASKA SELETE 21 5ISSCC LSI 2004 2004SSIS PR 60 70 SSIS NOSIDE PR SSIS SSIS PR 2000 5SSIS SSIS 1 2001 5 8 3 2004 SSIS 1 2 SSIS 24 SSISPR
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WG3 Front-End Processes(FEP) 新材料 新構造の導入を支える FEP 技術 水島一郎 ( 東芝 ) 内容 STRJ FEP のメンバー スコープ 今年度の活動 新材料 新構造の導入と FEP 技術 Si ウェーハ 450mm 化状況 まとめ 略号 FeRAM: Ferroelectric Random Access Memory HP: High Performance /
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1 2 3 4 5 130mm 32mm UV-irradiation UV-cationic cure UV-cationic cure UV-cationic cure Thermal cationic Reaction heat cure Thermal cationic Cation Reaction heat cure Cation (a) UV-curing of
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03_委託テーマ発表資料（その２）（p.89-p.134).pdf
89 MEMS 2 / 5-0 0-20 90 3 Beyond-CMOS CNT CNT CNT NEC 4 NEDO (80 NEDO 2008.05 Nature Nanotechnology NEDO (8 22 CNT CNT NEDOPJ CNT NEDO M 3 5 Nature Nanotechnology 3, 289-294 (2008) 6 9 7 8 92 9 (!!! '!!!
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ばらつきの計測と解析技術 7 年 月 日設計基盤開発部先端回路技術グループ中西甚吾 内容. はじめに. DMA(Device Matrix Array)-TEG. チップ間 チップ内ばらつきの比較. ばらつきの成分分離. 各ばらつき成分の解析. まとめ . はじめに 背景 スケーリングにともない さまざまなばらつきの現象が顕著化しており この先ますます設計困難化が予想される EDA ツール 回路方式
23 Fig. 2: hwmodulev2 3. Reconfigurable HPC 3.1 hw/sw hw/sw hw/sw FPGA PC FPGA PC FPGA HPC FPGA FPGA hw/sw hw/sw hw- Module FPGA hwmodule hw/sw FPGA h
23 FPGA CUDA Performance Comparison of FPGA Array with CUDA on Poisson Equation (lijiang@sekine-lab.ei.tuat.ac.jp), (kazuki@sekine-lab.ei.tuat.ac.jp), (takahashi@sekine-lab.ei.tuat.ac.jp), (tamukoh@cc.tuat.ac.jp),
13 2 9
13 9 1 1.1 MOS ASIC 1.1..3.4.5.6.7 3 p 3.1 p 3. 4 MOS 4.1 MOS 4. p MOS 4.3 5 CMOS NAND NOR 5.1 5. CMOS 5.3 CMOS NAND 5.4 CMOS NOR 5.5 .1.1 伝導帯 E C 禁制帯 E g E g E v 価電子帯 図.1 半導体のエネルギー帯. 5 4 伝導帯 E C 伝導電子
1.7 D D 2 100m 10 9 ev f(x) xf(x) = c(s)x (s 1) (x + 1) (s 4.5) (1) s age parameter x f(x) ev 10 9 ev 2
2005 1 3 5.0 10 15 7.5 10 15 ev 300 12 40 Mrk421 Mrk421 1 3.7 4 20 [1] Grassberger-Procaccia [2] Wolf [3] 11 11 11 11 300 289 11 11 1 1.7 D D 2 100m 10 9 ev f(x) xf(x) = c(s)x (s 1) (x + 1) (s 4.5) (1)
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1 2 3
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MOSFET MOSFET JessBrown SMPS MOSFET 2 1 1 MOSFET MOSFET MOSFET AN605 AN605MOSFET MOSFET DocNo71933 MOSFET MOSFET 1 1 2 C gd _APP I g I gd C gd I gs C gd MOSFET APP _APP i g ----------------------------------------
重イオンビームを用いたシングルイベント効果の評価技術
半導体に対する三つの放射線影響 とその照射試験 小野田忍 独立行政法人 日本原子力研究開発機構 量子ビーム応用研究部門 半導体耐放射線性研究グループ o n o d a. s h i n o b u @ j a e a. g o. j p 027-3 4 6-9324 発表内容 2 1. 放射線と半導体 1. 放射線環境 2. 半導体に対する3つの放射線影響 2. 原子力機構 高崎量子応用研究所放射線照射施設の紹介
窒化アルミニウムによる 高効率フィールドエミッションを実現 ディスプレイパネル実用レベルのフィールドエミッション特性
Copyright NTT Basic Research Laboratories, NTT Corporation. All rights reserved. ダイヤモンド 高周波電力デバイスの開発とマイクロ波 ミリ波帯電力増幅器への応用 (614314) 研究代表者嘉数誠 (1) NTT 物性科学基礎研究所 研究分担者植田研二 (2) 小林康之 中川匡夫 NTT 物性科学基礎研究所 NTT 未来ねっと研究所
1
2-2 Atom Optics and Atom Lithography OHMUKAI Ryuzo and WATANABE Masayoshi High-resolution atomic channeling using velocity-selected atoms may be able to overcome precision limitations of the conventional
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2004 SPring-8 2004/6/21 CMOS 2004 2007 2010 2013 nm 90 65 45 32 (nm) 1.2 0.9 0.7 0.6 High-performance Logic Technology Requirements (ITRS 2003) 10 Photoelectron Intensity (arb.units) CTR a-sio2 0.1 HfO
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1 2 4 5 Table 16. Static characteristics (LPC1100, LPC1100L series) continued T amb = 40 C to +85 C, unless otherwise specified. Symbol Parameter Conditions Min Typ [1] Max Unit Standard port pins, RESET
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1 2 1914 2007 2002 2013 2004 2013 2009 2011 5 1 2 Human Welfare 8 1 2016 1 110 2014 9 11 11 8 110 4 106 3 2.8 103 97.2 18 76 37.4 SD 16.5 2 1 1 3 2 10 65 2006 65 25 4 5 1 5 3 98 4 60 60 4 1 4 1 60 15.1
Unidirectional Measurement Current-Shunt Monitor with Dual Comparators (Rev. B
www.tij.co.jp INA206 INA207 INA208 INA206-INA208 INA206-INA208 V S 1 14 V IN+ V S 1 10 V IN+ OUT CMP1 IN /0.6V REF 2 3 1.2V REF 13 12 V IN 1.2V REF OUT OUT CMP1 IN+ 2 3 9 8 V IN CMP1 OUT CMP1 IN+ 4 11
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1. 1(1) 1(2)[1] 1992 [2] 1992 [3] 100 100 比率 (%) 80 60 40 変形腐食亀裂 相対損傷数 80 60 40 変形腐食亀裂 20 20 0 0 5 10 15 20 25 船齢 ( 年 ) 0 0 5 10 15 20 25 船齢 ( 年 ) (1) Ratio of Each Damage (2) Number of Damage Fig.1 Relation
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FD. FD FD FD FD FD FD / Plan-Do-See FD FD FD FD FD FD FD FD FD FD FD FD FD FD JABEE FD A. C. A B .. AV .. B Communication Space A FD FD ES FD FD The approach of the lesson improvement in Osaka City University
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