8B10Bエンコーダ/デコーダMegaCoreファンクション・ユーザガイド

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1 8B10B / MegaCore 101 Innovation Drive San Jose, CA (408) MegaCore : 7.1 :

2 Copyright 2007 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company, the stylized Altera logo, specific device designations, and all other words and logos that are identified as trademarks and/or service marks are, unless noted otherwise, the trademarks and service marks of Altera Corporation in the U.S. and other countries. All other product or service names are the property of their respective holders. Altera products are protected under numerous U.S. and foreign patents and pending applications, maskwork rights, and copyrights. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera Corporation. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. UG-IPED8B10B-1.9 ii MegaCore Version 7.1 Altera Corporation ébíëété Å[Ég

3 Contents v vi vii MegaCore OpenCore Plus B10B / 2 2 Quartus II 2 3 MegaWizard Plug-In Manager IP GFP Generic Framing Procedure OpenCore Plus Altera Corporation MegaCore Version 7.1 iii

4 Contents iv MegaCore Version 7.1 Altera Corporation

5 Arria GX ; Cyclone III OpenCore Plus B10B / MegaCore Linux IP Toolbench IP Altera Corporation MegaCore Version 7.1 v

6 Encoded Latency clk Device family Registered inputs/outputs Device family Mercury HardCopy II Stratix II GX rderr 10B_ERR OpenCore Plus vi MegaCore Version 7.1 Altera Corporation

7 Courier : Save As : f MAX, \qdesigns d: chiptrip.gdf : AN 75: High-Speed Board Design : t PIA, n + 1 (< >) : < > < >.pof : Delete Options : Courier : data1 tdi input Low n ( : resetn) a. b. c. Courier ( : c:\qdesigns\tutorial\chiptrip.gdf) Report ( : AHDL SUBDESIGN) ( : TRI) Courier 1 CAUTION Enter Altera Corporation MegaCore Version 7.1 vii

8 viii MegaCore Version 7.1 Altera Corporation

9 1. MegaCore 1 1 8B10B / MegaCore B10B / MegaCore IP-ED8B10B ID 0079 ID 6AF7 MegaCore MegaCore MegaCore 1 2 8B10B / MegaCore 1 2. / Arria GX Cyclone Cyclone II Cyclone III HardCopy II Altera Corporation MegaCore Version

10 1 2. / HardCopy Stratix Stratix Stratix II Stratix II GX Stratix III Stratix GX Arria GX 8b/10b IP MegaWizard OpenCore Plus VHDL Verilog HDL IP Institute of Electrical and Electronics Engineers IEEE 802.3z MAC Media Access Control 1000 Mb/s American National Standards Institute ANSI X3.230 FC-PH 1994 International Telecommunication Union ITU-T Recommendation G.7041 Generic Framing Procedure Gigabit Ethernet 8b/10b 5 DC MegaCore Version 7.1 Altera Corporation

11 MegaCore 8B10B / MegaCore OpenCore Plus OpenCore Plus 8B10B / OpenCore Plus 3 10 OpenCore Plus AN 320: OpenCore Plus B10B / MegaCore Quartus II 7.1 Cyclone II (EP2C35F484C6) Cyclone III (EP3C80F780C6) Stratix II (EP2S30F484C3) Stratix III (EP3SE110F780C2) Altera Corporation MegaCore Version

12 1 3. Cyclone II Cyclone III / LE f MAX (MHz) (1) (2) Cyclone II Cyclone III : (1) f MAX / (2) Quartus II ROM MegaCore 1 4. Stratix II / ALUT f MAX (MHz) (1) (2) Stratix II : (1) f MAX / (2) Quartus II ROM MegaCore 1 4 MegaCore Version 7.1 Altera Corporation

13 MegaCore 1 5. Stratix III / ALUT f MAX (MHz) (1) (2) Stratix III : (1) f MAX / (2) Quartus II ROM MegaCore Altera Corporation MegaCore Version

14 1 6 MegaCore Version 7.1 Altera Corporation

15 2. OpenCore Plus 8B10B / MegaCore 1. 8B10B / MegaCore 8B10B / MegaCore MegaCore IP Quartus II Quartus II Installation & Licensing for Windows Quartus II Installation & Licensing for UNIX & Linux Workstations 2-1 8B10B / <path> Windows c:\altera\71 UNIX Linux /opt/altera/ <path> Installation directory ip Contains the MegaCore IP Library. common Contains the shared components. ed8b10b Contains the 8B10B Encoder/Decoder MegaCore function files and documentation. doc Contains the documentation for the MegaCore function. lib Contains encrypted lower-level design files. Altera Corporation MegaCore Version

16 8B10B / 2. 8B10B / MegaCore IP IP Quartus II Volume 3 IP 5. Quartus II OpenCore Plus 6. 8B10B / MegaCore B10B / MegaWizard Quartus II 8B10B / MegaCore 8B10B / MegaCore Quartus II MegaWizard Plug-In Manager 2 2 MegaCore Version 7.1 Altera Corporation

17 Quartus II New Project Wizard Quartus II 1. Windows > Altera > Quartus II <version> Quartus II Quartus II Web Edition 2. New Project Wizard File 3. New Project Wizard Introduction Next 4. New Project Wizard: Directory, Name, Top-Level Entity a. c:\altera\projects\ed8b10b_project b. ed8b10b_example Quartus II 5. Next New Project Wizard: Add Files Yes 6. Quartus II MegaCore IP Altera Corporation MegaCore Version

18 8B10B / a. User Libraries b. Library name <path>\ip <path> 8B10B / MegaCore c. Add Quartus II d. OK 7. Next New Project Wizard: Family & Device Settings 8. New Project Wizard: Family & Device Settings Family 9. New Project Wizard Finish Quartus II Quartus II MegaWizard Plug-In Manager Quartus II MegaWizard Plug-in Manager 1. MegaWizard Plug-In Manager Tools MegaWizard Plug-In Manager MegaWizard Plug-In Manager 2-2 MegaWizard Plug-In Manager Quartus II Help 2 4 MegaCore Version 7.1 Altera Corporation

19 2-2. MegaWizard Plug-in Manager 2. Next 3. Communications > Encoding/Decoding 8B10B Encoder-Decoder v MegaCore : Stratix II GX 5. MegaWizard VHDL Verilog HDL 6. MegaWizard Plug-In Manager New Project Wizard MegaCore <project path>\<variation name> 2-3 MegaWizard Plug- In Manager Altera Corporation MegaCore Version

20 8B10B / 2-3. MegaCore 7. Next 8B10B / MegaCore Parameter Settings 2-4 Next Back MegaWizard Plug-In Manager Parameter Settings Simulation Model Summary 2 6 MegaCore Version 7.1 Altera Corporation

21 2-4. MegaCore 1. Encoder Decoder 2. Encoder Register inputs/outputs 3 Register inputs/outputs 1 Altera Corporation MegaCore Version

22 8B10B / Decoder 3. Encoder Decoder 4. Encoder Register inputs/outputs 3 Register inputs/outputs 1 Decoder 5. Next Simulation Model Simulation Model 2 8 MegaCore Version 7.1 Altera Corporation

23 IP Quartus II VHDL Verilog HDL VHDL Verilog HDL IP MegaCore IP 1. Generate Simulation Model 2. Language 3. Next Summary Summary 2-6 Altera Corporation MegaCore Version

24 8B10B / 2-6. Summary Summary MegaWizard Back Parameters Setting Simulation Library Summary Page 2 10 MegaCore Version 7.1 Altera Corporation

25 MegaWizard Plug-in Manager Finish <variation name>.html 2 1 VHDL Verilog HDL 2 1. / (1) (2) <variation name>.bsf <variation name>.cmp <variation name>.html <variation name>.v <variation name>.vo <variation namez>_bb.v <variation name>_constraints.tcl <variation name>_enc8b10b.ocp <variation name>_enc8b10b.v <variation name>_run_modelsim.tcl MegaCore QuartusII Quartus II VHDL MegaCore MegaCore Verilog HDL MegaCore QuartusII Verilog HDL IP MegaCore Verilog HDL EDA Tool tcl OpenCore Plus MegaCoreVerilog HDL RTL IP Tcl Altera Corporation MegaCore Version

26 8B10B / 2 1. / (1) (2) <variation name>_tb.v Verilog HDL 2 1 : (1) (2) <variation name>megawizard (3) <variation name>_dec8b10b Tcl Tool Command Language Tcl Win32 Quartus II Tcl 1. TCL Scripts Tools 2. Tcl <variation name>_constraints. tcl 3. Run 1. Utility_Windows View Tcl Console 2. Tcl Console source <variation name>_constraints.tcl UNIX Linux Tcl cd..<project_directory> quartus_sh -t <variation name>_constraints.tcl 2 12 MegaCore Version 7.1 Altera Corporation

27 Tcl 2 Tcl Tcl MegaCore VHDL Verilog HDL IP IP Quartus II Volume 3 IP Verilog HDL 8B10B MegaCore 8B10B / MegaCore _run_modelsim.tcl IP ModelSim IP 1. ModelSim 2. ModelSim File Change Directory 8B10B / Altera Corporation MegaCore Version

28 3. ModelSim Transcript do<variation_name> _run_modelsim.tcl ModelSim Transcript Verilog HDL VHDL Quartus II ROM MegaCore Quartus II Quartus II Help OpenCore Plus 8B10B / MegaCore OpenCore Plus IP IP Quartus II Volume IP 8B10B / OpenCore Plus 3 10 OpenCore Plus AN 320: OpenCore Plus 2 14 MegaCore Version 7.1 Altera Corporation

29 MegaCore 8B10B / license.dat Altera Corporation MegaCore Version

30 2 16 MegaCore Version 7.1 Altera Corporation

31 3. MegaCore ENC8B10B DEC8B10B A B C D E F G H A LSB H MSB 5 A B C D E 3 F G H 2 a b c d e i f g h j 6 a b c d e i 4 f g h j b10b H G F E D C B A 8b10b Conversion j h g f i e d c b a MSB sent last LSB sent first LSB MSB Altera Corporation MegaCore Version

32 MegaCore DC rderr rderr 10 rderr kerr 10 kerr rderr IEEE 802.3z MegaCore Version 7.1 Altera Corporation

33 GFP 8B10B / MegaCore GFP Generic Framing Procedure B10B / GFP Ingress Egress Gigabit Ethernet Stream (8B/10B Encoded) 8B/10B Decoder GFP Mapper Transport Network GFP Data Stream (64B/65B Encoded) GFP Demapper 8B/10B Encoder Gigabit Ethernet Stream (8B/10B Encoded) kerr rderr 10B_ERR 8B/10B 64B/65B 64B/65B 8B/10B10B_ERR RD RD b/10b Dx.y 10B_ERR Kx.y x 5 y 3 Altera Corporation MegaCore Version

34 K K MegaCore K K 8 K28.0 8'b000_11100 K28.1 8'b001_11100 K28.2 8'b010_11100 K28.3 8'b011_11100 K28.4 8'b100_11100 K28.5 (1) 8'b101_11100 K28.6 8'b110_11100 K28.7 8'b111_11100 K23.7 8'b111_10111 K27.7 8'b111_11011 K29.7 8'b111_11101 K30.7 8'b111_ B_ERR 8'b111_ : (1) K28.5 IDLE 8 8 datain ena High datain kin MegaCore 8 kerr K MegaCore Version 7.1 Altera Corporation

35 10B_ERR kerr idle_ins ena K28.5 K clk reset_n kin ena idle_ins datain [7:0] rdin rdforce kerr dataout [9:0] valid rdout rdcascade rdforce rdin rdin 0 rdin MSByte rdcascade LSByte rdin LSByte rdout Altera Corporation MegaCore Version

36 MSByte rdin rdin rdforce High ena High Low kin [1] datain[15:8] kin[0] datain[7:0] datain[15:8] 3-4. (1) clk kin [1:0] datain [15:0] reset_n kin [1] ena idle_ins datain [15:8] rdin kerr dataout [9:0] valid rdout rdcascade rdforce clk reset_n kin [0] ena idle_ins datain [7:0] rdin rdforce kerr dataout [9:0] valid rdout rdcascade 3-4 : (1) ena idle_ins rdforce High MegaCore Version 7.1 Altera Corporation

37 register inputs/outputs 3 n datain kin n+2 n register inputs/outputs 1 1 n datain kin n+1 n rdforce rdin rdforce rdin rdforce rdin datain kin 2 2 Verilog HDL : rdforce rdin // The _pre2 registers are set at the same time as datain and kin. reg rdforce_pre2; reg rdin_pre2; // The _pre1 registers provide an extra clock tick of delay reg rdforce_pre1; reg rdin_pre1; (posedge clk) begin rdforce <= rdforce_pre1; Altera Corporation MegaCore Version

38 end rdforce_pre1 <= rdforce_pre2; rdin <= rdin_pre1; rdin_pre1 <= rdin_pre2; n n+1 n+2 n+3 clk datain, kin, ena a b c d e f g dataout a b c d e f rdforce, rdin a b c d e f g n n+1 n+2 n+3 clk datain, kin, ena a b c d e f g dataout a b c d e f rdforce, rdin a b c d e f g 3 8 MegaCore Version 7.1 Altera Corporation

39 10 K 10 8 K K K 8 kout 10 kerr 10B_ERR 10 kerr idle_del K28.5 IDLE 10 rderr clk reset_n idle_del ena datain [9:0] rdin rdforce valid dataout [7:0] kout kerr rderr rdout rdcascade 2 2 rdcascade 2 rdin Altera Corporation MegaCore Version

40 2 rdout rdin rdforce High rdin rdforce datain kin n datain n+1 n n n+1 n+2 n+3 clk datain, ena a b c d e f g dataout, kout, kerr, rdout, rderr a b c d e rdforce, rdin a b c d e f OpenCore Plus OpenCore Plus 2 Untethered 3 10 MegaCore Version 7.1 Altera Corporation

41 Tethered Tethered MegaCore 1 : ena Low dataout k28.5 valid Low : ena Low dataout 0 valid Low OpenCore Plus 1 3 OpenCore Plus AN 320: OpenCore Plus 3 2 MegaWizard 8B10B / B10B / Mode of operation Register inputs/outputs : 3 : 1 Altera Corporation MegaCore Version

42 clk 1 reset_n Low MegaCore clk kin High ena High datain idle_ins High ena K28.5 datain[7:0] 8 rdin rdforce High rdforce High rdin kerr K ena kin High datain K High dataout[9:0] 10 valid High dataout rdout dataout rdcascade 3 12 MegaCore Version 7.1 Altera Corporation

43 3 4. clk 3 reset_n Low MegaCore clk idle_del High K28.5 valid Low ena High datain datain[9:0] 10 rdin rdforce High rdforce High rdin valid ena dataout kerr ena idle_del K28.5 valid dataout[7:0] 8 kout High kerr K 10 10B_ERR High rderr High rdout dataout rdcascade Altera Corporation MegaCore Version

44 3 14 MegaCore Version 7.1 Altera Corporation

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