Arria Vデバイスでのトランシーバ・プロトコル・コンフィギュレーション

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1 4 署名 トランシーバのフィジカル コーディング サブレイヤ (PCS) とフィジカル メディア アタッチメント (PMA) は 次の通信プロトコルをサポートする専用回路を備えています 表 4-1: Arria V デバイスでのトランシーバ PCS 機能 PCS サポート データ レート (Gbps) トランスミッタ データパス レシーバ データパス PCI Express (PCIe ) の Gen1(x1 x2 x4 および x8) および Gen2(x1 x2 x4 および x8) Gbps イーサネット (GbE) 2.5(Gen1) 5(Gen2) カスタム Single Width および Double Width モードに同じで コア ロジックに接続する PCI Express(PIPE)2.0 用の PHY インタフェースが加わります カスタム Single Width および Double Width モードに同じ カスタム Single Width および Double Width モードに同じで コア ロジックに接続するレート マッチ および PIPE 2.0 が加わります カスタム Single Width および Double Width モードに同じで レート マッチ が加わります シリアル デジタル インタフェース (SDI) および 2.97 フェーズ補正 とバイト シリアライザ フェーズ補正 とバイト シリアライザ SATA および 6.0 フェーズ補正 バイト シリアライザ および 8B/10B エンコーダ フェーズ補正 バイト デシリアライザ ワード アライナ および 8B/10B デコーダ (Gbps) のデータ レートは ユーザーによって FPGA コアに実装される必要のあるユーザー ロジックのオーバーサンプリングを使用してサポートされます All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

2 4-2 PCI Express PCS サポート データ レート (Gbps) トランスミッタ データパス レシーバ データパス CPRI(Common Public Radio Interface) カスタム Single Width および Double Width モードに同じで トランスミッタ (TX) 確定的レイテンシが加わります カスタム Single Width および Double Width モードに同じで レシーバ (RX) 確定的レイテンシが加わります OBSAI Serial RapidIO (SRIO) カスタム Single Width および Double Width モードに同じで TX 確定的レイテンシが加わります カスタム Single Width および Double Width モードに同じ カスタム Single Width および Double Width モードに同じで RX 確定的レイテンシが加わります カスタム Single Width および Double Width モードに同じ XAUI ソフト PCS を使用して実装されます ソフト PCS を使用して実装されます 10GBASE-R ソフト PCS を使用して実装されます ソフト PCS を使用して実装されます 関連情報 アルテラ トランシーバ PHYIP コアのユーザー ガイドに沿ってこの章を使用してください Arria V デバイスの機能 Arria V Device Handbook: Known Issues Arria V デバイス ハンドブックで更新される章を示します PCI Express Arria V デバイスには 性能 使いやすさ および多機能化のためにデザインされた PCIe ハード IP があります ハード IP は メディア アクセス コントロール (MAC) レーン データ リンク およびトランザクション レイヤから構成されています PCIe ハード IP は 最大 x8 レーン コンフィギュレーションのエンドポイントおよびルート ポートをサポートしています PCIe エンドポイント サポートには 最大 8 つの機能と Gen2 x4 レーン コンフィギュレーションのマルチファンクション サポートが含まれています Gbps の CPRI 実装 (10 Gbps チャネルのみでサポートされている ) は PMA ダイレクト モードを使用して実装されます PMA は FPGA ファブリックと直接接続しているため 必要な PCS 機能をユーザー ロジック ( ソフト PCS) に実装する必要があります

3 PCI Express 4-3 図 4-1: Arria V デバイスでの PCIe マルチファンクション External System FPGA Device Host CPU SPI GPIO I²C Memory Controller USB Root Complex PCIe RP PCIe Link PCIe EP Local Peripheral 1 Local Peripheral 2 CAN GbE ATA Bridge to PCIe Arria V PCIe ハード IP は コア ロジックから独立して動作するので Arria V デバイスが他の FPGA の部分でのプログラミング ファイルをロードしている時に PCIe リンクを 100 ms 以内にウェークアップさせてリンク トレーニングを完了することができます 更に Arria V デバイスの PCIe ハード IP は 誤り訂正コード (ECC) を使用してエンド ツー エンドのデータパスの保護を改善します

4 4-4 PIPEトランシーバ データパス PIPE トランシーバ データパス 図 4-2: PCIe ハード IP コンフィギュレーションでのトランシーバ PCIe Gen2 は PCS ハード IP インタフェースを介してのみサポートされています Functional Mode PIPE Data Rate (Gbps) 2.5 for Gen1 5 for Gen2 Number of Bonded Channels x1, x2, x4, x8 PMA PCS Interface Width 10-Bit Word Aligner (Pattern) Automatic Synchronization State Machine (/K28.5+/K28.5-/) 8B/10B Encoder/Decoder Rate Match PCIe Hard IP Byte SERDES PCS Hard IP or PCS FPGA Fabric Interface Width (Per lane) 8-Bit 16-Bit PCS Hard IP or PCS FPGA Fabric Interface Frequency 250 MHz Gen MHz, Gen MHz トランシーバ データパスのクロッキングは 非結合 (x1) コンフィギュレーションと結合 (x2 x4 および x8) コンフィギュレーションとでは異なります トランシーバ チャネルのデータパス 図 4-3: PIPE コンフィギュレーションでのトランシーバ データパス Transmitter PCS Transmitter PMA FPGA Fabric PCI Express Hard IP PIPE Interface RX Phase TX Phase Byte Ordering Byte Deserializer Byte Receiver PCS 8B/10B Decoder 8B/10B Encoder Rate Match Deskew TX Bit Slip Word Aligner Receiver PMA Deserializer CDR rx_serial_data tx_serial_data

5 PCIe でサポートされている機能 4-5 関連情報 Arria V デバイスでのトランシーバ アーキテクチャ PCIe でサポートされている機能 2.5 Gbps(Gen1) および 5 Gbps(Gen2) のデータ レートでの PIPE コンフィギュレーションは 以下の機能をサポートしています : PCIe 準拠同期ステート マシン ±300 ppm 計 600 ppm のクロック レート補正 8 ビットの FPGA ファブリック トランシーバ インタフェース 16 ビットの FPGA ファブリック トランシーバ インタフェース トランスミッタ バッファの電気的アイドル レシーバ検出 準拠パターン送信時の 8B/10B エンコーダ ディスパリティ制御 パワー ステート管理 ( 電気的アイドルのみ ) レシーバ ステータス エンコーディング PIPE インタフェース PIPE コンフィギュレーションでは 各チャネルに PHY-MAC 層とトランシーバ チャネル PCS および PMA ブロックの間でデータ 制御信号 およびステータス信号を転送する PIPE インタフェース ブロックが設けられています PIPE インタフェース ブロックは PIPE 仕様のバージョン 2.0 に準拠しています PIPE ハード IP ブロックを使用している場合 PHY-MAC 層はハード IP ブロックに実装されます その他の場合は FPGA ファブリックのソフト IP を使用して PHY-MAC 層を実装できます PIPE ハード IP ブロックを使用している場合 PHY-MAC 層はハード IP ブロックに実装されます その他の場合は FPGA ファブリックのソフト IP を使用して PHY-MAC 層を実装できます これは Quartus II ソフトウェアの将来のバージョンでサポートされる予定です 注 : PIPE インタフェース ブロックは PIPE コンフィギュレーションでのみ使用され バイパスすることはできません PIPE インタフェース ブロックは PHY-MAC 層とトランシーバの間でデータ 制御信号 およびステータス信号を転送することに加えて PCIe 準拠物理層デバイスに要求される以下の機能を実装します : トランスミッタ バッファを強制的に電気的アイドル状態にします 受信検出シーケンスを開始します 準拠パターン送信時に8B/10Bエンコーダ ディスパリティ制御をコントロールします PCIeパワー ステートを管理します ( 電気的アイドルのみ ) 受信検出やpipe_phystatus 信号上のパワー ステート遷移など 各種のPHY 動作の完了を示します PCI Express(PIPE) 仕様に規定されている通り pipe_rxstatus[2:0] 信号にレシーバ ステータスおよびエラー状態をエンコードします

6 4-6 トランスミッタの電気的アイドルの生成 トランスミッタの電気的アイドルの生成電気的アイドルの入力信号がアサートされると PIPE インタフェース ブロックは そのチャネルのトランスミッタ バッファを電気的アイドル状態にします 電気的アイドル中 トランスミッタ バッファの差動およびコモン コンフィギュレーションの出力電圧レベルは PCIe の Gen2 のデータ レートについて PCIe ベース仕様 2.1 に準拠します PCIe 仕様では 特定のパワー ステートにおいてトランスミッタ バッファが電気的アイドルになっていることが要求されます パワー ステート管理 PCIe 仕様は P0 P0s P1 および P2 の 4 つのパワー ステートを定義します 物理層デバイスは 消費電力を最小化するためにこれらのパワー ステートをサポートする必要があります P0 は通常動作状態で この場合 パケット データは PCIe リンク上で転送されます P0s P1 および P2 は低パワー ステートで 物理層は消費電力を最小化するために PHY-MAC 層の指示に従って このステートに遷移しなければなりません トランシーバの PIPE インタフェースには PIPE コンフィギュレーションにコンフィギュレーションされた各トランシーバ チャネル用の入力ポートが設けられています 注 : P0パワー ステートからより低パワー ステート (P0s P1 およびP2) に遷移する場合 PCIe 仕様で 物理層デバイスに省電力手段を実装することが要求されます トランシーバは より低いパワー ステートでトランスミッタ バッファを電気的アイドル状態にすること以外は これらの省電力手段を実装しません 準拠パターンの送信サポートに対する 8B/10B エンコーダの使用リンク トレーニングおよびステータス ステート マシン (LTSSM) がポーリング準拠サブステート状態になると PCIe トランスミッタは準拠パターンを送信します ポーリング準拠サブステートでは トランスミッタが PCIe の電圧およびタイミング仕様に電気的に準拠しているかどうか評価します レシーバ ステータス PCIe 仕様で PHY は 3 ビットのステータス信号 (pipe_rxstatus[2:0]) 上にレシーバ ステータスをエンコードすることが要求されます このステータス信号は PHY-MAC 層によって使用されます PIPE インタフェース ブロックは トランシーバ チャネル PCS および PMA ブロックからステータス信号を受信して FPGA ファブリックに対して pipe_rxstatus[2:0] 信号上でステータスをエンコードします pipe_rxstatus[2:0] 信号上でのステータス信号のエンコーディングは PCIe 仕様に準拠しています 受信検出 Arria V トランシーバの PIPE インタフェース ブロックは レシーバ検出動作において LTSSM の検出サブステート時に PCIe プロトコルで必要になる入力信号 (pipe_txdetectrx_loopback) を提供します

7 最大 ±300 ppm のクロック レート補正 4-7 P1 パワー ステート時に pipe_txdetectrx_loopback 信号がアサートされると PCIe インタフェース ブロックは そのチャネル内のトランスミッタ バッファに対して受信検出シーケンスを開始するようコマンド信号を送信します P1 パワー ステートでは トランスミッタ バッファは常に電気的アイドル状態である必要があります 受信検出回路は このコマンド信号を受信した後 トランスミッタ バッファの出力にステップ電圧を生成します アクティブなレシーバ (PCIe 入力インピーダンス要求に適合するもの ) が遠端に存在している場合 トレース上のステップ電圧の時定数は レシーバが存在しない場合のステップ電圧の時定数よりも大きくなります レシーバ検出回路は トレース上に現れるステップ電圧の時定数を監視し レシーバが検出されたかどうかを判断します レシーバ検出回路の監視は 動作のために 125 MHz のクロックが必要で これは fixedclk ポートにドライブする必要があります 注 : レシーバ検出回路を確実に動作させるために シリアル リンク上の AC 結合コンデンサおよびシステムで使用しているレシーバの終端値は PCIe ベース仕様 2.1 に準拠していなければなりません PCI Express PHY(PIPE)IP コアは 1 ビット PHY ステータス信号 (pipe_phystatus) および 3 ビット レシーバ スタータス信号 (pipe_rxstatus[2:0]) を提供して PIPE 2.0 仕様に準拠してレシーバが検出さたかどうかを示します 最大 ±300 ppm のクロック レート補正 PCIe プロトコルに準拠して レシーバ チャンネルは アップストリーム トランスミッタ クロックとローカル レシーバ クロック間の最大 ±300 PPM のわずかなクロック周波数の差を補正するために レート マッチ を備えています 関連情報 Arria V デバイスでのトランシーバ アーキテクチャ PCIe リバース パラレル ループバック PCIe リバース パラレル ループバックは Gen1 のデータ レートでの PCIe 機能コンフィギュレーションのみで使用可能です 受信されるシリアル データはレシーバ CDR デシリアライザ ワード アライナ およびレート マッチ バッファを経由します そして トランスミッタ シリアライザにループ バックして トランスミッタ バッファを経由して送信されます 受信されるデータは ポートを経由して FPGA ファブリックでも使用可能です このループバック モードは PCIe 仕様 2.1 に準拠しています Arria V デバイスは pipe_txdetectrx_loopback 入力信号を提供して このループバック モードをイネーブルします P1 パワー ステートで pipe_txdetectrx_loopback 信号がアサートされると レシーバ検出が実行されます P0 パワー ステートでこの信号がアサートされる場合は リバース パラレル ループバックが実行されます 注 : PCIe リバース パラレル ループバックは PIPE コンフィギュレーションでサポートされている唯一のループバック オプションです

8 4-8 PIPE トランシーバのチャネル配置のガイドライン 図 4-4: PIPE リバース パラレル ループバック モードのデータパス Transmitter PCS Transmitter PMA FPGA Fabric PCI Express Hard IP PIPE Interface RX Phase TX Phase Byte Ordering Byte Deserializer Byte Receiver PCS 8B/10B Decoder Rate Match 8B10B Encoder Reverse Parallel Loopback Path Deskew Word Aligner Receiver PMA Deserializer CDR PIPE トランシーバのチャネル配置のガイドライン 表 4-2: PCIe Gen1 での PIPE チャネル配置 Quartus II ソフトウェアでの配置は このようにチャネル使用量が高い結果 デザインと異なる場合があります コンフィギュレーション x1 データ チャネルの配置 任意のチャネル 使用するチャネルの最小数 2(1 個のデータ チャネル 1 個のクロック チャネル ) マスタ用のデフォルト ロジカル データ チャネル数 Data_channel[0] x2 2 個連続のチャネル 3(2 個のデータ チャネル 1 個のクロック チャネル ) Data_channel[1] x4 4 個連続のチャネル 5(4 個のデータ チャネル 1 個のクロック チャネル ) Data_channel[1] x8 8 個連続のチャネル 9(8 個のデータ チャネル 1 個のクロック チャネル ) Data_channel[0] マスタ チャネル用のデフォルト データ チャネル数をオーバーライドするには 以下を実行します : 1. の同じバンクにマスタ チャネルを割り当てます 2. 以下の Quartus II QSF アサインメントを適用します : set_parameter -name master_ch_number <logical_data_channel_number> -to <"test:pcie_i altera_xcvr_pipe:test_inst av_xcvr_pipe_nr:pipe_nr_inst av_xcvr_pipe_native:transceiver_core">

9 PIPE トランシーバのチャネル配置のガイドライン 4-9 PCIe HIP x8 と同じ PIPE 配置をサポートするには 以下の 2 つの Quartus II QSF アサインメントを使用します : set_parameter -name master_ch_number 4 -to <"test:pcie_i altera_xcvr_pipe:test_inst av_xcvr_pipe_nr:pipe_nr_inst av_xcvr_pipe_native:transceiver_core > set_parameter -name dummy_ch_required 1 -to <"test:pcie_i altera_xcvr_pipe:test_inst av_xcvr_pipe_nr:pipe_nr_inst av_xcvr_pipe_native:transceiver_core"> 注 : PCIe のハード IP 実装および制約について詳しくは Arria V デバイスでのトランシーバ アーキテクチャの章の トランシーバ バンク の項を参照してください 以下の 4 つの図は PIPE x1 x2 x4 および x8 コンフィギュレーションでのチャネル配置の例を示しています 図 4-5: PIPE x1 のチャネル配置の例 青色影付きのチャネルは高速シリアル クロックを提供します 灰色影付きのチャネルはデータ チャネルです トランシーバ バンクの使用可能な任意のチャネルに PIPE データ チャネルを配置できます Arria V Device Transceiver Bank Transceiver Bank PIPE x1 PIPE x1 Transceiver Bank Transceiver Bank PIPE x1 PIPE x1

10 4-10 PIPE トランシーバのチャネル配置のガイドライン 図 4-6: PIPE x2 のチャネル配置の例 Arria V Device Transceiver Bank PCS Master Master CGB Transceiver Bank PCS Master Master CGB Transceiver Bank Data Slave CGB Data PCS Master Master CGB Transceiver Bank Data PCS Master Master CGB Data Slave CGB 図 4-7: PIPE x4 のチャネル配置の例 青色影付きのチャネルは高速シリアル クロックを提供します 灰色影付きのチャネルはデータ チャネルです Arria V Device Transceiver Bank Transceiver Bank PIPE x4 Master Transceiver Bank Transceiver Bank PIPE x4 Master Master PIPE x4

11 図 4-8: PIPE x8 のチャネル配置の例 PCIe でサポートされているコンフィギュレーションおよび配置のガイドライン 4-11 青色影付きのチャネルは高速シリアル クロックを提供します 灰色影付きのチャネルはデータ チャネルです Arria V Device Transceiver Bank Transceiver Bank Arria V Device Transceiver Bank Transceiver Bank / Master PIPE x8 PIPE x8 Transceiver Bank Transceiver Bank PIPE x8 Transceiver Bank Transceiver Bank PIPE x8 / Master / Master / Master 関連情報 Arria V デバイスでのトランシーバ アーキテクチャ PCIe でサポートされているコンフィギュレーションおよび配置のガイドライン Quartus II ソフトウェアによる配置は デザインとデバイスによって異なります 以下の図は x1 x2 x4 および x8 の結合コンフィギュレーション およびチャネル配置のガイドラインでサポートされているトランシーバ チャネルと PCIe ハード IP ブロックの配置例を示しています Quartus II ソフトウェアは データ チャネルと異なるチャネルに を自動的に配置します 注 : この項では デバイスでトップおよびボトム PCIe ハード IP ブロックの両方を個別に使用する場合の サポートされている PCIe チャネル配置を示します 以下の図では 青色影付きのチャネルは高速シリアル クロックを提供し 灰色影付きのチャネルはデータ チャネルを示しています

12 4-12 PCIe でサポートされているコンフィギュレーションおよび配置のガイドライン 図 4-9: x1 ガイドラインでサポートされている PCIe HIP Transceiver Bank GXB_L0/R0 Transceiver Bank GXB_L0/R0 PCIe x1 Master PCIe Hard IP 図 4-10: x2 および x4 ガイドラインでサポートされている PCIe HIP Transceiver Bank GXB_L0/R0 Transceiver Bank GXB_L0/R0 PCIe x4 PCIe x2 Master PCIe Hard IP

13 PIPE のトランシーバ クロッキング 4-13 図 4-11: x8 ガイドラインでサポートされている PCIe HIP Transceiver Bank GXB_L1/R1 PCIe x8 Transceiver Bank GXB_L0/R0 Master PCIe Hard IP PCIe Gen1 および Gen2 では デバイスでトップおよびボトムのハード IP ブロックを両方使用する場合 可能な x1 および x4 結合コンフィギュレーションに制約があります 関連情報 Arria V デバイスでのトランシーバ アーキテクチャ PIPE のトランシーバ クロッキング この項では PIPE コンフィギュレーションでのトランシーバ クロッキングについて説明します PIPE 1 コンフィギュレーション トランシーバ クロッキング コンフィギュレーションでのシリアル クロックは データ チャネルとは異なるチャネルの によって提供されます データ チャネルのローカル クロック ディバイダ ブロックは この高速クロックからパラレル クロックを生成して 両方のクロックをデータ チャネルの PMA と PCS に分配します

14 4-14 PIPE のトランシーバ クロッキング 図 4-12: PIPE 1 コンフィギュレーションでのトランシーバ クロッキング コンフィギュレーション FPGA Fabric tx_coreclk TX Phase Byte 8B/10B Encoder Transmitter Standard PCS TX Bit Slip Transmitter PMA x1 Clock Line PCIe hard IP PIPE Interface /2 Central/ Local Clock Divider Clock Divider Parallel and Serial Clocks (From the x6 or xn Clock Lines) Transmitter Standard PCS Transmitter PMA tx_coreclk TX Phase Byte 8B/10B Encoder TX Bit Slip PCIe hard IP PIPE Interface /2 Central/ Local Clock Divider Clock Divider Parallel Clock Serial Clock Parallel and Serial Clocks Parallel and Serial Clocks (From the x6 or xn Clock Lines) PIPE 4 コンフィギュレーション PIPE x4 結合コンフィギュレーションでは クロッキングはレシーバ チャネルごとに独立しています クロッキングおよびコントロール信号は トランスミッタ チャネルのみで結合しています

15 PIPE のトランシーバ クロッキング 4-15 図 4-13: PIPE 4 コンフィギュレーションでのトランシーバ クロッキング コンフィギュレーション Transceiver Bank FPGA Transmitter Standard PCS Transmitter PMA 6 Clock Line 1 Clock Line Fabric tx_coreclk TX Phase Byte 8B/10B Encoder TX Bit Slip PCIe hard IP PIPE Interface /2 Central/ Local Clock Divider Clock Divider Transmitter Standard PCS Transmitter PMA tx_coreclk TX Phase Byte 8B/10B Encoder TX Bit Slip PCIe hard IP PIPE Interface /2 Central/ Local Clock Divider Clock Divider Transmitter Standard PCS Transmitter PMA tx_coreclk TX Phase Byte 8B/10B Encoder TX Bit Slip PCIe hard IP PIPE Interface /2 Central/ Local Clock Divider Clock Divider Transmitter Standard PCS Transmitter PMA tx_coreclk TX Phase Byte 8B/10B Encoder TX Bit Slip PCIe hard IP PIPE Interface /2 Central/ Local Clock Divider Clock Divider (Master) Transmitter Standard PCS Transmitter PMA tx_coreclk TX Phase Byte 8B/10B Encoder TX Bit Slip PCIe hard IP PIPE Interface /2 Central/ Local Clock Divider Clock Divider Transmitter Standard PCS Transmitter PMA tx_coreclk TX Phase Byte 8B/10B Encoder TX Bit Slip PCIe hard IP PIPE Interface /2 Central/ Local Clock Divider Clock Divider Parallel Clock Serial Clock Parallel and Serial Clocks PIPE 8 コンフィギュレーション PIPE x8 結合コンフィギュレーションでは PMA と PCS ブロックのクロッキングはレシーバ チャネルごとに独立しています クロッキングとコントロール信号はトランシーバ チャネルのみで結合しています Arria V デバイスでのクロッキングについて詳しくは Arria V デバイスでのトランシーバ クロッキングの章を参照してください

16 4-16 PIPE のトランシーバ クロッキング 図 4-14: PIPE 8 コンフィギュレーションでのトランシーバ クロッキング コンフィギュレーション FPGA Fabric Transceiver Bank Transmitter PCS Transmitter PMA N Clock Line 1 Clock Line Local Clock Divider Clock Divider Transmitter PCS Transmitter PMA Central Clock Divider Clock Divider Transmitter PCS Transmitter PMA PIPE INTERFACE Local Clock Divider Clock Divider Transmitter PCS Low-Speed Parallel Clock High-Speed Serial Clock Transmitter PMA Local Clock Divider Clock Divider (Master) Transmitter PCS Transmitter PMA Central Clock Divider Clock Divider Transmitter PCS Transmitter PMA Local Clock Divider Clock Divider Transceiver Bank 1 Clock Line Transmitter PCS Transmitter PMA Local Clock Divider Clock Divider Low-Speed Parallel Clock High-Speed Serial Clock Transmitter PCS Transmitter PMA Central Clock Divider Clock Divider Transmitter PCS Transmitter PMA Local Clock Divider Clock Divider PIPE INTERFACE Transmitter PCS Low-Speed Parallel Clock High-Speed Serial Clock Local Clock Divider Clock Divider Transmitter PMA Low-Speed Parallel Clock High-Speed Serial Clock Transmitter PCS Transmitter PMA Central Clock Divider Clock Divider Transmitter PCS Transmitter PMA Local Clock Divider Clock Divider Parallel Clock Serial Clock Parallel and Serial Clocks 関連情報 アルテラ トランシーバ PHY IP コアのユーザー ガイドの PCI Express PHY IP コア の章 Arria V デバイスでのトランシーバ クロッキング

17 ギガビット イーサネット 4-17 ギガビット イーサネット IEEE 仕様では 1000BASE-X PHY は ギガビット イーサネット システムでさまざまな物理媒体と MAC を接続する中間層または遷移層として定義されています この層によって MAC 層は下層にある媒体の特定の性質からシールドされます 1000BASE-X PHY は PCS PMA および PMD のサブレイヤに分割されます PCS サブレイヤは GMII(Gigabit Medium Independent Interface) を通じて MAC と接続します 1000BASE-X PHY は 1 Gbps および 2.5 Gbps の物理インタフェースのデータ レートを定義します 図 4-15: GbE OSI の参照モデルの 1000BASE-X PHY OSI Reference Model Layers Application Presentation Session Transport Network Data Link Physical LAN CSMA/CD Layers Higher Layers GMII LLC MAC (Optional) MAC Reconciliation PCS PMA PMD 1000 Base-X PHY トランシーバは GbE 機能モードにコンフィギュレーションされると IEEE 仕様に定義されている以下の PCS および PMA 機能をサポートする回路を内蔵します 8B/10Bエンコードおよびデコード 同期化 アップストリーム トランスミッタおよびローカル レシーバのクロック周波数補正 ( レート マッチング ) レシーバPMDによって転送されたエンコードされたデータからのクロック リカバリ シリアル変換およびパラレル変換 注 : トランシーバは 自動ネゴシエーション ステート マシン 衝突検出 およびキャリア センスなど 上記以外のPCS 機能のビルトイン サポートを備えていません これらの機能を使用する場合には FPGAファブリックまたは外部回路にそれらを実装する必要があります

18 4-18 ギガビット イーサネットのトランシーバ データパス 図 4-16: GbE コンフィギュレーションでのトランシーバ ブロック Functional Mode GbE-1.25 Gbps GbE Gbps PMA-PCS Interface Width 10 bit 10 bit Data Rate (Gbps) Number of Bonded Channels x1 x1 Low Latency PCS Word Aligner (Pattern Length) Automatic Synchronization State Machine (7-bit Comma, 10-bit /K28.5/) Automatic Synchronization State Machine (7-bit Comma, 10-bit /K28.5/) 8B/10B Encoder/Decoder Rate Match Byte SERDES Byte Ordering FPGA Fabric-Transceiver Interface Width FPGA Fabric-Transceiver Interface Frequency (MHz) 8-bit bit ギガビット イーサネットのトランシーバ データパス 図 4-17: GbE-1.25 Gbps コンフィギュレーションでのトランシーバ データパス FPGA Fabric tx_coreclk[0] rx_coreclk[0] TX Phase wrclk rdclk tx_clkout[0] FPGA Fabric Transceiver Interface Clock RX Phase 8B/10B Encoder 8B/10B Decoder Transmitter Channel PCS Low-Speed Parallel Clock Rate Match Receiver Channel PCS Word Aligner Parallel Recovered Clock Local Clock Divider Deserializer Transmitter Channel PMA High-Speed Serial Clock Receiver Channel PMA CDR Low-Speed Parallel Clock

19 ギガビット イーサネットのトランシーバ データパス 図 4-18: GbE Gbps コンフィギュレーションでのトランシーバ データパス 4-19 FPGA Fabric tx_coreclk[0] rx_coreclk[0] TX Phase wrclk rdclk tx_clkout[0] FPGA Fabric Transceiver Interface Clock RX Phase Byte SERDES Byte SERDES 8B/10B Encoder Low-Speed Parallel Clock 8B/10B Decoder Transmitter Channel PCS Rate Match Receiver Channel PCS Word Aligner Parallel Recovered Clock Local Clock Divider Deserializer Transmitter Channel PMA High-Speed Serial Clock Receiver Channel PMA CDR Low-Speed Parallel Clock 表 4-3: GbE コンフィギュレーションでのトランシーバ データパスのクロック周波数 機能モード データ レート 高速シリアル クロック周波数 パラレル リカバリ クロックおよび低速パラレル クロック周波数 FPGA ファブリック - トランシーバ間インタフェースのクロック周波数 GbE-1.25 Gbps 1.25 Gbps 625 MHz 125 MHz 125 MHz GbE Gbps Gbps MHz MHz MHz 8B/10B エンコーダ GbE モードでは 8B/10B エンコーダは トランスミッタ フェーズ補正 から 8 ビット データと 1 ビットのコントロール識別子をクロック インし 10 ビットのエンコードされたデータを生成します 10 ビットのエンコードされたデータはシリアライザに供給されます 8B/10B エンコーダの機能について詳しくは Arria V デバイスのトランシーバ アーキテクチャの章を参照してください レート マッチ GbE コンフィギュレーションでは レート マッチ は アップストリーム トランスミッタとローカル レシーバの基準クロック間の周波数差を最大 ±100 ppm( 計 200 ppm) まで補正することができます GIGE プロトコルでは トランスミッタは IEEE 仕様で規定される規則に従って パケット間ギャップ時にアイドル オーダ セット /I1/(/K28.5/D5.6/) および /I2/ (/K28.5/D16.2/) を送信する必要があります レート マッチ動作は ワード アライナ内の同期ステート マシンが rx_syncstatus 信号を High にドライブすることにより同期の達成を示した後に開始されます レート マッチャは レート マッチ のオーバーフローまたはアンダーランを防止するためにシンボルを 1 個だけ削除することが必要な場合でも /I2/ オーダ セットの両方のシンボル (/K28.5/ および /D16.2/) を削除または挿入します レート マッチャは レート マッチ動作を実行するのに必要な数の /I2/ オーダ セットを挿入または削除できます

20 4-20 ギガビット イーサネットのトランシーバ データパス 2 つのフラグが FPGA ファブリックに転送されます : rx_rmfifodatadeleted - レート マッチ の削除イベントを示すために /I2/ オーダ セットの削除ごとに 2 クロック サイクル間アサートされます rx_rmfifodatainserted - レート マッチ の挿入イベントを示すために /I2/ オーダ セットの挿入ごとに 2 クロック サイクル間アサートされます レート マッチ について詳しくは Arria V デバイスでのトランシーバ アーキテクチャの章を参照してください GbE プロトコル オーダ セットとスペシャル コード グループ 表 4-4: GbE オーダ セット 以下のオーダ セットとスペシャル コード グループは IEEE 仕様で規定されています /C/ /C1/ コード オーダ セット コンフィギュレーション コンフィギュレーション 1 コード グループ数 4 エンコーディング /C1/ と /C2/ が交互 /K28.5/D21.5/Config_Reg 3 /C2/ コンフィギュレーション 2 4 /K28.5/D2.2/Config_Reg /I/ IDLE /I1/ を修正 /I2/ を保存 /I1/ IDLE 1 2 /K28.5/D5.6/ /I2/ IDLE 2 2 /K28.5/D16.2/ - カプセル化 /R/ Carrier_Extend 1 /K23.7/ /S/ Start_of_Packet 1 /K27.7/ /T/ End_of_Packet 1 /K29.7/ /V/ Error_Propagation 1 /K30.7/ 表 4-5: GbE モードでの同期ステート マシンのパラメータ 同期ステート マシンのパラメータ 受信後同期が達成される有効な {/K28.5/, /Dx,y/} オーダ セット数 受信後同期が失われるエラー数 受信後エラー カウントを 1 減少させる 連続する正常コード グループ数 設定 Config_Reg 値を表す 2 つのデータ コード グループ

21 XAUI 4-21 図 4-19: GbE モードの同期ステート マシン この図は IEEE 仕様の 図 36 9 からのものです 1000BASE-X 実装について詳しくは IEEE 仕様の 36 項を参照してください (PUDI * signal_detect=fail * mr_loopback=false + PUDI(![/COMMA/]) PUDI(![/D/]) LOSS_OF_SYNC power_on=true + mr_main_reset=true + (signal_detectchange=true mr_loopback=false PUDI) sync_status FAIL rx_even! rx_even SUDI (signal_detect=ok + mr_loopback=true) PUDI([/COMMA/]) COMMA_DETECT_1 rx_even TRUE SUDI PUDI([/D/]) cgbad ACQUIRE_SYNC_1 rx_even! rx_even SUDI rx_even=false COMMA_DETECT_2 rx_even TRUE SUDI PUDI(![/D/]) PUDI([/D/]) PUDI(![/COMMA/] PUDI([/COMMA/]) [/INVALID/]) 2 3 SYNC_ACQUIRED_2 rx_even! rx_even SUDI good_cgs 0 cgbad SYNC_ACQUIRED_3 rx_even! rx_even SUDI good_cgs 0 cgbad SYNC_ACQUIRED_4 rx_even! rx_even SUDI good_cgs 0 cgbad cgbad PUDI(![/D/]) ACQUIRE_SYNC_2 rx_even! rx_even SUDI COMMA_DETECT_3 rx_even TRUE SUDI cggood cggood cggood rx_even=false PUDI([/COMMA/]) cgbad cgbad SYNC_ACQUIRED_2A SYNC_ACQUIRED_3A rx_even! rx_even SUDI good_cgs good_cgs + 1 cgbad PUDI([/D/]) rx_even! rx_even SUDI good_cgs good_cgs + 1 SYNC_ACQUIRED_4A rx_even! rx_even SUDI good_cgs good_cgs + 1 cgbad PUDI(![/COMMA/] [/INVALID/]) SYNC_ACQUIRED_1 sync_status OK rx_even! rx_even SUDI 2 cggood good_cgs = 3 3 cggood good_cgs = 3 cggood cggood good_cgs 3 good_cgs = 3 cggood cggood good_cgs 3 cggood good_cgs 3 関連情報 アルテラ トランシーバ PHY IP コアのユーザー ガイドの カスタム PHY IP コア および ネイティブ PHY IP コア の章を参照してください XAUI XAUI コンフィギュレーションでは トランシーバ チャネルのデータパスはソフト PCS を使用してコンフィギュレーションされます トランシーバ チャネル データパスの説明 クロッキング およびチャネル配置のガイドラインを提供します MegaWizard Plug-In Manager を使用して XAUI リンクを実装できます インタフェース メニューのイーサネットで XAUI PHY IP コアを選択します XAUI PHY IP コアは XAUI PCS をソフト ロジックに実装します

22 4-22 XAUI コンフィギュレーションでのトランシーバ データパス XAUI は IEEE 802.3ae-2002 仕様で定義されている 10 ギガビット イーサネット リンクの特別な物理層の実装です XAUI PHY は XGMII インタフェースを使用して IEEE802.3 MAC とリコンシリエーション サブレイヤ (RS) に接続できます IEEE 802.3ae-2002 仕様では XGMII インタフェースでは 10 Gbps のデータ レート PMD インタフェースでは Gbps の各 4 つのレーンをサポートするために XAUI PHY リンクが必要になります 図 4-20: XAUI 層と XGMII 層 LAN Carrier Sense Multiple Access/Collision Detect (CSMA/CD) Layers Higher Layers Logical Link Control (LLC) OSI Reference Model Layers MAC Control (Optional) Application Presentation Media Access Control (MAC) Reconciliation 10 Gigabit Media Independent Interface Session Transport Network Optional XGMII Extender XGMII Extender Sublayer XGMII Extender Sublayer 10 Gigabit Attachment Unit Interface 10 Gigabit Media Independent Interface Data Link PCS PMA Physical Layer Device Physical PMD Medium Dependent Interface Medium 10 Gbps 関連情報 アルテラ トランシーバ PHY IP コアのユーザー ガイドの XAUI PHY IP コア の章を参照してください XAUI コンフィギュレーションでのトランシーバ データパス XAUI PHY IP コアを使用している場合 XAUI PCS は FPGA コアのあるソフト ロジックに実装されます ユーザーは チャネル配置がソフト PCS 実装に準拠していることを確認する必要があります

23 図 4-21: XAUI コンフィギュレーションのデータパス XAUI コンフィギュレーションでのトランシーバ データパス 4-23 Transceiver PHY IP XAUI PHY IP Lane Data Rate Gbps Number of Bonded Channels 4 PCS-PMA Interface Width 10-Bit Word Aligner (Pattern Length) (1) 10-Bit/K28.5 8B/10B Encoder/Decoder (1) Deskew (1) Rate Match (1) Byte SERDES (1) Byte Ordering (1) FPGA Fabric-to-Transceiver Interface Width 16-Bit MHz

24 4-24 XAUI のサポートされている機能 図 4-22: XAUI コンフィギュレーションでのトランシーバ チャネル データパス 低レイテンシ コンフィギュレーションでのスタンダード PCS は このコンフィギュレーションで使用されます 更に PCS 部分はソフト ロジックに実装されます FPGA Fabric Channel 3 Soft PCS Channel 3 Transmitter Standard PCS Transmitter PMA Channel 2 Soft PCS Channel 2 Transmitter Standard PCS Transmitter PMA Channel 1 Soft PCS Channel 1 Transmitter Standard PCS Transmitter PMA Channel 0 Soft PCS Channel 0 Transmitter Standard PCS Transmitter PMA 8B/10B Encoder TX Phase Byte 10 tx_serial_data Receiver Standard PCS Receiver PMA 8B/10B Decoder Rate Match Deskew Word Aligner RX Phase 20 Byte Deserializer 10 Deserializer CDR rx_serial_data XAUI のサポートされている機能 MAC/RS への 64 ビットの SDR インタフェース IEEE 仕様の 46 項は XAUI PCS およびイーサネット MAC/RS の間の XGMII インタフェースを定義します この仕様では 4 つそれぞれの XAUI レーンが MHz インタフェース クロックの正負のエッジ両方 (DDR) で 8 ビット データおよび 1 ビット幅のコントロール コードを転送することを必要とします XAUI コンフィギュレーションでの Arria V トランシーバおよびソフト PCS ソリューションは IEEE 仕様で定義されるように MAC/RS への XGMII インタフェースをサポートしていません その代わりに MHz インタフェース クロックの正のエッジ (SDR) のみで 4 つそれぞれの XAUI レーンで 16 ビット データおよび 2 ビット コントロール コードを転送できます

25 図 4-23: Arria V デバイス コンフィギュレーションでの XGMII 仕様の実装 XAUI のサポートされている機能 4-25 XGMII Transfer (DDR) Interface Clock ( MHz) 8-bit Lane 0 D0 D1 D2 D3 Lane 1 D0 D1 D2 D3 Lane 2 D0 D1 D2 D3 Lane 3 D0 D1 D2 D3 Arria V Soft PCS Interface (SDR) Interface Clock ( MHz) 16-bit Lane 0 {D1, D0} {D3, D2} Lane 1 {D1, D0} {D3, D2} Lane 2 {D1, D0} {D3, D2} Lane 3 {D1, D0} {D3, D2} 8B/10B エンコーディング / デコーディング XAUI コンフィギュレーションでは IEEE 仕様の 48 項に規定されているように 4 つそれぞれのレーンの個別の 8B/10B のエンコーダ / デコーダをサポートします 8B/10B エンコーディングでは シリアル データストリームで連続する 1s および 0s の最大数が 5 つまでに制限されているため 受信するデータのロックを維持するためにレシーバ CDR に充分な遷移があることに加えて DC バランスも確認する必要があります XAUI PHY IP コアは ランニング ディスパリティだけでなく 8B/10B コード グループのエラーを示すステータス信号も提供します トランスミッタおよびレシーバのステート マシン XAUI コンフィギュレーションでは Arria V ソフト PCS は IEEE 仕様の図 48-6 および図 48-9 に示すトランスミッタおよびレシーバの状態図を実装しています トランスミッタ状態図は XGMII データを PCS データ グループにエンコードすることに加えて 10GBASE-X PCS に準拠して Idle I オーダ セットを Sync K Align A および Skip R のオーダ セットに変換するなどの機能を実行します レシーバ状態図は XGMII データを PCS データ グループにデコードすることに加えて 10GBASE-X PCS に準拠して Sync K Align A および Skip R のオーダ セットを Idle I オーダ セットに変換するなどの機能を実行します

26 4-26 同期化 XAUI のサポートされている機能 4 つそれぞれの XAUI レーンのレシーバ PCS のワード アライナ ブロックは IEEE 仕様の図 48-7 に示すように レシーバ同期状態図を実装しています XAUI PHY IP コアは ワード アライナが有効なワード境界に同期しているかどうかを示すステータス信号をレーンごとに提供します デスキュー レシーバ PCS のレーン アライナ ブロックは IEEE 仕様の図 48-8 に示すように レシーバのデスキュー状態図を実装しています 有効なワード境界への同期が成功したことを 4 つそれぞれの XAUI レーンが示したときだけ レーン アライナがデスキューのプロセスを開始します XAUI PHY IP コアは レシーバ PCS での成功したレーン デスキューを示すステータス信号を提供します クロック補正 レシーバ PCS データパスのレート マッチ は リモート トランスミッタおよびローカル レシーバの間の差を最大 ±100 ppm まで補正します 差の ppm 値に応じて Skip R カラムを挿入 / 削除することで補正されます クロック補正動作は 以下の後に開始されます 4 つすべての XAUI レーンのワード アライナは 有効なワード境界に対してうまく同期したことを示します レーン アライナは成功したレーンのデスキューを示します レート マッチ は クロック レート補正の Skip R カラムの挿入または削除を表示するステータス信号を提供します

27 XAUI コンフィギュレーションでのトランシーバ クロッキングとチャネル配置のガイドライン XAUI コンフィギュレーションでのトランシーバ クロッキングとチャネル配置のガイドライン トランシーバ クロッキング 図 4-24: XAUI コンフィギュレーションでのトランシーバ クロッキング トランシーバ バンク内に としてコンフィギュレーションされている 2 つのチャネル PLL のうち 1 つは 4 つの XAUI チャネル用にトランスミッタのシリアル クロックおよびパラレル クロックを生成します x6 クロック ラインは 4 つのチャネルそれぞれの PMA および PCS に対してトランスミッタのシリアル クロックおよびパラレル クロックを伝達します 4-27 FPGA Fabric Channel 3 Soft PCS Channel 3 Transmitter Standard PCS Transmitter PMA Ch 3 Channel 2 Soft PCS Channel 2 Transmitter Standard PCS Transmitter PMA Ch 2 Channel 1 Soft PCS Channel 1 Transmitter Standard PCS Transmitter PMA Ch 1 Channel 0 Soft PCS Channel 0 Transmitter Standard PCS Transmitter PMA Ch B/10B Encoder 20 TX Phase 20 Byte 10 tx_serial_data xgmii_tx_clk /2 Parallel Clock Receiver Standard PCS Receiver PMA 16 8B/10B Decoder 20 Rate Match Deskew Word Aligner RX Phase 20 Byte Deserializer 10 Deserializer CDR rx_serial_data xgmii_rx_clk /2 Parallel Clock Parallel Clock (Recovered) from Channel 0 Parallel Clock (Recovered) (1) / fpll Serial Clock (From the 1 Clock Lines) Central/ Local Clock Divider Clock Divider Parallel and Serial Clocks (From the 6 or N Clock Lines) Parallel Clock Serial Clock Parallel and Serial Clocks 表 4-6: XAUI コンフィギュレーションでの入力基準クロック周波数およびインタフェース速度の仕様 入力基準クロック周波数 (MHz) FPGA ファブリック - トランシーバ インタフェース幅 16 ビット データ 2 ビット コントロール FPGA ファブリック - トランシーバ インタフェース周波数 (MHz) ソフト PCS 実装でのトランシーバ クロッキングのガイドライン XAUI コンフィギュレーションでのソフト PCS 実装では 以下の図に示すように xgmii_rx_clk を xgmii_tx_clk に配線する必要があります

28 4-28 XAUIコンフィギュレーションでのトランシーバ クロッキングとチャネル配置のガイドラインこの方法では TX 側でフェーズ差を補正するためにxgmii_rx_clkを使用します この方法なしでは tx_digitalreset 信号が断続的に失敗する可能性があります 図 4-25: XAUIソフトPCS 実装でのトランシーバ クロッキング FPGA Fabric Channel 3 Soft PCS Channel 3 Transmitter Standard PCS Transmitter PMA Ch 3 Channel 2 Soft PCS Channel 2 Transmitter Standard PCS Transmitter PMA Ch 2 Channel 1 Soft PCS Channel 1 Transmitter Standard PCS Transmitter PMA Ch 1 Channel 0 Soft PCS Channel 0 Transmitter Standard PCS Transmitter PMA Ch B/10B Encoder 20 TX Phase 20 Byte 10 tx_serial_data xgmii_tx_clk /2 Parallel Clock Receiver Standard PCS Receiver PMA 16 8B/10B Decoder 20 Rate Match Deskew Word Aligner RX Phase 20 Byte Deserializer 10 Deserializer CDR rx_serial_data xgmii_rx_clk Parallel Clock Parallel Clock (Recovered) from Channel 0 /2 Parallel Clock (Recovered) (1) / fpll Serial Clock (From the 1 Clock Lines) Central/ Local Clock Divider Clock Divider Parallel and Serial Clocks (From the 6 or N Clock Lines) Parallel Clock Serial Clock Parallel and Serial Clocks トランシーバのチャネル配置のガイドライン XAUI コンフィギュレーションでのソフト PCS 実装では 4 つすべてのチャネルを連続的に配置する必要があります チャネルは 1 つのバンク内に配置するか 2 つのバンクにまたがることも可能です 以下の図に示す配置のみ可能です XAUI コンフィギュレーションのソフト PCS 実装では fpll を TX PLL として使用している場合 チャネル配置に制約があります 結合 x4 コンフィギュレーションでは 以下の図の Placement 2 に示すように チャネルは連続的に配置する必要があり CH1 または CH4 をロジカル チャネル 0 として選択する必要があります

29 10GBASE-R 図 4-26: XAUI コンフィギュレーションでのトランシーバのチャネル配置のガイドライン 4-29 を使用して XAUI リンクを駆動する場合 可能なチャネル配置のうちどちらかを使用します Quartus II ソフトウェアは ソフト ロジックに XAUI PCS を実装します Placement 1 Placement 2 XCVR Channel 5 XCVR Channel 5 XCVR Channel 4 XCVR Channel 4 XCVR Channel 3 XCVR Channel 3 XCVR Channel 2 XCVR Channel 2 XCVR Channel 1 Bank 1 XCVR Channel 0 XCVR Channel 0 Bank 0 XCVR Channel 5 XCVR Channel 4 XCVR Channel 3 XCVR Channel 2 Bank 0 XCVR Channel 0 関連情報 Assignment を使用して QSF アサインメント ワークアラウンドを実装するには アルテラ トランシーバ PHY IP コアのユーザー ガイドの "XAUI PHY IP コア の章を参照してください fpll を TX PLL として使用するには Arria V デバイスでのトランシーバ クロッキングの章の 送信 PLL 結合コンフィギュレーションでの fpll のトランシーバのチャネル配置のガイドライン の項を参照してください 10GBASE-R Arria V GT および ST デバイスは PMA ダイレクト モードでソフト PCS を使用して 10GBASE-R をサポートします 10GBASE-R は IEEE 仕様の 49 項で定義されている 10 ギガビット イーサネット リンクの特別な物理層の実装です 10GBASE-R PHY は XGMII インタフェースを使用して IEEE802.3 MAC とリコンシリエーション サブレイヤ (RS) に接続できます IEEE 仕様では XGMII インタフェースでは 10 Gbps のデータ レート 64B/66B エンコーディングでは

30 GBASE-R Gbps のシリアル ライン レートをサポートするために 10GBASE-R リンクが必要になります Arria V GT および ST デバイスの 10 Gbps トランシーバのトランスミッタは 以下の条件下において 10GBASE-KR 仕様に準拠しています : バンク内の全二重チャネルの最大 3 個が使用されている これら 3 個のチャネルには は含まれていません 送信される信号が 64B/66B エンコードされている 図 4-27: IEEE802.3 MAC と RS に対する 10GBASE-R PHY の接続 LAN CSMA/CD LAYERS Higher Layers OSI Reference Model Layers Application LLC (Logical Link Control) or other MAC Client MAC Control (Optional) Media Access Control (MAC) Reconciliation Presentation Session Transport Network Data Link Physical 10GBASE-R PHY XGMII 32-bit data, 4-bit control MHz) 10GBASE-R PCS Serial PMA PMD MDI Gbps Medium 10GBASE-LR, -SR, -ER, or -lrm MegaWizard Plug-In Manager において Interfaces メニューの Ethernet で 10GBASE-R の PHY IP コアをインスタンス化することによって 10GBASE-R のリンクを実装できます 関連情報 アルテラ トランシーバ PHY IP コアのユーザー ガイドの 10GBASE-R PHY IP コアの章を参照してください

31 10GBASE-R のトランシーバ データパス コンフィギュレーション 10GBASE-R のトランシーバ データパス コンフィギュレーション 図 4-28: Arria V GT および ST デバイスでの 10GBASE-R データパス コンフィギュレーション 4-31 Transceiver PHY IP 10GBASE-R PHY IP Lane Data Rate Gbps Number of Bonded Channels None PMA Direct 64-Bit Gear Box (1) (66:64 Ratio) Block Synchronizer (1) Scrambler, Descrambler (Mode) (1) (Self Synchronous Mode) 64B/66B Encoder/Decoder (1) BER Monitor (1) RX (Mode) (1) (Clock Mode) TX (Mode) (1) (Phase Mode) TX/RX 10G Soft PCS Latency (Parallel Clock Cycles) TX: 28 RX: 33 FPGA Fabric-to-Soft PCS Interface Width 64-bit Data 8-bit Control FPGA Fabric-to-Soft PCS Interface Frequency MHz Note: 1. Implemented in soft logic.

32 GBASE-R のサポートされている機能 図 4-29: Arria V GT および ST デバイスでの 10GBASE-R コンフィギュレーションのトランシーバ チャネル データパス FPGA Fabric Transmitter Soft PCS Transmitter PMA xgmii_tx_clk (156.25MHz) (1) 64-Bit Data 8-Bit Control 64-Bit Data 8-Bit Control TX RX 64-Bit Data 8-Bit Control 64-Bit Data 8-Bit Control 64B/66B Decoder and RX SM 64B/66B Encoder and TX SM 66 De-Scrambler Scrambler 66 Parallel Clock ( MHz) Block Synchronizer TX Gear Box Receiver Soft PCS RX Gear Box Receiver PMA Deserializer CDR rx_serial_data tx_serial_data xgmii_rx_clk (156.25MHz) BER Monitor Parallel Clock (Recovered) ( MHz) Div 40 fpll MHz from fpll Central/ Local Clock Divider Parallel and Serial Clocks (Only from the Central Clock Divider) Input Reference Clock MHz/ MHz Clock Divider Parallel Clock Serial Clock Parallel and Serial Clock 10GBASE-R のサポートされている機能 MAC/RS に対する 64 ビット シングル データ レート (SDR) インタフェース IEEE 仕様の 36 項は 10GBASE-R ソフト PCS とイーサネット MAC/PHY の間の XGMII インタフェースを定義します XGMII インタフェースは MHz インタフェース クロックの正負両方のエッジ ( ダブル データ レート DDR) で MAC/RS およびソフト PCS の間でクロックされる 32 ビット データおよび 4 ビット幅のコントロール文字を定義します Arria V のソフト PCS は IEEE 仕様で定義されているように MAC/RS に対する XGMII インタフェースをサポートしていません その代わり MAC/RS とソフト PCS の間の 64 ビット データおよび 8 ビット コントロール SDR インタフェースをサポートしています

33 10GBASE-R のサポートされている機能 4-33 図 4-30: 10GBASE-R に対する XGMII インタフェース (DDR) と Arria V ソフト PCS インタフェース (SDR) XGMII Transfer (DDR) Interface Clock ( MHz) TXD/RXD[31:0] D0 D1 D2 D3 D4 D5 D6 TXC/RXC/[3:0] C0 C1 C2 C3 C4 C5 C6 Arria V Soft PCS Interface (SDR) Interface Clock ( MHz) TXD/RXD[63:0] {D1, D0} {D3, D2} {D5, D4} TXC/RXC/[7:0] {C1, C0} {C3, C2} {C5, C4} 64B/66B エンコーディング / デコーディング 10GBASE-R コンフィギュレーションでの Arria V ソフト PCS は IEEE 仕様の 49 項で指定されているように 64B/66B エンコーディング / デコーディングをサポートしています 64B/66B エンコーダは トランスミッタ から 64 ビット データと 8 ビット コントロール コードを受信し 66 ビットでエンコードされたデータに変換します 66 ビットでエンコードされたデータには 2 つのオーバーヘッド同期ヘッダ ビットが含まれており レシーバ ソフト PCS がブロック同期とビット エラー レート (BER) のモニタリングで使用します 64B/66B エンコーディングは 受信データへのロック状態を維持するために レシーバのクロック データ リカバリ (CDR) 用のシリアル データ ストリームに十分な遷移があることを確認します トランスミッタおよびレシーバのステート マシン 10GBASE-R コンフィギュレーションでの Arria V ソフト PCS は IEEE 仕様の図 および図 に示すように トランスミッタおよびレシーバの状態図を実装しています トランスミッタ状態図は 10GBASE-R PCS で指定された生データのエンコーディングに加え リセット時にローカル フォールト (LBLOCK_T) を送信するだけでなく 10GBASE-R PCS 規則への違反が発生したときにエラー コード (EBLOCK_T) を送信するなどの機能を実行します レシーバ状態図は 10GBASE- R PCS で指定された受信データのデコーディングに加え リセット時に MAC/ RS にローカル フォールト (LBLOCK_R) を送信し 10GBASE- R PCS 規則への違反が発生したときにエラー コード (EBLOCK_R) を置き換えるなどの機能を実行します ブロック シンクロナイザ レシーバ ソフト PCS のブロック シンクロナイザは 受信データ ストリームへのロックを達成したときを判断します このブロックは IEEE 仕様の図 に示すロック状態図を実装しています

34 GBASE-R のトランシーバ クロッキング ブロック シンクロナイザは ブロック同期が達成されたかどうかを示すステート信号を提供します 自己同期スクランブル / デスクランブル トランスミッタ / レシーバ ソフト PCS のスクランブラ / デスクランブラ ブロックは IEEE 仕様の 49 項に示されている自己同期スクランブラ / デスクランブラ多項式の 1 + x39 + x58 を実装しています スクランブラ / デスクランブラ ブロックは自己同期であり 初期化シードを必要としません 各 66 ビット データ ブロック内に 2 つの同期ヘッダ ビットがなければ ペイロード全体がスクランブルまたはデスクランブルされます BER モニタ レシーバ ソフト PCS の BER モニタ ブロックは IEEE 仕様の図 に示す BER モニタ状態図を実装しています リンク BER スレッショルドに違反するたびに BER モニタはステータス信号を MAC に対して提供します 10GBASE-R PHY IP コアは 16 個の同期ヘッダ エラーが 125 µs 以内のウィンドウで受信されるたびに 高い BER を示すステータス フラグを提供します クロック補正 レシーバ ソフト PCS データパスのレシーバ は リモート トランスミッタとローカル レシーバの間の最大 ±100 ppm までの差を補正します レシーバ は ppm 差に応じてアイドル (/I/) の挿入やアイドル (/I/) またはオーダ セット (/O/) を削除することによって補正します アイドルの挿入 -- レシーバ は 8 個の /I/ コードに続けて /I/ または /O/ を挿入して クロック レート ディスパリティを補正します アイドル (/I/) またはシーケンス オーダ セット (/O/) の削除 -- レシーバ は 4 個の /I/ コードまたはオーダ セット (/O/) のどちらか一方を削除して クロック レート ディスパリティを補正します レシーバ は IEEE の以下の削除規則を実装しています : 現在のワードの上位 4 バイトが Terminate /T/ のコントロール文字を含んでいない場合は 現在のワードの下位 4 個の /I/ コードを削除します 前のワードの下位 4 バイトが Terminate /T/ のコントロール文字を含んでいない場合は 現在のワードの上位 4 個の /I/ コードを削除します レシーバ が 2 つの連続した /O/ オーダ セットを受信する場合のみ 1 つの /O/ コードを削除します 関連情報 アルテラ トランシーバ PHY IP コアのユーザー ガイドの 10GBASE-R PHY IP コアの章を参照してください 10GBASE-R のトランシーバ クロッキング Arria V GT および ST デバイスでは を TX PLL として使用できます Arria V GZ デバイスでは または ATX PLL のどちらか一方を TX PLL として使用できます

35 シリアル デジタル インタフェース 表 4-7: 10GBASE-R での入力基準クロック周波数およびインタフェース速度の仕様 4-35 入力基準クロック周波数 (MHz) FPGA ファブリック - ソフト PCS インタフェース幅 64 ビット データ 8 ビット コントロール FPGA ファブリック - ソフト PCS インタフェース周波数 (MHz) シリアル デジタル インタフェース SMPTE(Society of Motion Picture and Television Engineers) は 非圧縮ビデオ伝送のための各種 SDI 規格を定めています ビデオ放送アプリケーションでは 以下の 3 種類の SMPTE 規格が一般的に使用されます : SMPTE 259M 規格 - 一般的に標準精細 (SD)SDI と呼ばれ 270Mbps でのビデオ データ搬送が定義されています SMPTE 292M 規格 - 一般的に高精細 (HD)SDI と呼ばれ 1485Mbps または Mbps でのビデオ データ搬送が定義されています SMPTE 424M 規格 - 一般的に第 3 世代 (3G)SDI と呼ばれ 2970Mbps または 2967Mbps でのビデオ データ搬送が定義されています SDI モードでサポートされているコンフィギュレーション 表 4-8: SDI モードでサポートされているコンフィギュレーション コンフィギュレーション データ レート (Mbps) REFCLK 周波数 (MHz) FPGA ファブリック - トランシーバ インタフェース幅 HD 1,485 1, ビットおよび 20 ビット 10 ビットおよび 20 ビット 3G 2,970 2, G では 20 ビット インタフェースのみ許容 3G では 20 ビット インタフェースのみ許容

36 4-36 シリアル デジタル インタフェースのトランシーバ データパス 図 4-31: SDI モード Functional Mode SDI PMA-PCS Interface Width 10 bit Data Rate (Gbps) HD-SDI (1.485/1.4835) 3G-SDI (2.97/2.967) Number of Bonded Channels x1 x1 Low Latency PCS Word Aligner (Pattern Length) Bit-Slip Bit-Slip 8B/10B Encoder/Decoder Rate Match Byte SERDES Byte Ordering FPGA Fabric-Transceiver Interface Width 10-bit 20-bit 20-bit FPGA Fabric-Transceiver Interface Frequency (MHz) 148.5/ / / シリアル デジタル インタフェースのトランシーバ データパス 図 4-32: SDI モードのトランシーバ データパス FPGA Fabric Transmitter Channel PCS Transmitter Channel PMA tx_coreclk FPGA Fabric Transceiver Interface Clock TX Phase wrclk rdclk tx_clkout Byte wrclk /2 rdclk Low-Speed Parallel Clock Receiver Channel PCS Local Clock Divider High-Speed Serial Clock Receiver Channel PMA rx_coreclk RX Phase Byte Deserializer /2 Word Aligner Parallel Recovered Clock Deserializer CDR rx_clkout

37 GPON(Gigabit-Capable Passive Optical Network) 4-37 トランスミッタ データパス 10 ビット幅の FPGA ファブリック - トランシーバ インタフェースを使用している HD-SDI コンフィギュレーションでのトランスミッタ データパスは トランスミッタ フェーズ補正 および 10:1 シリアライザから構成されています 20 ビット幅の FPGA ファブリック - トランシーバ インタフェースを使用している HD-SDI および 3G-SDI コンフィギュレーションでは トランスミッタ データパスにはバイト シリアライザも含まれています 注 : SDI モードでは トランスミッタは純粋にパラレル - シリアル変換器です スクランブルや CRC(Cyclic Redundancy Check) コード生成などの SDI トランスミッタ機能は FPGA ロジック アレイ内に実装する必要があります レシーバ データパス 10 ビットのチャネル幅の SDI コンフィギュレーションでは レシーバ データパスは クロック リカバリ ユニット (CRU) 1:10 デシリアライザ ビット スリップ モードのワード アライナ およびレシーバ フェーズ補正 から構成されています 20 ビットのチャネル幅の SDI コンフィギュレーションでは レシーバ データパスにはバイト デシリアライザも含まれます 注 : デスクランブル フレーミング CRC チェッカなどの SDI レシーバ機能は FPGA ロジック アレイ内に実装する必要があります レシーバのワード アラインメントおよびフレーミング SDI システムでは ワード アラインメントやフレーミングはデスクランブルの後になされるため レシーバ データパスのワード アライナは便利ではありません アルテラは PHY MegaWizard の rx_bitslip 信号を Low に駆動することで ワード アライナが受信データ ストリームにビットを挿入してしまわないようにすることを推奨しています GPON(Gigabit-Capable Passive Optical Network) GPON プロトコル ネットワークは 光ファイバ ケーブリングを提供して ポイント ツー マルチポイント手法を使用して家庭とオフィスの通信を確立します MHz の基準クロックで Mbps Mbps Gbps および Gbps の GPON データ レートがサポートされています サポートされている最小のデータ レートが 600 Mbps であるため Mbps の GPON データ レートには 5x のオーバーサンプリング ファクタが使用されて Mbps のデータ レートになります 注 : オーバーサンプリングは PLD で構成する必要があります

38 4-38 Serial Data Converter(SDC)JESD204 図 4-33: GPON プロトコルでのコンフィギュレーション Configuration options for data rates Mbps, Mbps, and Gbps Configuration options for data rates Gbps and Gpbs Functional Modes Single Width Double Width PMA-PCS Interface Width 8-bit 16-bit Functional Modes Basic Single Width 8-bit PMA-PCS Interface Width Basic Double Width 16-bit PMA-PCS Interface Width Data Rate (Gbps) Reference Clock (MHz) Mbps Gbps Gbps Gbps Channel Bonding x1 x1 Low Latency PCS Word Aligner (Pattern Length) 8B/10B Encoder/Decoder Rate Match Byte SERDES Byte Ordering FPGA Fabric-Transceiver Interface Width FPGA Fabric-Transceiver Interface Frequency (MHz) 8-bit 97.2, 77.76, bit 77.76, Serial Data Converter(SDC)JESD204 SDC(JESD204) プロトコルは JESD204 の JEDEC 規格に準拠しており 2 本の高速シリアル インタフェースのみを使用してアナログ - デジタル変換器とロジック デバイスの間で高速シリアル接続をイネーブルします SDC(JESD204) では Mbps~3.125 Gbps のデータ レート範囲がサポートされています サポートされている最小のデータ レートが 611 Mbps であるため Mbps の SDC(JESD204) データ レートには 5x のオーバーサンプリング ファクタが使用されて Gbps のデータ レートになります

39 SATA および SAS プロトコル 4-39 図 4-34: SDC(JESD204) プロトコルでのコンフィギュレーション Functional Modes Configuration option for data rate range of Mbps Gbps Single Width Configuration option for data rate range of Gbps Gpbs Single Width PMA-PCS Interface Width 10-bit Functional Modes Basic Single-Width 10-bit PMA-PCS Interface Width Basic Single-Width 10-bit PMA-PCS Interface Width Data Rate (Gbps) Channel Bonding x1 x1 Word Aligner (Pattern Length) (Manual) (Manual) 8B/10B Encoder/Decoder Rate Match Byte SERDES Byte Ordering FPGA Fabric-Transceiver Interface Width FPGA Fabric-Transceiver Interface Frequency (MHz) 8-bit bit SATA および SAS プロトコル SATA(Serial ATA) および SAS(Serial Attached SCSI) は データ ストレージのプロトコル規格であり ハード ディスク ドライブ 光学ドライブ ソリッド ステート ディスクといった大容量ストレージ デバイスとホスト システム間でのデータ転送の主要機能があります これらのシリアル ストレージ プロトコルには かつてのパラレル ストレージ プロトコル (ATA および SCSI) インタフェースよりも優れた利点がいくつもあります : より高速なデータ転送 ホット スワップ ( 動作システムでサポートされている場合 ) より効率的な空冷を実現する細いケーブル 改善された動作の信頼性

40 4-40 SATA および SAS プロトコル 表 4-9: SATA および SAS プロトコルでのシリアル データ レート Gen1 Gen2 Gen3 プロトコル SATA(Gbps) SAS(Gbps)

41 図 4-35: SATA および SAS プロトコルでのコンフィギュレーション 確定的レイテンシのプロトコル CPRI および OBSAI 4-41 Gen3 までサポートしている SATA チャネルをコンフィギュレーションしている場合 ベース データ レートを 6 Gbps に設定して TX ローカル クロック ディバイダを使用して Gen2 と Gen1 のデータ レートに分割します Arria V Configurations Basic Functional Modes Single Width Double Width PMA-PCS Interface Width 10-Bit 20-Bit Functional Modes Basic Single-Width 10-Bit PMA-PCS Interface Width Basic Single-Width 10-Bit PMA-PCS Interface Width Basic Double-Width 20-Bit PMA-PCS Interface Width Basic Double-Width 20-Bit PMA-PCS Interface Width Basic Double-Width 20-Bit PMA-PCS Interface Width Data Rate (Gbps) Reference Clock (MHz) Channel Bonding x1 x1 x1 x1 x1 Low Latency PCS Word Aligner (Pattern Length) (Manual, 10-Bit) (Manual, 10-Bit) (Manual, 10-Bit) (Manual, 10-Bit) (Manual, 10-Bit) 8B/10B Encoder/ Decoder Rate Match Byte SERDES Byte Ordering FPGA Fabric-Transceiver Interface Width 8-Bit 16-Bit 16-Bit 16-Bit 16-Bit 16-Bit 16-Bit 16-Bit FPGA Fabric-Transceiver Interface Frequency (MHz) Configuration Option for SATA/SAS 1.5 Gbps Data Rate Configuration Option for SATA/SAS 3.0 Gbps Data Rate Configuration Option for SATA/SAS 1.5 Gbps Data Rate Configuration Option for SATA/SAS 3.0 Gbps Data Rate Configuration Option for SATA/SAS 6.0 Gbps Data Rate 確定的レイテンシのプロトコル CPRI および OBSAI 確定的レイテンシのオプションは CPRI(Common Public Radio Interface) や OBSAI RP3(OBSAI Reference Point 3) などの高速シリアル インタフェースで使用可能です CPRI と OBSAI RP3 の両

42 4-42 ラッチされたモードでのフェーズ補正 を使用したレイテンシ不確実性の除去 方のプロトコルは レイテンシ バリエーションに厳しい制約を課します その制約は これらのプロトコルを実装するリンクを通して許容されます Arria V GT デバイスは PMA ダイレクト コンフィギュレーションによって Gbps CPRI もサポートします PCS はソフト ロジックに実装されます 図 4-36: 確定的レイテンシ モードでのトランシーバ データパス Transmitter Channel PCS Transmitter Channel PMA FPGA Fabric PCIe hard IP PIPE Interface TX Phase wrclk rdclk Byte wrclk rdclk Receiver Channel PCS 8B/10B Encoder Receiver Channel PMA RX Phase Byte Ordering Byte Deserializer 8B/10B Decoder Rate Match Deskew Word Aligner Deserializer tx_dataout CDR rx_datain Transmitter Channel Datapath Receiver Channel Datapath ラッチされたモードでのフェーズ補正 を使用したレイテンシ不確実性の除去 レシーバのフェーズ補正 を通してレイテンシ不確定性を除去するには レシーバとトランスミッタのフェーズ補正 を常にラッチされたモードに設定しておきます ラッチされたモードでは フェーズ補正 はレジスタとして動作するため レイテンシの不確定性を除去します ラッチされたモードでのトランスミッタとレシーバのフェーズ補正 を経由したレイテンシは 1 クロック サイクルです 以下のオプションが提供されています チャネル幅が 8 ビットの Single Width モードで 8B/10B エンコーダをイネーブルしている場合 またはチャネル幅が 10 ビットで 8B/10B をディセーブルしている場合 チャネル幅が 16 ビットの Double Width モードで 8B/10B エンコーダをイネーブルしている場合 またはチャネル幅が 20 ビットで 8B/10B をディセーブルしている場合 確定的 ( フェーズ ) 関係でのチャネル PLL 確定的レイテンシ機能モードを実装するには 低速パラレル クロックとチャネル PLL 入力基準クロックの間のフェーズ関係が確定的である必要があります パスがイネーブルされて 低速パラレル クロックとチャネル PLL 入力基準クロックの間の ( フェーズの ) 確定的関係が確認されます トランシーバを通して確定的レイテンシを達成させるには チャネル PLL に対する基準クロックが低速パラレル クロックと同じである必要があります 例えば CPRI プロトコルで Gbps のデータ レートを実装する必要がある場合 レイテンシのバリエーションに厳しい条件が課されるため MHz の基準クロックを選択してチャネル PLL からの パスを使

43 CPRI および OBSAI 4-43 用できるようにする必要があります この パスは レイテンシのバリエーションを低減します このオプションを選択している場合 チャネル PLL には 低速パラレル クロックと同じ周波数の入力基準クロックが提供されます CPRI および OBSAI CPRI や OBSAI などのプロトコルを実装するには 確定的レイテンシ機能モードを使用します CPRI インタフェースは REC(Radio Equipment Control) と RE(Radio Equipment) の間のデジタル ポイント ツー ポイント インタフェースを定義して REC と RE の共存 または RE のリモート配置のどちらか一方を可能にします 図 4-37: CPRI トポロジ ほとんどの場合 CPRI リンクはチェイン コンフィギュレーションにおいて REC と RE のモジュール間または 2 つの RE モジュール間です RE RE RE Ring RE Tree and Branch RE REC Radio Equipment Control RE RE RE Chain Point-to-Point RE RE REC からの高速シリアル データのデスティネーションが ( いくつかの RE を経由せずに )1 つ目の RE である場合 シングル ホップ接続となります デスティネーションの RE に到達するまでに REC からのシリアル データが複数の RE を通過する必要がある場合 マルチ ホップ接続となります 主要ベース ステーションから離れて位置している RF トランシーバには システム全体の遅延を伴う複雑さがあります CPRI 仕様では ケーブル遅延を正確に見積もるために シングル ホップ接続とマルチ ホップ接続で往復遅延の測定精度が ±16.276ns 以内であることが必要です シングル ホップ システムでは 往復遅延の許容範囲は最大 ±16.276ns です しかし マルチ ホップ システムでは 遅延の許容範囲は接続のホップ数で除算した値で 通常は ± ns/ ( ホップ数 ) に等しくなりますが 必ずしもホップ数で除算した値になるわけではありません CPRI リンクでの確定的レイテンシは 呼び出し位置の高精度なトライアンギュレーションを可能にします OBSAI はいくつかの OEM で構築されており 共通のモジュールをベース トランシーバ ステーション (BTS) にコンフィギュレーションまたは接続する上で使用する仕様一式を開発します BTS には 4 つの主要モジュールがあります :

44 4-44 CPRI および OBSAI 無線周波数 (RF) ベースバンド コントロール トランスポート 通常の BTS では 無線周波数モジュール (RFM) は ポータブル デバイスを使用して信号を受信し 信号をデジタル データに変換します ベースバンド モジュールは エンコードされた信号を処理して トランスポート モジュールを使用して地上波ネットワークに送信する前にベースバンドに戻します コントロール モジュールは これら 3 つのファンクション間の調整を担当します 図 4-38: OBSAI BTS アーキテクチャの例 System Software Transport Module RP2 (1) Baseband Module RP3 (1) RF Module Interface Switch BB RFM Proprietary Module(s) Control & Clock Clock and Sync Control Module RP1 (1) Power System (1) RP = Reference Point 確定的レイテンシのオプションを使用すれば CPRI データ レートを以下のモードに実装できます : Single Width モード 8/10 ビット チャネル幅を使用 Double Width モード 16/20 ビット チャネル幅を使用 表 4-10: サポートされているシリアル データ レートでのチャネル幅オプションの例 シリアル データ レート (Mbps) 使用可 8 ビット チャネル幅 (FPGA-PCSファブリック) Single Width Double Width 16ビット 16ビット 32ビット 使用可 使用不可 使用不可 使用可 使用可 使用可 使用可 使用不可 使用可 使用可 使用可 3072 使用不可 使用可 使用可 使用可 使用不可 使用不可 使用不可 使用可

45 CPRI エンハンスメント 4-45 シリアル データ レート (Mbps) 8 ビット チャネル幅 (FPGA-PCSファブリック) Single Width Double Width 16ビット 16ビット 32ビット 6144 使用不可 使用不可 使用不可 使用可 N/A N/A N/A N/A 関連情報 Arria V デバイスでのトランシーバ アーキテクチャ CPRI エンハンスメント ワード アライナの確定的レイテンシ ステート マシンは ワード アラインメント プロセスから既知の遅延バリエーションを低減させて デシリアライザのクロック サイクルをスリップさせることでワード境界に自動的に同期してアラインメントします ワード アライナへの受信データは ワード アラインメント パターン (K28.5) の境界にアラインメントされます コンスタントな往復遅延に TX ビット スリッパを使用する上でユーザー ロジックは必要ありません マニュアル モードでは TX ビット スリッパは 1 UI(Unit Interval) 補正できます ワード アラインメント パターン (K28.5) の位置は バイト パラレル変換されたデータによって異なります 遅延バリエーションは最大で ½ パラレル クロック サイクルです 実際のレイテンシでバイト パラレル変換されたデータの K28.5 の位置を手動でチェックするには 別のユーザー ロジックを追加する必要があります 図 4-39: ワード アライナの確定的レイテンシ ステート マシン Clock-slip Control To 8B/10B Decoder Deterministic Latency Synchronization State Machine Deserializer From RX CDR Word Aligner 4 CPRI の Mbps では 80 ビットの PMA-PLD データ幅で PMA ダイレクト モードを使用します これは 10 Gbps チャネルのみで使用可能です 送信ジッタへの準拠について詳しくは Arria V デバイスでのトランシーバ アーキテクチャの章の最大チャネル要件について参照してください

46 4-46 Serial RapidIO 表 4-11: Arria V デバイスでの確定的レイテンシ モードの達成方法 5 既存の機能 6 拡張機能 説明 要件 説明 要件 ビット位置インジケータを使用したマニュアル アラインメントは 確定的レイテンシを提供します 遅延バリエーションは最大 1 パラレル クロック サイクルです コンスタントな往復遅延に対して 別のユーザー ロジックは ワード アライナからのビット位置インジケータを使用して TX ビット スリッパを使用します 確定的レイテンシ ステート マシン アラインメントは ワード アラインメント動作での既知の遅延バリエーションを低減させます なし 関連情報 アルテラ トランシーバ PHY IP コアのユーザー ガイドの 確定的レイテンシ PHY IP コア の章を参照してください Serial RapidIO RapidIO Trade Association は マイクロプロセッサ デジタル信号 通信およびネットワーク プロセッサ システム メモリ ペリフェラル デバイスの間でデータや制御情報を受け渡すための高性能パケット交換インタコネクト規格を定義しています 図 4-40: Serial RapidIO(SRIO) モードでのトランシーバ データパス FPGA Fabric tx_coreclk[0] rx_coreclk[0] TX Phase wrclk rdclk tx_clkout[0] FPGA Fabric Transceiver Interface Clock RX Phase Byte /2 Byte Deserializer /2 8B/10B Encoder 8B/10B Decoder Transmitter Channel PCS Low-Speed Parallel Clock Rate Match Receiver Channel PCS Word Aligner Parallel Recovered Clock Low-Speed Parallel Clock Local Clock Divider Deserializer Transmitter Channel PMA High-Speed Serial Clock Receiver Channel PMA CDR Arria V トランシーバは 1.25 Gbps~6.25 Gbps で SRIO 物理層仕様のバージョン 1.3 および 2.1 をサポートしています トランシーバは x4 チャネル結合 デスキュー ステート マシン およびレート マッチ に準拠しています 同期ステート マシン ワード アライナは レシーバのレーン同期を処理する同期ステート マシンを備えています 5 Arria II デバイスの CPRI との下位互換性があります 6 Arria V デバイスでの確定的レイテンシの拡張機能

47 Serial RapidIO 4-47 レシーバが中間無効コード グループを受信することなく 127 個の K28.5(10'b または 10'b ) 同期コード グループを受信したときに 同期ステート マシンは同期を示します 同期後 255 個未満のバリッド コード グループに分割された 3 つの無効コード グループを検出したとき またはリセットされたときに ステート マシンは同期の喪失を示します 各チャネルの rx_syncstatus ポートは レシーバ同期を示します : High レーンが同期されている場合 Low レーンが同期されていない場合 表 4-12: Serial RapidIO モードでの同期ステート マシン パラメータ 受信後同期が達成される有効な K28.5 コード グループ数 受信後同期が失われるエラー数 受信後エラー カウントを 1 減少させる 連続する正常コード グループの数 数 レート マッチ SRIO モードでは レート マッチ は アップ ストリーム トランスミッタとローカル レシーバの基準クロック間の周波数差を最大 ±100ppm( 合計 200ppm) まで補正することができます レート マッチ 動作は ワード アライナ同期ステータス rx_syncstatus が High になった後に開始されます レート マッチャが 2 個の 10 ビット コントロール パターンのうちのいずれかに続いて それぞれの 10 ビット スキップ パターンを受信すると レート マッチ のオーバーフローまたはアンダーランを防止するために必要な 10 ビット スキップ パターンを挿入または削除します SRIO モードでは レート マッチ は最大で 1 個のスキップ パターンをクラスタから削除あるいはクラスタに挿入することができます 関連情報 Part 6: LP-Serial Physical Layer Specification in the RapidIO Interconnect Specification の Chapter 4: PCS and PMA Layers を参照してください

48 4-48 改訂履歴 改訂履歴 表 4-13: 改訂履歴 日付 2013 年 5 月 2013 年 3 月 バージョン 変更内容 Knowledge Base の既知の資料の問題へのリンクを追加 PIPE トランシーバのチャネル配置のガイドライン の項に x2 の情報を追加 レシーバの電気的アイドルの推定 の項を削除 PCIe のサポートされているコンフィギュレーションと配置のガイドライン の項の図を更新 ソフト PCS 実装でのトランシーバ クロッキングのガイドライン の項を追加 x2 チャネル コンフィギュレーションへの参照を削除 PCIe 仕様のバージョン 2.1 への参照を削除 表 4-1 を更新 図 4-27 を更新 XAUI の項を更新 XAUI のサポートされている機能 の項を更新 XAUI コンフィギュレーションでのトランシーバ クロッキングとチャネル配置のガイドライン の項を更新 10GBASE-R の項を更新 図 4-30を更新 図 4-31を更新 図 4-32を更新 10GBASE-Rのサポートされている機能 の項を更新 10GBASE-Rのトランシーバ クロッキング の項を更新

49 改訂履歴 4-49 日付 2012 年 11 月 2012 年 6 月 2011 年 11 月 2011 年 8 月 バージョン 変更内容 内容を再構成し テンプレートを更新 XAUI の項を追加 PCI Express の項を追加 Quartus II ソフトウェアのバージョン 12.0 に伴う更新 シリアル デジタル インタフェース の項を追加 GPON(Gigabit-Capable Passive Optical Network) の項を追加 Serial Data Converter(SDC) JESD204 の項を追加 SATA および SAS プロトコル の項を追加 図 4-2 および図 4-18 を更新 図 4-19 を追加 表 4-1 表 4-8 および表 4-9 を更新 Arria V デバイスでの CPRI エンハンスメント の項を更新 Serial RapidIO の項を追加 Quartus II ソフトウェアのバージョン 11.1 に伴う更新 初版

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