M16C/60、M16C/20 、M16C/Tinyシリーズ ソフトウェアマニュアル
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- いとは いさやま
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1 お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ ( 年 4 月 1 日ルネサスエレクトロニクス株式会社 発行 ルネサスエレクトロニクス株式会社 ( 問い合わせ先
2 ご注意書き 1. 本資料に記載されている内容は本資料発行時点のものであり 予告なく変更することがあります 当社製品のご購入およびご使用にあたりましては 事前に当社営業窓口で最新の情報をご確認いただきますとともに 当社ホームページなどを通じて公開される情報に常にご注意ください 2. 本資料に記載された当社製品および技術情報の使用に関連し発生した第三者の特許権 著作権その他の知的財産権の侵害等に関し 当社は 一切その責任を負いません 当社は 本資料に基づき当社または第三者の特許権 著作権その他の知的財産権を何ら許諾するものではありません 3. 当社製品を改造 改変 複製等しないでください 4. 本資料に記載された回路 ソフトウェアおよびこれらに関連する情報は 半導体製品の動作例 応用例を説明するものです お客様の機器の設計において 回路 ソフトウェアおよびこれらに関連する情報を使用する場合には お客様の責任において行ってください これらの使用に起因しお客様または第三者に生じた損害に関し 当社は 一切その責任を負いません 5. 輸出に際しては 外国為替及び外国貿易法 その他輸出関連法令を遵守し かかる法令の定めるところにより必要な手続を行ってください 本資料に記載されている当社製品および技術を大量破壊兵器の開発等の目的 軍事利用の目的その他軍事用途の目的で使用しないでください また 当社製品および技術を国内外の法令および規則により製造 使用 販売を禁止されている機器に使用することができません 6. 本資料に記載されている情報は 正確を期すため慎重に作成したものですが 誤りがないことを保証するものではありません 万一 本資料に記載されている情報の誤りに起因する損害がお客様に生じた場合においても 当社は 一切その責任を負いません 7. 当社は 当社製品の品質水準を 標準水準 高品質水準 および 特定水準 に分類しております また 各品質水準は 以下に示す用途に製品が使われることを意図しておりますので 当社製品の品質水準をご確認ください お客様は 当社の文書による事前の承諾を得ることなく 特定水準 に分類された用途に当社製品を使用することができません また お客様は 当社の文書による事前の承諾を得ることなく 意図されていない用途に当社製品を使用することができません 当社の文書による事前の承諾を得ることなく 特定水準 に分類された用途または意図されていない用途に当社製品を使用したことによりお客様または第三者に生じた損害等に関し 当社は 一切その責任を負いません なお 当社製品のデータ シート データ ブック等の資料で特に品質水準の表示がない場合は 標準水準製品であることを表します 標準水準 : コンピュータ OA 機器 通信機器 計測機器 AV 機器 家電 工作機械 パーソナル機器 産業用ロボット高品質水準 : 輸送機器 ( 自動車 電車 船舶等 ) 交通用信号機器 防災 防犯装置 各種安全装置 生命維持を目的として設計されていない医療機器 ( 厚生労働省定義の管理医療機器に相当 ) 特定水準 : 航空機器 航空宇宙機器 海底中継機器 原子力制御システム 生命維持のための医療機器 ( 生命維持装置 人体に埋め込み使用するもの 治療行為 ( 患部切り出し等 ) を行うもの その他直接人命に影響を与えるもの )( 厚生労働省定義の高度管理医療機器に相当 ) またはシステム等 8. 本資料に記載された当社製品のご使用につき 特に 最大定格 動作電源電圧範囲 放熱特性 実装条件その他諸条件につきましては 当社保証範囲内でご使用ください 当社保証範囲を超えて当社製品をご使用された場合の故障および事故につきましては 当社は 一切その責任を負いません 9. 当社は 当社製品の品質および信頼性の向上に努めておりますが 半導体製品はある確率で故障が発生したり 使用条件によっては誤動作したりする場合があります また 当社製品は耐放射線設計については行っておりません 当社製品の故障または誤動作が生じた場合も 人身事故 火災事故 社会的損害などを生じさせないようお客様の責任において冗長設計 延焼対策設計 誤動作防止設計等の安全設計およびエージング処理等 機器またはシステムとしての出荷保証をお願いいたします 特に マイコンソフトウェアは 単独での検証は困難なため お客様が製造された最終の機器 システムとしての安全検証をお願いいたします 10. 当社製品の環境適合性等 詳細につきましては製品個別に必ず当社営業窓口までお問合せください ご使用に際しては 特定の物質の含有 使用を規制する RoHS 指令等 適用される環境関連法令を十分調査のうえ かかる法令に適合するようご使用ください お客様がかかる法令を遵守しないことにより生じた損害に関して 当社は 一切その責任を負いません 11. 本資料の全部または一部を当社の文書による事前の承諾を得ることなく転載または複製することを固くお断りいたします 12. 本資料に関する詳細についてのお問い合わせその他お気付きの点等がございましたら当社営業窓口までご照会ください 注 1. 注 2. 本資料において使用されている 当社 とは ルネサスエレクトロニクス株式会社およびルネサスエレクトロニクス株式会社がその総株主の議決権の過半数を直接または間接に保有する会社をいいます 本資料において使用されている 当社製品 とは 注 1 において定義された当社の開発 製造製品をいいます
3 User s Manual 16 M16C/60M16C/20 M16C/Tiny 16 Rev
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30 bit,bit,anbit, bit,an An bit, bit,an bit
31 bit,base bit base base bit
32 SBFB SBFBSB FB base bit An base An
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41 dsp:8[a0] dsp:8[a1] dsp:16[a0] dsp:16[a1] d A0 / A1 address dsp
42 #IMM #IMM #IMM8 #IMM8 #IMM16 #IMM20 #IMM16 #IMM20 R0L R0H R0L / R1L R1L R1H R0 R0H / R1H R1 R0 / R1 / R2 / R2 R3 / A0 / A1 R3 A0 A1 [A0] [A1] A0 / A1 address
43 dsp:8[a0] dsp:8[a1] dsp:16[a0] dsp:16[a1] A0 / A1 address dsp dsp:8[sb] dsp:16[sb] SB address dsp address dsp:8[fb] FB dsp address dsp dsp address dsp
44 dsp:8[sp] SP dsp dsp address dsp address dsp
45 abs20 abs20 dsp:20[a0] dsp:20[a1] LDESTE A0 address dsp JMPIJSRI A0 / A1 address dsp [A1A0] PC A1 A0 address-h address-l address
46 R2R0 R3R1 A1A0 SHLSHA R2R0 R3R1 JMPIJSRI R2R0 R3R1 A1A0 PC INTBL INTBH ISP SP SB FB FLG INTBL INTBH ISP USP SB FB FLG
47 label dsp label dsp dsp dsp dsp label label
48 BCLRBSETBNOTBTSTBNTSTBANDBNANDBORBNORBXORBNXORBMCnd BTSTSBTSTC bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit, R0 R0 bit,a1 bit,base:16 base [A0] [A1]
49 base:8[a0] base:8[a1] base:16[a0] base:16[a1] base SB bit,base:8[sb] bit,base:11[sb] bit,base:16[sb] SB address base address
50 FB bit,base:8[fb] base ( ) FB address base base address base FLG U I O B S Z D C FLG U I O B S Z D C
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52 MOV MOV.size (:format), MOVe G, Q, Z, S B, W MOV R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 dsp:8[sp] R2R0 R3R1 A1A0 dsp:8[sp] U I O B S Z D C MOV.B:S MOV.W #0ABH,R0L #-1,R2 LDE,STE,XCHG 92
53 MOV.size (: format), G, Q, S, Z B, W MOV.size (: format),
54 MOV MOV.size (:format), MOVe G, Q, Z, S B, W MOV R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 dsp:8[sp] R2R0 R3R1 A1A0 dsp:8[sp] U I O B S Z D C MOV.B:S MOV.W #0ABH,R0L #-1,R2 LDE,STE,XCHG 92
55 R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 dsp:8[sp] R2R0 R3R1 A1A0 dsp:8[sp]
56 JMP JMP (.length) label JuMP S, B, W, A JMP JMP (.length) label S, B, W, A JMP.length label
57 ABS ABSolute ABS ABS.size B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 U I O B S Z D C ABS.B ABS.W R0L A0
58 ADC ADdition with Carry ADC ADC.size, B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C ADC.B #2,R0L ADC.W A0,R0 ADC.B A0,R0L ADC.B R0L,A0 ADCF,ADD,SBB,SUB
59 ADCF ADdition Carry Flag ADCF ADCF.size B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 U I O B S Z D C ADCF.B ADCF.W R0L Ram:16[A0] ADC,ADD,SBB,SUB
60 ADD ADD.size (:format), ADDition G, Q, S B, W ADD R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C ADD.B A0,R0L ADD.B R0L,A0 ADD.B Ram:8[SB],R0L ADD.W #2,[A0] ADC,ADCF,SBB,SUB
61 G R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 Q R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 S R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1 R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1
62 ADJNZ ADJNZ.size,,label ADdition then Jump on Not Zero B, W ADJNZ if then label R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 #IMM [A0] [A1] dsp:8[a0] PC 126labelPC +129 dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] U I O B S Z D C ADJNZ.W # 1,R0,label SBJNZ
63 AND AND.size (:format), AND G, S B, W AND R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C AND.B Ram:8[SB],R0L AND.B:G A0,R0L AND.B:G R0L,A0 AND.B:S #3,R0L OR,XOR,TST
64 S G R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1 R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1
65 BAND BAND Bit AND carry flag BAND bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BAND BAND BAND BAND flag 4,Ram 16,Ram:16[SB] [A0] BOR,BXOR,BNAND,BNOR,BNXOR
66 BCLR BCLR (:format) Bit CLeaR G, S BCLR bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BCLR BCLR BCLR BCLR flag 4,Ram:8[SB] 16,Ram:16[SB] [A0] BSET,BNOT,BNTST,BTST,BTSTC,BTSTS
67 BMCnd BMCnd Bit Move Condition BMCnd if true then else U I O B S Z D C bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] BMN BMZ 3,Ram:8[SB] C JCnd
68 BNAND Bit Not AND carry flag BNAND BNAND bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BNAND BNAND BNAND BNAND flag 4,Ram 16,Ram:16[SB] [A0] BAND,BOR,BXOR,BNOR,BNXOR
69 BNOR BNOR Bit Not OR carry flag BNOR bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BNOR BNOR BNOR BNOR flag 4,Ram 16,Ram:16[SB] [A0] BAND,BOR,BXOR,BNAND,BNXOR
70 BNOT BNOT(:format) Bit NOT G, S BNOT bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BNOT BNOT BNOT BNOT flag 4,Ram:8[SB] 16,Ram:16[SB] [A0] BCLR,BSET,BNTST,BTST,BTSTC,BTSTS
71 BNTST Bit Not TeST BNTST BNTST bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BNTST BNTST BNTST BNTST flag 4,Ram:8[SB] 16,Ram:16[SB] [A0] BCLR,BSET,BNOT,BTST,BTSTC,BTSTS
72 BNXOR Bit Not exclusive OR carry flag BNXOR BNXOR bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BNXOR BNXOR BNXOR BNXOR flag 4,Ram 16,Ram:16[SB] [A0] BAND,BOR,BXOR,BNAND,BNOR
73 BOR Bit OR carry flag BOR BOR bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BOR BOR BOR BOR flag 4,Ram 16,Ram:16[SB] [A0] BAND,BXOR,BNAND,BNOR,BNXOR
74 BRK BRK BReaK BRK U I O B S Z D C BRK INT,INTO
75 BSET BSET (:format) Bit SET G, S BSET bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BSET BSET BSET BSET flag 4,Ram:8[SB] 16,Ram:16[SB] [A0] BCLR,BNOT,BNTST,BTST,BTSTC,BTSTS
76 BTST BTST (:format) Bit TeST G, S BTST bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BTST BTST BTST BTST flag 4,Ram:8[SB] 16,Ram:16[SB] [A0] BCLR,BSET,BNOT,BNTST,BTSTC,BTSTS
77 BTSTC BTSTC Bit TeST & Clear BTSTC bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BTSTC BTSTC BTSTC BTSTC flag 4,Ram 16,Ram:16[SB] [A0] BCLR,BSET,BNOT,BNTST,BTST,BTSTS
78 BTSTS BTSTS Bit TeST & Set BTSTS bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BTSTS BTSTS BTSTS BTSTS flag 4,Ram 16,Ram:16[SB] [A0] BCLR,BSET,BNOT,BNTST,BTST,BTSTC
79 BXOR BXOR Bit exclusive OR carry flag BXOR bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] base:8[a0] base:8[a1] bit,base:8[sb] bit,base:8[fb] base:16[a0] base:16[a1] bit,base:16[sb] bit,base:16 C bit,base:11[sb] U I O B S Z D C BXOR BXOR BXOR BXOR flag 4,Ram 16,Ram:16[SB] [A0] BAND,BOR,BNAND,BNOR,BNXOR
80 CMP CMP.size (:format), CoMPare G, Q, S B, W CMP R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C CMP.B:S #10,R0L CMP.W:G R0,A0 CMP.W # 3,R0 CMP.B #5,Ram:8[FB] CMP.B A0,R0L
81 G R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 Q R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 S R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1 R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1
82 DADC DADC.size, Decimal ADdition with Carry B, W DADC R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C DADC.B DADC.W #3,R0L R1,R0 DADD,DSUB,DSBB
83 DADD DADD.size, Decimal ADDition B, W DADD R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C DADD.B DADD.W #3,R0L R1,R0 DADC,DSUB,DSBB
84 DEC DECrement DEC DEC.size B, W R0L R0H dsp:8[sb] dsp:8[fb] A0 A1 U I O B S Z D C DEC.W DEC.B A0 R0L INC
85 DIV DIVide DIV DIV.size B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM R2R0 R3R1 A1A0 U I O B S Z D C DIV.B A0 DIV.B #4 DIV.W R0 DIVU,DIVX,MUL,MULU
86 DIVU DIVide Unsigned DIVU DIVU.size B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM R2R0 R3R1 A1A0 U I O B S Z D C DIVU.B A0 DIVU.B #4 DIVU.W R0 DIV,DIVX,MUL,MULU
87 DIVX DIVide extension DIVX DIVX.size B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM R2R0 R3R1 A1A0 U I O B S Z D C DIVX.B A0 DIVX.B #4 DIVX.W R0 DIV,DIVU,MUL,MULU
88 DSBB Decimal SuBtract with Borrow DSBB DSBB.size, B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C DSBB.B DSBB.W #3,R0L R1,R0 DADC,DADD,DSUB
89 DSUB Decimal SUBtract DSUB DSUB.size, B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C DSUB.B DSUB.W #3,R0L R1,R0 DADC,DADD,DSBB
90 ENTER ENTER ENTER function ENTER #IMM U I O B S Z D C ENTER #3 EXITD
91 EXITD EXITD EXIT and Deallocate stack frame EXITD U I O B S Z D C EXITD ENTER
92 EXTS EXTend Sign EXTS EXTS.size B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 U I O B S Z D C EXTS.B EXTS.W R0L R0
93 FCLR FCLR Flag register CLeaR FCLR C D Z S B O I U U I O B S Z D C FCLR FCLR I S FSET
94 FSET Flag register SET FSET FSET C D Z S B O I U U I O B S Z D C FSET FSET I S FCLR
95 INC INCrement INC INC.size B, W R0L R0H dsp:8[sb] dsp:8[fb] A0 A1 U I O B S Z D C INC.W INC.B A0 R0L DEC
96 INT INTerrupt INT INT #IMM U I O B S Z D C INT #0 BRK,INTO
97 INTO INTO INTerrupt on Overflow INTO U I O B S Z D C INTO BRK,INT
98 JCnd JCnd label Jump on Condition JCnd if true then label Cnd PC 127 label PC +128 GEU/C,GTU,EQ/Z,N,LTU/NC,LEU,NE/NZ,PZ PC 126 label PC +129 LE,O,GE,GT,NO,LT U I O B S Z D C JEQ JNE label label BMCnd
99 JMP JMP(.length)label JuMP S, B, W, A JMP.length label.s PC +2 label PC +9.B PC 127 label PC +128.W PC label PC A abs20 U I O B S Z D C JMP label JMPI,JMPS
100 JMPI JuMP Indirect JMPI JMPI.length W, A R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 U I O B S Z D C JMPI.A JMPI.W A1A0 R0 JMP,JMPS
101 JMPS JMPS JuMP Special page JMPS #IMM U I O B S Z D C JMPS #20 JMP,JMPI
102 JSR JSR(.length)label Jump SubRoutine W, A JSR.length label.w PC label PC A abs20 U I O B S Z D C JSR.W JSR.A func func JSRI,JSRS
103 JSRI JSRI.length Jump SubRoutine Indirect W, A JSRI R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 U I O B S Z D C JSRI.A JSRI.W A1A0 R0 JSR,JSRS
104 JSRS JSRS Jump SubRoutine Special page JSRS #IMM U I O B S Z D C JSRS #18 JSR,JSRI
105 LDC LoaD Control register LDC LDC, R0L/R0 R0H/R1 R1L/R2 R1H/R3 FB SB SP *1 ISP A0/A0 A1/A1 [A0] [A1] FLG INTBH INTBL dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM R2R0 R3R1 A1A0 U I O B S Z D C LDC LDC R0,SB A0,FB POPC,PUSHC,STC,LDINTB
106 LDCTX LDCTX,abs20 LoaD ConTeXt LDCTX FB SB A1 A0 R3 R2 R1 R0 U I O B S Z D C LDCTX Ram,Rom_TBL STCTX
107 LDE LDE.size, LoaD from EXtra far data area B, W LDE R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 [A1A0] R2R0 R3R1 A1A0 U I O B S Z D C LDE.W LDE.B [A1A0],R0 Rom_TBL,A0 STE,MOV,XCHG
108 LDINTB LDINTB LoaD INTB register LDINTB #IMM20 U I O B S Z D C LDINTB #0F0000H LDC,STC,PUSHC,POPC
109 LDIPL LDIPL LoaD Interrupt Permission Level LDIPL #IMM U I O B S Z D C LDIPL #2
110 MOV MOV.size (:format), MOVe G, Q, Z, S B, W MOV R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 dsp:8[sp] R2R0 R3R1 A1A0 dsp:8[sp] U I O B S Z D C MOV.B:S MOV.W #0ABH,R0L # 1,R2 LDE,STE,XCHG
111 G R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 dsp:8[sp] R2R0 R3R1 A1A0 dsp:8[sp] Q R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 S R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1 R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1 R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1 Z R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #0 A0 A1
112 MOVA MOVA, MOVe effective Address MOVA R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C MOVA Ram:16[SB],A0 PUSHA
113 MOVDir MOVDir, MOVe nibble MOVDir Dir HH HL LH LL Dir HH HL LH LL R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C MOVHH MOVHL R0L,[A0] R0L,[A0]
114 MUL MUL.size, MULtiple B, W MUL R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C MUL.B A0,R0L MUL.W #3,R0 MUL.B R0L,R1L MUL.W A0,Ram DIV,DIVU,DIVX,MULU
115 MULU MULtiple Unsigned MULU MULU.size, B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C MULU.B A0,R0L MULU.W #3,R0 MULU.B R0L,R1L MULU.W A0,Ram DIV,DIVU,DIVX,MUL
116 NEG NEGate NEG NEG.size B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 U I O B S Z D C NEG.B NEG.W R0L A1 NOT
117 NOPNOP No OPeration NOP U I O B S Z D C NOP
118 NOT NOT.size (:format) NOT G, S B, W NOT R0L /R0 R0H /R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 U I O B S Z D C NOT.B NOT.W R0L A1 NEG
119 OR OR.size (:format), OR G, S B, W OR R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C OR.B Ram:8[SB],R0L OR.B:G A0,R0L OR.B:G R0L,A0 OR.B:S #3,R0L AND,XOR,TST
120 S G R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1 R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1
121 POP POP POP.size (:format) G, S B, W POP R0L /R0 R0H /R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 U I O B S Z D C POP.B POP.W R0L A0 PUSH,POPM,PUSHM
122 POPC POPC POP Control register POPC FB SB SP *2 ISP FLG INTBH INTBL U I O B S Z D C POPC SB PUSHC,LDC,STC,LDINTB
123 POPM POPM POP Multiple POPM FB SB A1 A0 R3 R2 R1 R0 R0 R1 R2 R3 A0 A1 SB FB U I O B S Z D C POPM R0,R1,A0,SB,FB POP,PUSH,PUSHM
124 PUSH PUSH PUSH.size (:format) G, S B, W PUSH R0L /R0 R0H /R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM R2R0 R3R1 A1A0 U I O B S Z D C PUSH.B #5 PUSH.W #100H PUSH.B R0L PUSH.W A0 POP,POPM,PUSHM
125 PUSHA PUSH effective Address PUSHA PUSHA R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 U I O B S Z D C PUSHA PUSHA Ram:8[FB] Ram:16[SB] MOVA
126 PUSHC PUSHC PUSH Control register PUSHC FB SB SP *2 ISP FLG INTBH INTBL U I O B S Z D C PUSHC SB POPC,LDC,STC,LDINTB
127 PUSHM PUSHM PUSH Multiple PUSHM R0 R1 R2 R3 A0 A1 SB FB R0 R1 R2 R3 A0 A1 SB FB U I O B S Z D C PUSHM R0,R1,A0,SB,FB POP,PUSH,POPM
128 REIT REIT REturn from InTerrupt REIT U I O B S Z D C REIT
129 RMPA RMPA.size Repeat MultiPle & Addition B, W RMPA Repeat Until U I O B S Z D C RMPA.B
130 ROLC ROtate to Left with Carry ROLC ROLC.size B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 U I O B S Z D C ROLC.B ROLC.W R0L R0 RORC,ROT,SHA,SHL
131 RORC RORC.size ROtate to Right with Carry B, W RORC R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 U I O B S Z D C RORC.B RORC.W R0L R0 ROLC,ROT,SHA,SHL
132 ROT ROTate ROT ROT.size, B, W R0L/R0 R0H/R1 R1L/R2 R1H /3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C ROT.B #1,R0L ROT.B # 1,R0L ROT.W R1H,R2 ROLC,RORC,SHA,SHL
133 RTS RTS ReTurn from Subroutine RTS U I O B S Z D C RTS
134 SBB SuBtract with Borrow SBB SBB.size, B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C SBB.B #2,R0L SBB.W A0,R0 SBB.B A0,R0L SBB.B R0L,A0 ADC,ADCF,ADD,SUB
135 SBJNZ SBJNZ.size,,label SuBtract then Jump on Not Zero B, W SBJNZ if then label R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 #IMM [A0] [A1] dsp:8[a0] PC 126 label PC +129 dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] U I O B S Z D C SBJNZ.W #1,R0,label ADJNZ
136 SHA SHA.size, SHift Arithmetic B, W, L SHA R0L/R0 R0H/R1 R1L/R2 R1H /3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C SHA.B #3,R0L SHA.B # 3,R0L SHA.L R1H,R2R0 ROLC,RORC,ROT,SHL
137 SHL SHift Logical SHL SHL.size, B, W, L R0L/R0 R0H/R1 R1L/R2 R1H /3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C SHL.B #3,R0L SHL.B # 3,R0L SHL.L R1H,R2R0 ROLC,RORC,ROT,SHA
138 SMOVB SMOVB.size String MOVe Backward B, W SMOVB Repeat Repeat Until Until U I O B S Z D C SMOVB.B SMOVF,SSTR
139 SMOVF SMOVF.size String MOVe Forward B, W SMOVF Repeat Repeat Until Until U I O B S Z D C SMOVF.W SMOVB,SSTR
140 SSTR SSTR.size String SToRe B, W SSTR Repeat Repeat Until Until U I O B S Z D C SSTR.B SMOVB,SMOVF
141 STC STC, STore from Control register STC FB SB SP *1 ISP R0L/R0 R0H/R1 R1L/R2 R1H/R3 FLG INTBH INTBL A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 PC R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 U I O B S Z D C STC STC SB,R0 FB,A0 POPC,PUSHC,LDC,LDINTB
142 STCTX STore ConTeXt STCTX STCTX,abs20 FB SB A1 A0 R3 R2 R1 R0 U I O B S Z D C STCTX Ram,Rom_TBL LDCTX
143 STE STore to EXtra far data area STE STE.size, B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 [A1A0] U I O B S Z D C STE.B STE.W R0L,[A1A0] R0,10000H[A0] MOV,LDE,XCHG
144 STNZ STNZ, STore on Not Zero STNZ if then #IMM8R0L R0H dsp:8[sb] dsp:8[fb] A0 A1 U I O B S Z D C STNZ #5,Ram:8[SB] STZ,STZX
145 STZ STore on Zero STZ STZ, ifthen #IMM8R0L R0H dsp:8[sb] dsp:8[fb] A0 A1 U I O B S Z D C STZ #5,Ram:8[SB] STNZ,STZX
146 STZX STZX 1,2, STore on Zero extention STZX Ifthen else #IMM8R0L R0H dsp:8[sb] dsp:8[fb] A0 A1 U I O B S Z D C STZX #1,#2,Ram:8[SB] STZ,STNZ
147 SUB SUB.size (:format), SUBtract G, S B, W SUB R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C SUB.B A0,R0L SUB.B R0L,A0 SUB.B Ram:8[SB],R0L SUB.W #2,[A0] ADC,ADCF,ADD,SBB
148 S G R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 SP/SP R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1 R0L R0H dsp:8[sb] dsp:8[fb] R0L R0H dsp:8[sb] dsp:8[fb] #IMM A0 A1
149 TST TeST TST TST.size, B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C TST.B #3,R0L TST.B A0,R0L TST.B R0L,A0 AND,OR,XOR
150 UND UND UNDefined instruction UND U I O B S Z D C UND
151 WAIT WAIT WAIT WAIT U I O B S Z D C WAIT
152 XCHG XCHG.size, exchange B, W XCHG R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 [A1A0] R2R0 R3R1 A1A0 U I O B S Z D C XCHG.B R0L,A0 XCHG.W R0,A1 XCHG.B R0L,[A0] MOV,LDE,STE
153 XOR exclusive OR XOR XOR.size, B, W R0L/R0 R0H/R1 R1L/R2 R1H/R3 R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0/A0 A1/A1 [A0] [A1] A0/A0 A1/A1 [A0] [A1] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:16[a0] dsp:16[a1] dsp:16[sb] dsp:20[a0] dsp:20[a1] abs20 #IMM dsp:20[a0] dsp:20[a1] abs20 R2R0 R3R1 A1A0 R2R0 R3R1 A1A0 U I O B S Z D C XOR.B A0,R0L XOR.B R0L,A0 XOR.B #3,R0L XOR.W A0,A1 AND,OR,TST
154
155
156 LDIPL (1) LDIPL #IMM b7 b0 b7 b IMM4 2/2 (1) MOV.size:G #IMM, MOV b7 b0 b7 b SIZE DE ST dsp8 dsp16/ #IMM8 #IMM16.size SIZE DEST DEST.B.W 0 1 R0L/R0 R0H/R1 R1L/R2 R1H/R dsp:8 dsp:8[sb/fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] An A0 A dsp:16 dsp:16[a0] dsp:16[a1] [A0] [A1] dsp:16[sb] dsp:16[sb] An dsp:8 dsp:8[sb/fb] dsp:16 dsp:16[sb] 3/2 3/2 3/3 4/3 4/3 5/3 5/3 5/3
157 b7 b0 b7 b SIZE DEST dsp8 #IMM8 dsp16/ #IMM16.size SIZE DEST DEST.B.W 0 1 R0L/R0 R0H/R1 R1L/R2 R1H/R dsp:8 dsp:8[sb/fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] An A0 A dsp:16 dsp:16[a0] dsp:16[a1] [A0] [A1] dsp:16[sb] dsp:16[sb]
158 ABS (1) ABS.size b7 b0 b7 b SIZE DEST dsp8 dsp16/.size SIZE DEST DEST.B.W 0 1 R0L/R0 R0H/R1 R1L/R2 R1H/R dsp:8 dsp:8[sb/fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] An A0 A dsp:16 dsp:16[a0] dsp:16[a1] [A0] [A1] dsp:16[sb] dsp:16[sb] An dsp:8 dsp:8[sb/fb] dsp:16 dsp:16[sb] 2/3 2/3 2/5 3/5 3/5 4/5 4/5 4/5 ADC (1) ADC.size #IMM, b7 b0 b7 b SIZE DEST dsp8 dsp16/ #IMM8 #IMM16.size SIZE DEST DEST.B.W 0 1 R0L/R0 R0H/R1 R1L/R2 R1H/R dsp:8 dsp:8[sb/fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] An A0 A dsp:16 dsp:16[a0] dsp:16[a1] [A0] [A1] dsp:16[sb] dsp:16[sb] An 3/2 3/2 3/4 dsp:8 4/4 dsp:8[sb/fb] dsp:16 dsp:16[sb] 4/4 5/4 5/4 5/4
159 ADC (2) ADC.size, b7 b0 b7 b SIZE SRC DEST dsp8 dsp16/ dsp8 dsp16/.size SIZE / SRC/DEST / SRC/DEST.B.W 0 1 R0L/R0 R0H/R1 R1L/R2 R1H/R dsp:8 dsp:8[sb/fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] An A0 A dsp:16 dsp:16[a0] dsp:16[a1] [A0] [A1] dsp:16[sb] dsp:16[sb] An dsp:8 dsp:8[sb/fb] dsp:16 dsp:16[sb] 2/2 2/2 2/3 3/3 3/3 4/3 4/3 4/3 An 2/2 2/2 2/3 3/3 3/3 4/3 4/3 4/3 2/3 2/3 2/4 3/4 3/4 4/4 4/4 4/4 dsp:8 3/3 3/3 3/4 4/4 4/4 5/4 5/4 5/4 dsp:8[sb/fb] 3/3 3/3 3/4 4/4 4/4 5/4 5/4 5/4 dsp:16 4/3 4/3 4/4 5/4 5/4 6/4 6/4 6/4 dsp:16[sb] 4/3 4/3 4/4 5/4 5/4 6/4 6/4 6/4 4/3 4/3 4/4 5/4 5/4 6/4 6/4 6/4
160 ADCF (1) ADCF.size b7 b0 b7 b SIZE DEST dsp8 dsp16/.size SIZE DEST DEST.B.W 0 1 R0L/R0 R0H/R1 R1L/R2 R1H/R dsp:8 dsp:8[sb/fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] An A0 A dsp:16 dsp:16[a0] dsp:16[a1] [A0] [A1] dsp:16[sb] dsp:16[sb] An dsp:8 dsp:8[sb/fb] dsp:16 dsp:16[sb] 2/1 2/1 2/3 3/3 3/3 4/3 4/3 4/3 ADD (1) ADD.size:G #IMM, b7 b0 b7 b SIZE DEST dsp8 dsp16/ #IMM8 #IMM16.size SIZE DEST DEST.B.W 0 1 R0L/R0 R0H/R1 R1L/R2 R1H/R dsp:8 dsp:8[sb/fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] An A0 A dsp:16 dsp:16[a0] dsp:16[a1] [A0] [A1] dsp:16[sb] dsp:16[sb] An 3/2 3/2 3/4 dsp:8 4/4 dsp:8[sb/fb] dsp:16 dsp:16[sb] 4/4 5/4 5/4 5/4
161 ADD (2) ADD.size:Q#IMM, b7 b0 b7 b SIZE IMM4 DEST dsp8 dsp16/.size SIZE #IMM IMM4 #IMM IMM4.B W DEST DEST R0L/R0 R0H/R1 R1L/R2 R1H/R dsp:8 dsp:8[sb/fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] An A0 A dsp:16 dsp:16[a0] dsp:16[a1] [A0] [A1] dsp:16[sb] dsp:16[sb] An dsp:8 dsp:8[sb/fb] dsp:16 dsp:16[sb] 2/1 2/1 2/3 3/3 3/3 4/3 4/3 4/3
162 ADD (3) ADD.B:S #IMM8, b DEST b0 #IMM8 dsp8 R0H R0L dsp:8[sb] dsp:8[sb/fb] dsp:8[fb] DEST /1 dsp:8[sb/fb] 3/3 4/3
163 (4) ADD.size:G, b7 b0 b7 b SIZE SRC DEST dsp8 dsp8 dsp16/ dsp16/ ADD.size.B.W SIZE 0 1 An / R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0 A1 [A0] [A1] SRC/DEST / dsp:8[a0] dsp:8 dsp:8[a1] dsp:8[sb] dsp:8[sb/fb] dsp:8[fb] dsp:16[a0] dsp:16 dsp:16[a1] dsp:16[sb] dsp:16[sb] SRC/DEST An dsp:8 dsp:8[sb/fb] dsp:16 dsp:16[sb] 2/2 2/2 2/3 3/3 3/3 4/3 4/3 4/3 An 2/2 2/2 2/3 3/3 3/3 4/3 4/3 4/3 2/3 2/3 2/4 3/4 3/4 4/4 4/4 4/4 dsp:8 3/3 3/3 3/4 4/4 4/4 5/4 5/4 5/4 dsp:8[sb/fb] dsp:16 3/3 4/3 3/3 4/3 3/4 4/4 4/4 5/4 4/4 5/4 5/4 6/4 5/4 6/4 5/4 6/4 dsp:16[sb] 4/3 4/3 4/4 5/4 5/4 6/4 6/4 6/4 4/3 4/3 4/4 5/4 5/4 6/4 6/4 6/4
164 ADD (5) ADD.B:S, R0L/R0H b DEST SRC b0 dsp8 R0L/R0H dsp:8[sb/fb] dsp:8[sb] dsp:8[fb] SRC R0L R0H DEST 0 1 1/2 dsp:8[sb/fb] 2/3 3/3 ADD (6) ADD.size:G #IMM, SP b7 b0 b7 b SIZE #IMM8 #IMM16.size.B.W SIZE 0 1 3/2
165 ADD (7) ADD.size:Q#IMM, SP b7 b0 b7 b IMM4 #IMM IMM #IMM IMM /1
166 ADJNZ (1) ADJNZ.size #IMM,, label b7 b0 b7 b SIZE IMM4 DEST dsp8 dsp16/ label dsp8.size.b.w SIZE 0 1 #IMM IMM #IMM IMM An R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0 A1 [A0] [A1] DEST dsp:8[a0] dsp:8 dsp:8[a1] dsp:8[sb] dsp:8[sb/fb] dsp:8[fb] dsp:16[a0] dsp:16 dsp:16[a1] dsp:16[sb] dsp:16[sb] DEST An 3/3 3/3 3/5 dsp:8 4/5 dsp:8[sb/fb] dsp:16 4/5 5/5 dsp:16[sb] 5/5 5/5
167 AND (1) AND.size:G #IMM, b7 b0 b7 b SIZE DEST dsp8 dsp16/ #IMM8 #IMM16.size.B.W SIZE 0 1 An R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0 A1 [A0] [A1] DEST dsp:8[a0] dsp:8 dsp:8[a1] dsp:8[sb] dsp:8[sb/fb] dsp:8[fb] dsp:16[a0] dsp:16 dsp:16[a1] dsp:16[sb] dsp:16[sb] DEST An dsp:8 dsp:8[sb/fb] dsp:16 dsp:16[sb] 3/2 3/2 3/4 4/4 4/4 5/4 5/4 5/4 (2) AND.B:S #IMM8, b7 b DEST #IMM8 dsp8 AND R0H R0L dsp:8[sb] dsp:8[sb/fb] dsp:8[fb] DEST /1 dsp:8[sb/fb] 3/3 4/3
168 AND (3) AND.size:G, b7 b0 b7 b SIZE SRC DEST dsp8 dsp8 dsp16/ dsp16/.size.b.w SIZE 0 1 An / R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0 A1 [A0] [A1] SRC/DEST / dsp:8[a0] dsp:8 dsp:8[a1] dsp:8[sb] dsp:8[sb/fb] dsp:8[fb] dsp:16[a0] dsp:16 dsp:16[a1] dsp:16[sb] dsp:16[sb] SRC/DEST An dsp:8 dsp:8[sb/fb] dsp:16 dsp:16[sb] An dsp:8 dsp:8[sb/fb] dsp:16 dsp:16[sb] 2/2 2/2 2/3 3/3 3/3 4/3 4/3 4/3 2/2 2/2 2/3 3/3 3/3 4/3 4/3 4/3 2/3 2/3 2/4 3/4 3/4 4/4 4/4 4/4 3/3 3/3 3/4 4/4 4/4 5/4 5/4 5/4 3/3 3/3 3/4 4/4 4/4 5/4 5/4 5/4 4/3 4/3 4/4 5/4 5/4 6/4 6/4 6/4 4/3 4/3 4/4 5/4 5/4 6/4 6/4 6/4 4/3 4/3 4/4 5/4 5/4 6/4 6/4 6/4
169 (4) AND.B:S, R0L/R0H b7 b DEST SRC dsp8 AND R0L/R0H dsp:8[sb/fb] dsp:8[sb] dsp:8[fb] SRC R0L R0H DEST 0 1 1/2 dsp:8[sb/fb] 2/3 3/3
170 BAND (1) BAND b7 b0 b7 b SRC dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] SRC SRC base:8 base:8[a0] 1000 base:8[a1] 1001 bit,base:8 [SB/FB] bit,base:8[sb] bit,base:8[fb] base:16 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: base:8 bit,base:8 bit, bit,an [SB/FB] 3/3 3/3 2/7 3/7 3/4 base:16 bit,base:16 bit,base:16 [SB] 4/7 4/4 4/4 BCLR (1) BCLR:G b7 b0 b7 b DE ST dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] DEST base:8 bit,base:8 [SB/FB] base:16 DEST base:8[a0] 1000 base:8[a1] 1001 bit,base:8[sb] 1010 bit,base:8[fb] 1011 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: bit, 3/2 bit,an 3/2 2/6 base:8 bit,base:8 base:16 [SB/FB] 3/6 3/3 4/6 bit,base:16 bit,base:16 [SB] 4/3 4/3
171 (2) BCLR:S bit, base:11[sb] b7 b BIT dsp8 BCLR 2/3
172 BMCnd (1) BMCnd b7 b0 b7 b DEST dsp8 dsp16 CND DEST DEST bit, bit,r0 bit,r1 bit,r base:8 bit,base:8 base:8[a0] base:8[a1] bit,base:8[sb] bit,r [SB/FB] bit,base:8[fb] 1011 bit,an bit,a0 bit,a base:16 base:16[a0] base:16[a1] [A0] [A1] bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: Cnd CND Cnd CND GEU/C GTU EQ/Z N LE O GE LTU/NC LEU NE/NZ PZ GT NO LT bit, bit,an base:8 bit,base:8 [SB/FB] base:16 bit,base:16 bit,base:16 [SB] 4/6 4/6 3/10 4/10 4/7 5/10 5/7 5/7
173 (2) BMCnd C b7 b0 b7 b CND BMCnd Cnd GEU/C GTU EQ/Z N LTU/NC LEU NE/NZ CND Cnd PZ LE O GE GT NO LT CND /1 BNAND (1) BNAND b7 b0 b7 b SRC dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] SRC SRC base:8 base:8[a0] 1000 base:8[a1] 1001 bit,base:8 [SB/FB] bit,base:8[sb] bit,base:8[fb] base:16 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: base:8 bit,base:8 base:16 bit,base:16 bit, bit,an bit,base:16 [SB/FB] [SB] 3/3 3/3 2/7 3/7 3/4 4/7 4/4 4/4
174 BNOR (1) BNOR b7 b0 b7 b SRC dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] SRC SRC base:8 base:8[a0] 1000 base:8[a1] 1001 bit,base:8 [SB/FB] bit,base:8[sb] bit,base:8[fb] base:16 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: bit, 3/3 bit,an 3/3 2/7 base:8 3/7 bit,base:8 [SB/FB] 3/4 base:16 bit,base:16 bit,base:16 [SB] 4/7 4/4 4/4 BNOT (1) BNOT:G b7 b0 b7 b DE ST dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] DEST base:8 bit,base:8 [SB/FB] base:16 DEST base:8[a0] 1000 base:8[a1] 1001 bit,base:8[sb] 1010 bit,base:8[fb] 1011 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: base:8 bit,base:8 base:16 bit,base:16 bit, bit,an bit,base:16 [SB/FB] [SB] 3/2 3/2 2/6 3/6 3/3 4/6 4/3 4/3
175 (2) BNOT:S bit, base:11[sb] b7 b BIT dsp8 BNOT 2/3 BNTST (1) BNTST b7 b0 b7 b SRC dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] SRC SRC base:8 base:8[a0] 1000 base:8[a1] 1001 bit,base:8 [SB/FB] bit,base:8[sb] bit,base:8[fb] base:16 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: bit, 3/3 bit,an 3/3 2/7 base:8 3/7 bit,base:8 [SB/FB] 3/4 base:16 bit,base:16 bit,base:16 [SB] 4/7 4/4 4/4
176 BNXOR (1) BNXOR b7 b0 b7 b SRC dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] SRC SRC base:8 base:8[a0] 1000 base:8[a1] 1001 bit,base:8 [SB/FB] bit,base:8[sb] bit,base:8[fb] base:16 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: bit, 3/3 bit,an 3/3 2/7 base:8 bit,base:8 base:16 [SB/FB] 3/7 3/4 4/7 bit,base:16 bit,base:16 [SB] 4/4 4/4 BOR (1) BOR b7 b0 b7 b SRC dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] SRC SRC base:8 base:8[a0] 1000 base:8[a1] 1001 bit,base:8 [SB/FB] bit,base:8[sb] bit,base:8[fb] base:16 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: bit, 3/3 bit,an 3/3 2/7 base:8 bit,base:8 base:16 bit,base:16 bit,base:16 [SB/FB] [SB] 3/7 3/4 4/7 4/4 4/4
177 (1) BRK b7 b BRK 1/27 BSET (1) BSET:G b7 b0 b7 b DEST dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] DEST base:8 bit,base:8 [SB/FB] base:16 DEST base:8[a0] 1000 base:8[a1] 1001 bit,base:8[sb] 1010 bit,base:8[fb] 1011 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: bit, 3/2 bit,an 3/2 2/6 base:8 3/6 bit,base:8 [SB/FB] 3/3 base:16 bit,base:16 bit,base:16 [SB] 4/6 4/3 4/3
178 BSET (2) BSET:S bit, base:11[sb] b7 b BIT dsp8 2/3 BTST (1) BTST:G b7 b0 b7 b SRC dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] SRC SRC base:8 base:8[a0] 1000 base:8[a1] 1001 bit,base:8 [SB/FB] bit,base:8[sb] bit,base:8[fb] base:16 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: bit, 3/2 bit,an 3/2 2/6 base:8 3/6 bit,base:8 [SB/FB] 3/3 base:16 bit,base:16 bit,base:16 [SB] 4/6 4/3 4/3
179 (2) BTST:S bit, base:11[sb] b7 b BIT dsp8 BTST 2/3 BTSTC (1) BTSTC b7 b0 b7 b DE ST dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] DEST base:8 bit,base:8 [SB/FB] base:16 DEST base:8[a0] 1000 base:8[a1] 1001 bit,base:8[sb] 1010 bit,base:8[fb] 1011 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: bit, 3/3 bit,an 3/3 2/7 base:8 3/7 bit,base:8 [SB/FB] 3/4 base:16 4/7 bit,base:16 bit,base:16 [SB] 4/4 4/4
180 BTSTS (1) BTSTS b7 b0 b7 b DE ST dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] DEST base:8 bit,base:8 [SB/FB] base:16 DEST base:8[a0] 1000 base:8[a1] 1001 bit,base:8[sb] 1010 bit,base:8[fb] 1011 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: bit, 3/3 bit,an 3/3 2/7 base:8 3/7 bit,base:8 [SB/FB] 3/4 base:16 bit,base:16 bit,base:16 [SB] 4/7 4/4 4/4 BXOR (1) BXOR b7 b0 b7 b SRC dsp8 dsp16 bit, bit,an bit,r0 bit,r1 bit,r2 bit,r3 bit,a0 bit,a1 [A0] [A1] SRC SRC base:8 base:8[a0] 1000 base:8[a1] 1001 bit,base:8 [SB/FB] bit,base:8[sb] bit,base:8[fb] base:16 base:16[a0] 1100 base:16[a1] 1101 bit,base:16[sb] bit,base:16[sb] 1110 bit,base:16 bit,base: base:8 bit,base:8 base:16 bit,base:16 bit, bit,an bit,base:16 [SB/FB] [SB] 3/3 3/3 2/7 3/7 3/4 4/7 4/4 4/4
181 CMP (1) CMP.size:G #IMM, b7 b0 b7 b SIZE DEST dsp8 dsp16/ #IMM8 #IMM16.size.B.W SIZE 0 1 An R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0 A1 [A0] [A1] DEST dsp:8[a0] dsp:8 dsp:8[a1] dsp:8[sb] dsp:8[sb/fb] dsp:8[fb] dsp:16[a0] dsp:16 dsp:16[a1] dsp:16[sb] dsp:16[sb] DEST An 3/2 3/2 3/4 dsp:8 4/4 dsp:8[sb/fb] dsp:16 dsp:16[sb] 4/4 5/4 5/4 5/4
182 CMP (2) CMP.size:Q#IMM, b7 b0 b7 b SIZE IMM4 DEST dsp8 dsp16/.size SIZE #IMM IMM4 #IMM IMM4.B W DEST DEST R0L/R0 R0H/R1 R1L/R2 R1H/R dsp:8 dsp:8[sb/fb] dsp:8[a0] dsp:8[a1] dsp:8[sb] dsp:8[fb] An A0 A dsp:16 dsp:16[a0] dsp:16[a1] [A0] [A1] dsp:16[sb] dsp:16[sb] An dsp:8 dsp:8[sb/fb] dsp:16 dsp:16[sb] 2/1 2/1 2/3 3/3 3/3 4/3 4/3 4/3
183 (3) CMP.B:S #IMM8, b7 b DEST #IMM8 dsp8 CMP R0H R0L dsp:8[sb] dsp:8[sb/fb] dsp:8[fb] DEST /1 dsp:8[sb/fb] 3/3 4/3
184 CMP (4) CMP.size:G, b7 b0 b7 b SIZE SRC DEST dsp8 dsp16/ dsp8 dsp16/.size.b.w SIZE 0 1 An / R0L/R0 R0H/R1 R1L/R2 R1H/R3 A0 A1 [A0] [A1] SRC/DEST / dsp:8[a0] dsp:8 dsp:8[a1] dsp:8[sb] dsp:8[sb/fb] dsp:8[fb] dsp:16[a0] dsp:16 dsp:16[a1] dsp:16[sb] dsp:16[sb] SRC/DEST An dsp:8 dsp:8[sb/fb] dsp:16 dsp:16[sb] 2/2 2/2 2/3 3/3 3/3 4/3 4/3 4/3 An 2/2 2/2 2/3 3/3 3/3 4/3 4/3 4/3 2/3 2/3 2/4 3/4 3/4 4/4 4/4 4/4 dsp:8 3/3 3/3 3/4 4/4 4/4 5/4 5/4 5/4 dsp:8[sb/fb] dsp:16 3/3 4/3 3/3 4/3 3/4 4/4 4/4 5/4 4/4 5/4 5/4 6/4 5/4 6/4 5/4 6/4 dsp:16[sb] 4/3 4/3 4/4 5/4 5/4 6/4 6/4 6/4 4/3 4/3 4/4 5/4 5/4 6/4 6/4 6/4
uPC1093 DS
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uPC258,4558 DS
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RD2.0S～RD150S DS
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2SC1213, 2SC1213A データシート
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2SD667. 2SD667A データシート
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2SC458, 2SC2308 データシート
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AC08DSMA, AC08FSMA DS
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2SC460, 2SC461 データシート
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CR02AM-8 データシート <TO-92>
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HD74LV2GT34A
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HD74LS54 データシート
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HD74AC00 データシート
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V850ES/KE2, V850ES/KF2, V850ES/KG2, V850ES/KJ2 デバイス・ファイル DF (V1.00) ユーザーズ・マニュアル
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PS2802-1,PS DS
Photocoupler SSOP NEPOC PS2802-1, PS2802-4 GaAs LED IC BV = 2 500 Vr.m.s. 4, 16 SSOP 1.27 mm CTR = 2 000% TYP. @ IF = 1 ma, VCE = 2 V PS2802-1-F3, F4, PS2802-4-F3, F4 PS2802-1, -4 UL File No. E72422 BSI
V850ES/FE3-L,V850ES/FF3-L,V850ES/FG3-L デバイス・ファイル DF703622（V1.00）ユーザーズ・マニュアル
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V850ES/HE3, V850ES/HF3, V850ES/HG3, V850ES/HJ3 デバイス・ファイル DF703757（V1.01） ユーザーズ・マニュアル
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2SJ351,2SJ352 データシート
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2SK1056,2SK1057,2SK1058 データシート
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2SJ160,2SJ161,2SJ162 データシート
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PS8501,PS8501L1,PS8501L2,PS8501L3 DS
Photocoupler PS8501,PS8501L1,PS8501L2,PS8501L3 1 Mbps 8 mm 8 DIP NEPOC PS8501, PS8501L1, PS8501L2, PS8501L3 GaAlAs PN 8 DIP PS8501L1 PS8501 PS8501L2 PS8501 PS8501L3 PS8501 8 mm MIN. PS8501L1, PS8501L2
V850ES/IE2 デバイス・ファイル DF703714（V1.01） ユーザーズ・マニュアル
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PS2561D-1,PS2561DL-1,PS2561DL1-1,PS2561DL2-1 DS
Photocoupler PS2561D-1,PS2561DL-1 PS2561DL1-1,PS2561DL2-1 110 C DIP NEPOC PS2561D-1 GaAs LED PS2561DL-1 PS2561D-1 PS2561DL1-1 PS2561D-1 PS2561DL2-1 PS2561D-1 110 C BV = 5 000 Vr.m.s. VCEO = 80 V CTR =
HD74LS73A データシート
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HD74HC139 データシート
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HD74AC86, HD74ACT86
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HD74HC4017 データシート
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HD74LS123 データシート
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HD74HC4051 データシート
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2SK1669 データシート
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RL78/F13, F14 割り込み要因判別方法
アプリケーションノート RL78/F13, F14 R01AN3343JJ0100 Rev.1.00 対象デバイス (RL78/F13, F14) では 複数の割り込み要因を一つの割り込みベクタ テーブル アドレスに兼用しています ( 表 1-1 参照 ) 複数の割り込み要因を共に使用する場合 割り込み処理内でどちらの割り込みが発生したか または両方の割り込みが発生したかを判定する必要があります 本アプリケーションノートでは
2SJ181(L),2SJ181(S) データシート
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HD74AC74
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H5N2509PF データシート
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2SK2796(L),2SK2796(S) データシート
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2SJ529(L),2SJ529(S) データシート
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2SJ505(L),2SJ505(S) データシート
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CS+ RL78コンパイラ CC-RL V リリースノート
R20UT3957JJ0101 Rev.1.01 この度は, 統合開発環境 CS+ をご使用いただきまして, 誠にありがとうございます この添付資料では, 本製品をお使いいただく上での制限事項および注意事項等を記載しております ご使 用の前に, 必ずお読みくださいますようお願い申し上げます 目次 第 1 章対象デバイスについて... 2 第 2 章ユーザーズ マニュアルについて... 3 第 3 章アンインストール時の選択キーワード...
c J 2013/11/ H8/3062BF H NOP 2 PUSH.L ER5 1: 3 4, ER7 ), ER5 4 PUSH.L ER5 5 MOV.L 8, ER7 )
c 2013 2013 2J 2013/11/29 1 2 0 H8/3062BF H8 1 2 10 1 1 NOP 2 PUSH.L ER5 1: 3 MOV.L @(H 4, ER7 ), ER5 4 PUSH.L ER5 5 MOV.L ER6,@(H 8, ER7 ) 1 1 1 1 10 1 16 1: 2013 2J c 2013 2 2 5 6 2 1 B 2: 1. CPU 300
RL78/G1D評価ボード搭載モジュール 基板設計データ
アプリケーションノート 評価ボード搭載モジュール基板設計データ R01AN3168JJ0100 Rev.1.00 要旨 この資料は 評価ボード (RTK0EN0001D01001BZ) に搭載されている 搭載モジュール (RTK0EN0002C01001BZ) の基板設計データについて記載しています 基板データには回路図 部品表 ガーバーデータ 基板レイアウト図が含まれます 対象デバイス 目次 1.
I2C2 シングルマスタ受信 (I2C バスEEPROM のリード)
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シンクロナスシリアルコミュニケーションユニットのマスタ送信(EEPROM のライト)
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HD74HCT564, HD74HCT574
ご注意 安全設計に関するお願い 1. 弊社は品質 信頼性の向上に努めておりますが 半導体製品は故障が発生したり 誤動作する場合があります 弊社の半導体製品の故障又は誤動作によって結果として 人身事故 火災事故 社会的損害などを生じさせないような安全性を考慮した冗長設計 延焼対策設計 誤動作防止設計などの安全設計に十分ご留意ください 本資料ご利用に際しての留意事項 1. 本資料は お客様が用途に応じた適切なルネサステクノロジ製品をご購入いただくための参考資料であり
RI850V4 V2 リアルタイム・オペレーティング・システム ユーザーズマニュアル 解析編
User s Manual リアルタイム オペレーティング システムユーザーズマニュアル解析編対象デバイス RH850 ファミリ (RH850G3K) RH850 ファミリ (RH850G3M) RH850 ファミリ (RH850G3KH) RH850 ファミリ (RH850G3MH) y Êv Ê ÉÊ Ê s ÊÌÊÉÆÍÂÖÓÐÑ ÏÖÐÒÖÓÐÑÊÂ ÊÈÊÂ y Êv ÈÉt ÌÉÊ Î
HD26LS31
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東芝 CMOS デジタル集積回路シリコンモノリシック TC4069UBP,TC4069UBF,TC4069UBFT TC4069UBP/TC4069UBF/TC4069UBFT Hex Inverter は 6 回路のインバータです 内部回路はシンプルな 1 段ゲート構成のため 本来のインバータの他に CR 発振回路 / 水晶発振回路 / リニアアンプ等の応用に適しています 1 段ゲート構成のため
MTU2 三相の相補PWM出力機能 (相補PWMモード)
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Microsoft Word - TC4013BP_BF_J_P9_060601_.doc
東芝 CMOS デジタル集積回路シリコンモノリシック TC4013BP,TC4013BF TC4013BP/TC4013BF Dual D-Type Flip Flop は 2 回路の独立な D タイプ フリップフロップです DATA 入力に加えられた入力レベルはクロックパルスの立ち上がりで Q および Q 出力に伝送されます SET 入力を H RESET 入力を L にすると Q 出力は H Q
Microsoft Word - TC4011BP_BF_BFT_J_P8_060601_.doc
東芝 CMOS デジタル集積回路シリコンモノリシック TC4011BP,TC4011BF,TC4011BFT TC4011BP/TC4011BF/TC4011BFT Quad 2 Input NAND Gate は 2 入力の正論理 NAND ゲートです これらのゲートの出力は すべてインバータによるバッファが付加されているため 入出力特性が改善され 負荷容量の増加による伝達時間の変動が最小限に抑えられます
パワーMOS FET アプリケーション例
R07ZZ0006JJ0200 (Previous: RJJ27G0013-0100Z) Rev.2.00 1. 電源用 1.1 スイッチング電源 応用機器ネットワークサーバ,WS( ワークステーション ),RAID RAID (PC ) (N+1) PFC PFC+ VRM * : MOS FET 500V 500V 30 to 60V 20 to 30V 20 to 30V HA16142 HA16158*
HD74HC4052,HD74HC4053 データシート
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TC7SET08FU_J_
CMOS デジタル集積回路 シリコンモノリシック 1. 機能 2-Input AND Gate 2. 特長 (1) AEC-Q100 (Rev. ) ( 注 1) (2) 動作温度が広い : T opr = -40125 ( 注 2) (3) 高速動作 : t pd = 4.2 ns ( 標準 ) ( CC = 5.0, C = 15 ) (4) 低消費電流 : = ( ) (T a = 25 )
SHコンパイラ アプリケーションノート 4-リファレンス: ライブラリ関数ベンチマークデータ
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TTD1415B_J_
バイポーラトランジスタ シリコン NPN 三重拡散形 1. 用途 大電力スイッチング用 ハンマードライブ用 2. 特長 (1) 直流電流増幅率が高い : h FE = 2000 ( 最小 ) (V CE = 3 V, I C = 3 A) (2) コレクタエミッタ間飽和電圧が低い : V CE(sat) = 1.5 V ( 最大 ) (I C = 3 A, I B = 6 ma) (3) TTB1020Bとコンプリメンタリ
DF2B29FU_J_
ESD 保護用ダイオード シリコンエピタキシャルプレーナ形 1. 用途 ESD 保護用 注意 : 本製品は ESD 保護用ダイオードであり, ESD 保護用以外の用途 ( 定電圧ダイオード用途を含むがこれに限らない ) には使用はできません 2. 特長 (1) AEC-Q101 適合 ( 注 1) 注 1: 詳細については弊社営業窓口へお問合せ下さい 3. 外観と回路構成図 1: Pin 1 2:
DF2B6.8FS_J_
ESD 保護用ダイオード シリコンエピタキシャルプレーナ形 1. 用途 ESD 保護用 注意 : 本製品は ESD 保護用ダイオードであり, ESD 保護用以外の用途 ( 定電圧ダイオード用途を含むがこれに限らない ) には使用はできません 2. 外観と回路構成図 1: カソード 2: アノード fsc 3. 絶対最大定格 ( 注 ) ( 特に指定のない限り, T a = 25) 項目 記号 定格
Microsoft Word - TC4017BP_BF_J_P10_060601_.doc
東芝 CMOS デジタル集積回路シリコンモノリシック TC4017BP,TC4017BF TC4017BP/TC4017BF Decade Counter/Divider は ステージの D タイプ フリップフロップより成る 進ジョンソンカウンタで 出力を 進数に変換するためのデコーダを内蔵しています CLOCK あるいは CLOCK INHIBIT 入力に印加されたカウントパルスの数により Q0~Q9
2SC5200N_J_
バイポーラトランジスタ シリコン NPN 三重拡散形 1. 用途 電力増幅用 2. 特長 (1) 高耐圧です : V CEO = 230 V ( 最小 ) (2) 2SA1943Nとコンプリメンタリになります (3) 100Wハイファイオーディオアンプ出力段に最適です 3. 外観と内部回路構成図 1. ベース 2. コレクタ ( 放熱板 ) 3. エミッタ TO-3P(N) 4. 絶対最大定格 (
TC7SZU04AFS_J_
CMOS デジタル集積回路 シリコンモノリシック TC7SZU04AFS TC7SZU04AFS 1. 機能 Inverter (Unbuffer) 2. 特長 (1) AEC-Q100 (Rev. H) ( 注 1) (2) 動作温度が広い : T opr = -40125 ( 注 2) (3) 高出力電流 : ±32 ma ( ) ( CC = ) (4) 動作電圧範囲 : CC = (5) 入力端子に,
TC74HC00AP/AF
東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC00AP,TC74HC00AF Quad 2-Input NAND Gate TC74HC00A は シリコンゲート CMOS 技術を用いた高速 CMOS 2 入力 NAND ゲートです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます 内部回路はバッファ付きの 3 段構成であり 高い雑音余裕度と安定な出力が得られます
TC7SHU04FU_J_
CMOS デジタル集積回路 シリコンモノリシック 1. 機能 Inverter (Unbuffer) 2. 特長 (1) AEC-Q100 (Rev. H) ( 注 1) (2) 動作温度が広い : T opr = -40125 ( 注 2) (3) 高速動作 : t pd = 3.5 ns ( 標準 ) ( CC = 5.0, C L = ) (4) 低消費電流 : = ( ) (T a = 25
DF10G5M4N_J_
ESD 保護用ダイオード シリコンエピタキシャルプレーナ形 1. 用途 ESD 保護用 注意 : 本製品は ESD 保護用ダイオードであり, ESD 保護用以外の用途 ( 定電圧ダイオード用途を含むがこれに限らない ) には使用はできません 2. 外観と内部回路構成図 1 : I/O 1 2 : I/O 2 3 : GND 4 : I/O 3 5 : I/O 4 6 : NC 7 : NC 8 :
TC4093BP/BF
東芝 CMOS デジタル集積回路シリコンモノリシック TC4093BP, TC4093BF TC4093BP/TC4093BF Quad 2-Input NAND Schmitt Triggers は 全入力端子にシュミットトリガ機能をもった 4 回路の 2 入力 NAND ゲートです すなわち 入力波形の立ち上がり時と立ち下がり時に回路しきい値電圧が異なる ( P N ) のため 通常の NAND
R1RW0408D シリーズ
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Microsoft Word - TC4538BP_BF_J_2002_040917_.doc
東芝 CMOS デジタル集積回路シリコンモノリシック TC438BP,TC438BF TC438BP/TC438BF Dual Precision Retriggerable/Resettable Monostable Multivibrator は リトリガ動作 リセット動作の可能な単安定マルチバイブレータでトリガは A B 2 つの入力により立ち上がり および立ち下がりのどちらでも行うこともできます
Microsoft Word - TA79L05_06_08_09_10_12_15_18_20_24F_J_P11_070219_.doc
東芝バイポーラ形リニア集積回路シリコンモノリシック TA79L05F,TA79L06F,TA79L08F,TA79L09F,TA79L10F, TA79L12F,TA79L15F,TA79L18F,TA79L20F,TA79L24F 5, 6, 8, 9, 10, 12, 15, 18, 20, 24 三端子負出力固定定電圧電源 特長 TTL C 2 MOS の電源に最適です 外付け部品は不要です
TTD1409B_J_
バイポーラトランジスタ シリコン NPN 三重拡散形 1. 用途 高電圧スイッチング用 2. 特長 (1) 直流電流増幅率が高い : h FE = 600 ( 最小 ) (V CE = 2 V, I C = 2 A) (2) ベースエミッタ間に抵抗が内蔵されております 3. 外観と内部回路構成図 1. ベース 2. コレクタ 3. エミッタ TO-220SIS 4. 絶対最大定格 ( 注 ) ( 特に指定のない限り,
main.dvi
20 II 7. 1 409, 3255 e-mail: namba@faculty.chiba-u.jp 2 1 1 1 4 2 203 2 1 1 1 5 503 1 3 1 2 2 Web http://www.icsd2.tj.chiba-u.jp/~namba/lecture/ 1 2 1 5 501 1,, \,", 2000 7. : 1 1 CPU CPU 1 Intel Pentium
TTC004B_J_
バイポーラトランジスタ シリコン NPN エピタキシャル形 1. 用途 オーディオアンプドライブ段増幅用 2. 特長 (1) 高耐圧です : V CEO = 160 V ( 最小 ) (2) TTA004Bとコンプリメンタリになります (3) コレクタ出力容量が小さい : C ob = 12 pf ( 標準 ) (4) トランジション周波数が高い : f T = 100 MHz ( 標準 ) 3.
TTB1067B_J_
バイポーラトランジスタシリコン PNP エピタキシャル形 ( ダーリントン接続 ) 1. 用途 マイクロモータドライブ用 ハンマードライブ用 スイッチング用 電力増幅用 2. 特長 (1) 直流電流増幅率が高い : h FE = 2000 ( 最小 ) (V CE = -2 V, I C = -1 A) (2) コレクタエミッタ間飽和電圧が低い :V CE(sat) = -1.5 V ( 最大 )
M54640P データシート
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TC74HC14AP/AF
東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC14AP,TC74HC14AF Hex Schmitt Inverter TC74HC14A は シリコンゲート CMOS 技術を用いた高速 CMOS シュミットトリガインバータです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます ピン接続 機能は TC74HCU04 と同じですが すべての入力は約
TC7SET125FU_J_
CMOS デジタル集積回路 シリコンモノリシック 1. 機能 Bus Buffer 2. 特長 (1) AEC-Q100 (Rev. H) ( 注 1) (2) 動作温度が広い : T opr = -40125 ( 注 2) (3) 高速動作 : t pd = 3.7 ( 標準 ) ( CC = 5.0, C = pf) (4) 低消費電流 : = ( ) (T a = 25 ) (5) TT レベル入力
LIN (Local Interconnect Network) マスタ編
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
TC7WT126FU
東芝 CMOS デジタル集積回路シリコンモノリシック Dual Bus Buffer は シリコンゲート CMOS 技術を用いた高速 CMOS 2 回路入り 3- ステートバッファです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます 入力は TTL レベルですので TTL レベルのバスに直結可能です 3- ステートコントロール入力 G を L とすることにより出力
TRS3E65F_J_
SiC ショットキバリアダイオード 1. 用途 力率改善回路用 太陽光インバータ用 無停電電源用 DC-DCコンバータ用 2. 特長 (1) 2 世代チップデザイン (2) 大電流サージ耐量 : I FSM = 27 A ( 最大 ) (3) 接合容量が小さい : C j = 12 pf ( 標準 ) (4) リーク電流が小さい : I R = 0.2 µa ( 標準 ) 3. 外観と内部回路構成図
CSM_XS2_DS_J_11_2
XS2 1 XS2 2 0120-919-066 055-982-5015 XS2 3 XS2 0120-919-066 055-982-5015 4 5 XS2 XS2 6 0120-919-066 055-982-5015 XS2 7 XS2 0120-919-066 055-982-5015 8 XS2 9 XS2 0120-919-066 055-982-5015 10 XS2 11 XS2
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東芝 CMOS デジタル集積回路シリコンモノリシック TC7W139F,TC7W139FU 2-to-4 Line Decoder TC7W139 は シリコンゲート CMOS 技術を用いた高速 CMOS 4 出力デコーダです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます A B 2 本のバイナリアドレス入力により選択された出力のみ L レベルとなります 非選択の出力はすべて
GT40QR21_J_
ディスクリート IGBT シリコン N チャネル IGBT 1. 用途 電圧共振インバータスイッチング専用 注意 : 本資料に掲載されている製品を上記以外の用途に使用しないでください 2. 特長 (1) 第 6.5 世代品 (2) RC 構造によるダイオード内蔵 (3) 取り扱いが簡単なエンハンスメントタイプ (4) スイッチング時間が速い IGBT : t f = 0.20 µs ( 標準 ) (I
2SK2313
東芝電界効果トランジスタシリコン N チャネル MOS 形 (L 2 π MOSⅤ) リレー駆動 DC DC コンバータ用 モータドライブ用 単位 : mm 4V 駆動です オン抵抗が低い : R DS (ON) = 8mΩ ( 標準 ) 順方向伝達アドミタンスが高い : Y fs = 60S ( 標準 ) 漏れ電流が低い : I DSS = 100μA ( 最大 ) (V DS = 60V) 取り扱いが簡単な
TC4017BP/BF
東芝 CMOS デジタル集積回路シリコンモノリシック TC4017BP,TC4017BF TC4017BP/TC4017BF Decade Counter/Divider は ステージの D タイプ フリップフロップより成る 進ジョンソンカウンタで 出力を 進数に変換するためのデコーダを内蔵しています CLOCK あるいは CLOCK INHIBIT 入力に印加されたカウントパルスの数により Q0~Q9
HW_estop
ø22 H IEC60947-5-55.2IEC60947-5-1K IEC60947-5-56.2 IP65 IEC60529 JIS C8201-5-1,IEC60947-5-1 600V 10A AC-15A600 DC-13 AC-12 440V10A 10A 10A 6A 2A 24V 48V 50V 110V 220V 50/60Hz AC-15 72VA 10A 7A 5A 3A 1A
CSM_G5Q_DS_J_1_14
0120-919-066 055-982-5015 1 2 www.fa.omron.co.jp/ 0120-919-066 055-982-5015 3 オムロン商品ご購入のお客様へ ご承諾事項 平素はオムロン株式会社 ( 以下 当社 ) の商品をご愛用いただき誠にありがとうございます 当社商品 のご購入については お客様のご購入先にかかわらず 本ご承諾事項記載の条件を適用いたします ご承諾のうえご注文ください
3 SIMPLE ver 3.2: SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE (main memo
3 SIMPLE ver 3.2: 20190404 1 3 SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE 1 16 16 (main memory) 16 64KW a (C )*(a) (register) 8 r[0], r[1],...,
CSM_G7L_DS_J_1_15
1 0120-919-066 055-982-5015 TÜV 2 www.fa.omron.co.jp/ 2 0120-919-066 055-982-5015 3 4 www.fa.omron.co.jp/ 0120-919-066 055-982-5015 5 6 www.fa.omron.co.jp/ 7 0120-919-066 055-982-5015 8 www.fa.omron.co.jp/
TC74HC7266AP/AF 東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC7266AP,TC74HC7266AF Quad Exclusive NOR Gate TC74HC7266A は シリコンゲート CMOS 技術を用いた高速 CMOS エクスクルーシブ NOR ゲート
東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC7266AP,TC74HC7266AF Quad Exclusive NOR Gate TC74HC7266A は シリコンゲート CMOS 技術を用いた高速 CMOS エクスクルーシブ NOR ゲートです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます 出力には 波形整形用バッファが付加されており
CSM_G6J-Y_DS_J_1_8
G6J-Y 0120-919-066 055-982-5015 1 G6J-Y 2 www.fa.omron.co.jp/ G6J-Y 0120-919-066 055-982-5015 3 G6J-Y 4 www.fa.omron.co.jp/ G6J-Y 0120-919-066 055-982-5015 5 6 www.fa.omron.co.jp/ G6J-Y G6J-Y 0120-919-066
Microsoft PowerPoint - m54583fp_j.ppt
M8FP 8-UNIT ma DARLINGTON TRANSISTOR ARRAY 概要 M8FP は PNP トランジスタと NPN トランジスタで構成された 8 回路のコレクタ電流シンク形のダーリントントランジスタアレイであり 微小入力電流で大電流駆動のできる半導体集積回路です ピン接続図 ( 上面図 ) NC IN IN NC 9 O 8 O IN O 特長 高耐圧 (BCEO ) 大電流駆動
() Cl,H2S,NH3,NOx,Sox 1 1 7 .. W......................... + .............. + .............. + (VAL) (REF) (Et) (CAP) (SC) (CT) (SH) (SR1) (SR2) ... P35 3-6-3 ....... +..............
M5291P/FP データシート
お客様各位 カタログ等資料中の旧社名の扱いについて 2 年 4 月 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
XP233P1501TR-j.pdf
P-channel MOSFET -3V, -1.5A JTR114-1 特長オン抵抗 駆動電圧環境への配慮 : RDS(on)=.19Ω@VGS =-1V : -4.5V : EU RoHS 指令対応 鉛フリー 用途 スイッチング用 内部接続図 端子配列 SOT-23(TO-236) Drain Gate Source 製品名 PRODUCT NAME PACKAGE ORDER UNIT * SOT-23(TO-236)
GT60PR21_J_
ディスクリート IGBT シリコン N チャネル IGBT 1. 用途 電圧共振インバータスイッチング専用 注意 : 本資料に掲載されている製品を上記以外の用途に使用しないでください 2. 特長 (1) 第 6.5 世代品 (2) RC 構造によるダイオード内蔵 (3) 取り扱いが簡単なエンハンスメントタイプ (4) スイッチング時間が速い : IGBT t f = 0.16 µs ( 標準 ) (I
HA17458シリーズ データシート
お客様各位 カタログ等資料中の旧社名の扱いについて 1 年 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
TC74HC4017AP/AF
東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC4017AP,TC74HC4017AF Decade Counter/Divider TC74HC4017A は シリコンゲート CMOS 技術を用いた高速 10 進ジョンソンカウンタです CMOS の特長である低い消費電力で 等価な LSTTL に匹敵する高速動作を実現できます CK あるいは CE 入力に印加されたカウントパルスの数により
OM
OM1-6110-0100 ご注文 ご使用に際してのご承諾事項 平素は当社の製品をご愛用いただき誠にありがとうございます さて 本資料により当社製品 ( システム機器 フィールド機器 コントロールバルブ 制御機器 ) をご注文 ご使用いただく際 見積書 契約書 カタログ 仕様書 取扱説明書などに特記事項のない場合には 次のとおりとさせていただきます
TA78L005,006,007,075,008,009,10,12,132,15,18,20,24AP
東芝バイポーラ形リニア集積回路シリコンモノリシック TA78L005AP,TA78L006AP,TA78L007AP,TA78L075AP,TA78L008AP, TA78L009AP,TA78L010AP,TA78L012AP,TA78L132AP,TA78L015AP, TA78L018AP,TA78L020AP,TA78L024AP 5, 6, 7, 7.5, 8, 9, 10, 12, 13.2,
Renesas Synergy アプリケーションノート SD機能使用例-bitmap viewer(SSP v1.2.0-b1,v1.2.0)
アプリケーションノート Renesas Synergy (SSP v1.2.0-b1,v1.2.0) R30AN0280JJ0110 Rev.1. 10 要旨 本アプリケーションノートでは SD カード内に格納した bitmap 形式の画像ファイルを LCD ディスプレイに表示する bitmap viewer を例に Renesas Synergy の SSP(Synergy Software Package)
Renesas Synergy アプリケーションノート USBX MSC device機能を使用したHost PCとのファイル共有機能実装例
要旨 アプリケーションノート R30AN0302JJ0100 Rev.1.00 本アプリケーションノートは Renesas Synergy SSP(Synergy Software Package) の USB MSC device 機能の応用例として Synergy MCU と Host PC でファイルを共有する例を示します Synergy MCU の SRAM 上にファイルシステムを構成 Synergy
RIN,RZ/T1,EC-1,TPS1グループ
アプリケーションノート R01AN3547JJ0100 Rev.1.00 要旨 本アプリケーションノートでは MCU を搭載した評価ボードを CODESYS Software PLC にて接続 動作をさせるための手順について説明します CODESYS が対応しているプロトコルの内 EtherCAT スタックを使用する場合のデバイス追加 設定方法について記載します 新規プロジェクト作成 デバッグ手順