Xilinx XAPP485 Spartan-3E FPGA における最大レート 666Mbps でのデシリアライズ、アプリケーション ノート
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- きみえ おとじま
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1 XAPP485 (v1.1) R : Spartan-3E FPGA Spartan-3E FPGA 666Mbps 1:7 : Nick Sawyer (v1.1) Spartan -3E 666 / (Mbps) 1:7 Spartan-3E Mbps 1/7 Spartan-3E FPGA DCM ( ) DFS ( ) 3.5 DDR ( ) 1:7 DDR Spartan-3E FPGA DFS Spartan-3E FPGA Mbps Mbps Clock Clock 4- or 5-bit LVDS Data Spartan-3E Receiver Macro 28- or 35-bit Received Data 1 : 1:7 XAPP485_01_ ( 4 ) Xilinx, Inc. All Rights Reserved. XILINX Xilinx Xilinx Xilinx Xilinx Inc. : Xilinx Xilinx Xilinx XAPP485 (v1.1) japan.xilinx.com 1
2 R 4-Bit Data Framing Rx Clock Data Line Data Line 1 Data Line 2 Data Line 3 28 bits in one data word 5-Bit Data Framing Data Line Data Line 1 Data Line 2 Data Line 3 Data Line 4 35 bits in one data word X485_02_ : 4 5 DFS / (IOB) DDR DCM CC (Clock Capable) IOB (GCLK ) Spartan-3E (I/O 0) (I/O 2) 2 I/O 0 Spartan-3E FPGA IOB IOB 2 2 japan.xilinx.com XAPP485 (v1.1)
3 R 1 DFS 3.5 ( 90 ) ISE 8.1 SP3 55 ( ) ISE 110 DFS ZIP 1 FPGA (P) DCM (T) (V) 9 DDR 1 1 Spartan-3E DFS 2 2 DFS CLKFX CLKFX DFS 333MHz ( 666Mbps) Mbps DFS FPGA DFS 5MHz ( 17.5Mbps) ( 1 ) Rx Clock Rxclock35 Rxclock35not 3 : X485_03_03260 XAPP485 (v1.1) japan.xilinx.com 3
4 R IOB DDR M=7 D=2 DCM CLK0 CLKFX rxclk rxclk35 CLKFX180 rxclk35not rxclk35not Rx Clock In IOB DDR Flip-Flops 2 State Machine CE Data In rxclk Parallel Registers dataout 4 : Spartan-3E 1:7 (5 ) X485_04_ rxclk35 10 (5 ) 8 (4 ) (5 ) 28 (4 ) (ps) ASSP RSKM 2 5 RSKM 4 japan.xilinx.com XAPP485 (v1.1)
5 R Bit Period Clock Uncertainty/2 RSKM Sample Window RSKM 5 : (RSKM) Clock Uncertainty/2 X485_07_ T SAMP VLDS Spartan-3E 600ps a. IOB b. 2 c. d. IOB 50ps 2. 1 CLKOUT_PER_JITT_FX_35 T J35 Spartan-3E FPGA Spartan-3E 400ps + 2 ( ) a. DFS 3.5 DFS b. ( ) T J35 (150ps) c. PCB d. FPGA 12 40MHz 25 e. I/O 40MHz 40 SSO ( ) f. 4 FT256 XAPP485 (v1.1) japan.xilinx.com 5
6 R RSKM Excel (xapp485.zip) 5 RSKM 600Mbps DFS 300MHz 1666ps 1/600Mbps ( ps) T SAMP 600ps T J (10 6 / 300) ps 500ps PCB = 100ps RSKM 1666ps 1/600Mbps ( ps) T SAMP 600ps T J (10 6 /300) ps = 600ps 2 300ps RSKM DS312 : Spartan-3E -4-5 Spartan-3E 1 1 : RSKM CLKOUT_PER_JITT_FX_35 (T J35 ) T SAMP CLKFX_MULTIPLY = 7 CLKFX_DIVIDE = 2 DCM CLKFX/CLKFX180 4 PCB FT ps 40MHz 25% SSO ( ) 40MHz 40 IOB 2 I/O -5-4 ±[CLKFX ] ps 600 ps 4 5 Verilog VHDL (xapp485.zip) (UCF ) / ZIP / spartan3e.serdes71@xilinx.com E ( ) BGA VQ100 TQ144 PQ208 QFP (Quad Flat Pack) 6 japan.xilinx.com XAPP485 (v1.1)
7 R 2 500Mbps I/O DCM 4 5 DC spartan3e.serdes71@xilinx.com E ( ) ISE 8.1 SP2 Synplicity 8.4 ISE VHDL Verilog 2 1. ISE (Synplicity ) [Synthesize-XST] [Properties] [Keep Hierarchy] [Yes] 2. ISE ignore_keep_hierarchy mapper ( Synplicity ) [Implement Design] [Map] [Properties] [Other Map Command Line Options] ignore_keep_hierarchy (*.UCF) RLOC_ORIGIN I/O x CLB 3 ( 6 ) 5 4 x CLB 4 ( 7 ) LVDS 100Ω PCB DIFF_TERM IOB FPGA DIFF_TERM 120Ω LVDS Spartan-3E FPGA DIFF_TERM XAPP485 (v1.1) japan.xilinx.com 7
![ISE ignore_keep_hierarchy mapper ( Synplicity ) [Implement Design] [Map] [Properties] [Other Map Command Line Options]](/docs-images/41/22604753/images/page_7.jpg "ignore_keep_hierarchy (*.")
8 R RLOC_ORIGIN 6 : 4 Spartan-3E X485_05_ RLOC_ORIGIN 7 : 5 Spartan-3E X485_06_ japan.xilinx.com XAPP485 (v1.1)
9 R ( ) 7 Low High DCM 3.5 IOB 8 9 DCM_SP RXCLK35 RXCLK35 IOB FF MON RXCLK PSCLK PSEN PSINCDEC RXCLK35NOT SYSCLK CTLCLK PSDONE LOCKEDIN SYSRST RST auto_phase_align_se3 LOCKEDOUT X485_08_ : (after IOB sample) RXCLK35 Sample Point = 0 Extra delay inserted into the clock by the DCM when the phase value is incremented 9 : (RXCLK35) Sample Point = 0 X485_09_ (DCM ) 10 DCM (n 1 ) XAPP485 (v1.1) japan.xilinx.com 9
10 R (after IOB sample) RXCLK35 Sample Point = 0 Extra delay inserted into the clock by the DCM when the phase value is incremented Sample Point = 1 10 : 0 1 X485_10_ IOB (n 2 ) n 1 n 2 1 (after IOB sample) RXCLK35 Sample Point = 0 Extra delay inserted into the clock by the DCM when the phase value is incremented Sample Point = 1 11 : X485_11_ Spartan-3E FPGA Spartan-3 FPGA ( ) Spartan-3E Spartan-3 Spartan-3E 25ps n 1 n 2 n 1 n 2 (n 3 ) LOCKEDOUT High japan.xilinx.com XAPP485 (v1.1)
11 R First edge found at value 59 (decimal) Second edge found at value 119 (decimal) DCM decrements to 90 (decimal) = (59+119)/2 X485_12_ : xapp485.zip n 1 n 2 n 3 BCD FPGA FPGA (BCD 50 ) PicoBlaze Spartan-3E FPGA 1:7 666Mbps ( 2 ) 2 : VQ TQ PQ CP FT FG Mbps 622Mbps Mbps 666Mbps XAPP485 (v1.1) japan.xilinx.com 11
12 R 2006/04/ /11/ japan.xilinx.com XAPP485 (v1.1)
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J apanese text Copyright - Sekai Bunka Publishing Inc. All rights reserved. Reproduction in whole or in part without permission is prohibited. Spring / Summer 2014 Vol. 33 1 Spring / Summer 2014 Vol. 33
XC9500 ISP CPLD JTAG Port 3 JTAG Controller In-System Programming Controller 8 36 Function Block Macrocells to 8 /GCK /GSR /GTS 3 2 or 4 Blocks FastCO
- 5ns - f CNT 25MHz - 800~6,400 36~288 5V ISP - 0,000 / - / 36V8-90 8 - IEEE 49. JTAG 24mA 3.3V 5V PCI -5-7 -0 CMOS 5V FastFLASH XC9500 XC9500CPLD 0,000 / IEEE49. JTAG XC9500 36 288 800 6,400 2 XC9500
Xilinx UG190 Virtex-5 FPGA ユーザー ガイド
Virtex-5 FPGA ユーザーガイド 本資料は英語版 (v4.5) を翻訳したものです 英語の更新バージョンがリリースされている場合には 最新の英語版を必ずご参照ください Xilinx is disclosing this user guide, manual, release note, and/or specification (the "Documentation") to you solely
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DL1720/DL1740ディジタルオシロスコープユーザーズマニュアル
DL1720/DL1740 IM 701710-01 http://www.yokogawa.co.jp/measurement/ 0120-137046 tmi-cs@csv.yokogawa.co.jp FAX 0422-52-6624 Disk No. DL30 2nd Edition : July 2001 (YK) All Rights Reserved, Copyright 2001 Yokogawa
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Microsoft Word - ランチョンプレゼンテーション詳細.doc
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平均電流制限(ACL)によるハーフブリッジ入力コンデンサ中点の平衡化
LM5039 Literature Number: JAJA419 POWER designer Expert tips, tricks, and techniques for powerful designs No. 128 national.com/powerdesigner ACL By Ajay Hari, Senior Applications Engineer and Robert Oppen,
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「FPGAを用いたプロセッサ検証システムの製作」
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1 Kazutoshi Kobayashi kobayasi@ieeeorg 2002 12 10-11 1, Verilog-HDL, Verilog-HDL Verilog-HDL,, FPGA,, HDL, 11, 1 (a) (b) (c) FPGA (d) 2 10,, Verilog-HDL, FPGA, 12,,,, html % netscape file://home/users11/kobayasi/kobayasi/refresh/indexhtml,,
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SEISMIC OBSERVER'S REPORT FORM-A JGI,IN PROSPECT AREA CLIENT CREW NO.OBSERVER OBSERVER DATE: LINE S04-2 Ise Heiya2004 Yokkaichi MIE CityPREF. A JGI 20
SEISMIC OBSERVER'S REPORT FORM-A JGI,IN PROSPECT AREA CLIENT CREW NO.OBSERVER OBSERVER DATE: LINE S04-1 Tu City,Kawage City Ise Heiya2004 MIE PREF.A JGI 2004 /8/5~2004 /8/11 Suzuka City GENE AUX.CH.CO
ＶＬＳＩ工学
2008//5/ () 2008//5/ () 2 () http://ssc.pe.titech.ac.jp 2008//5/ () 3!! A (WCDMA/GSM) DD DoCoMo 905iP905i 2008//5/ () 4 minisd P900i SemiConsult SDRAM, MPEG4 UIMIrDA LCD/ AF ADC/DAC IC CCD C-CPUA-CPU DSPSRAM