「FPGAを用いたプロセッサ検証システムの製作」
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- ゆみか みやまる
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1 FPGA
2 RISC Verilog-HDL FPGA (celoxica RC100 ) LSI LSI HDL CAD HDL 3 HDL FPGA MPU i
3 HDL FPGA FPGA Flash Memory Flash Memory MPU Flash Memory Flash Memory MPU MPU MPU MPU Flash RAM Module Sequencer Instruction Clock Counte r System Status Decoder FPGA MPU KUE-CHIPII KUE-CHIPII FPGA KUE-CHIPII ii
4 1 HDL 3 2 FPGA FPGA 6 5 Flash Memory 7 6 Flash Memory 7 7 MPU 8 8 Flash Memory 8 9 Flash Memory 9 10 MPU MPU Flash Memory Flash Memory Read/Write Flash RAM Module Sequencer KUE-CHIPII 25 1 MPU 22 2 MPU iii
5 LSI 1Chip SoC : System on Chip RTL(Register Transfer Level) 1 RTL 10 RTL LSI RTL HDL(Hardware Description Language) HDL Verilog-HDL VHDL 2 HDL HDL HDL HDL HDL HDL FPGA MPU 16bit RISC 2 MPU MPU ROM 8bit FPGA MPU 1
6 HDL HDL CAD LSI FPGA FPGA FPGA 5 KUE-CHIPII 2
7 HDL FPGA HDL 1 HDL RTL HDL NO NO YES YES FPGA or LSI NO YES 1 HDL HDL HDL RTL [7] RTL LSI FPGA HDL 3
8 FPGA FPGA Field Programmable Gate Array LSI CPLD CPLD Complex Programmable Logic Device FPGA FPGA FPGA 2 FPGA FPGA FPGA ASIC FPGA 2 FPGA FPGA FPGA FPGA 4
9 FPGA LSI LSI FPGA FPGA IP Intellectual Property FPGA FPGA FPGA IP CPU 2.2 MPU MPU MPU System Xilinx MPU Status Sequencer XCR3128XL PC Decoder CPLD Instruction Flash Intel Memory Clock RAM Strata Flash Counter Module Memory Xilinx SpartanII FPGA Celoxica RC100 Board 3 Xilinx SpartanII FPGA Xilinx CPLD Intel Strata Flash Memory Celoxica RC100 LSI FPGA MPU System Status Decoder Sequencer Memory Instruction Clock Counter Flash RAM Module HDL 5
10 MPU Sequencer System Status Decoder Sequencer Instruction Clock Counter MPU Memory MPU Flash RAM Module Flash Memory 2.3 MPU FPGA FPGA FPGA FPGA FPGA PC CPLD Sequencer ROM MPU System Status Decoder Sequencer CPLD PC Memory Instruction Clock Counter Flash RAM Module Flash Memory FPGA RC100 Board 4 FPGA Flash Memory Flash Memory FPGA Memory FPGA Sequencer Flash RAM Module System Status Decoder Sequencer Sequencer Flash RAM Module System Status Decoder Flash Memory Flash RAM Module Memory 6
11 MPU System Status Decoder Sequencer CPLD Memory Instruction Clock Counter Flash RAM Module Flash Memory FPGA RC100 Board 5 Flash Memory Flash Memory Flash Memory Memory MPU System Status Decoder Sequencer CPLD Memory Instruction Clock Counter FPGA Flash RAM Module Flash Memory RC100 Board 6 Flash Memory MPU MPU MPU Memory Sequencer MPU Instruction Clock Counter MPU 7
12 MPU System Status Decoder Sequencer CPLD Memory Instruction Clock Counter Flash RAM Module Flash Memory FPGA RC100 Board 7 MPU Flash Memory MPU Flash Memory Flash Memory Flash Memory Flash Memory Flash RAM Module System Status Decoder MPU System Status Decoder Sequencer CPLD Memory Instruction Clock Counter Flash RAM Module Flash Memory FPGA RC100 Board 8 Flash Memory Flash Memory Memory Instruction Clock Counter Flash Memory Flash RAM Module System Status Decoder Sequencer Flash RAM Module FPGA Memory Flash Memory Instruction Clock Counter Flash Memory Flash Memory PC 8
13 MPU System Status Decoder Sequencer CPLD Memory Instruction Clock Counter FPGA Flash RAM Module Flash Memory RC100 Board 9 Flash Memory 9
14 2.4 MPU MPU MPU 10 MPU INSTRUCTION DATA MEMORY PC SP MEMORY DECODER RF ALU 10 MPU MPU INSTRUCTION MEMORY DATA MEMORY MPU PC INSTRUCTION MEMORY SP DATA MEMORY DECODER RF ALU DATA MEMORY PC ALU [8] MPU 16bit RISC 16bit FPGA RISC 10
15 2.4.2 MPU MPU [1, 2, 3] R OP Rd Rs Rt Func I OP Rd Func Imm J OP Func Offset OP Rd Rs, Rt Func Imm Offset MPU ADD SUB ADC SBC AND OR XOR NOR SRL SLL SRA SLA SLT ADI SBI LIL LIH BRZ BNZ LD ST LR POP PUSH JR JMP JAL ITP NOP HLT MPU (4 ) MPU RISC Load/Store 11
16 MPU Verilog-HDL 360 4,988 39MHz CPI 4 10MIPS MPU MPU 11 PC DATA MEMORY SP INSTRUCTION MEMORY RF ALU <IF> <ID> <EX> <WB> Forwarding (Branch) Forwarding (ALU and Address) 11 MPU MPU IF ID EX WB 4 MPU Verilog-HDL 410 8,007 66MHz (1) IF IF PC INSTRUCTION MEMORY 12
17 PC ID ID ID PC INSTRUCTION MEMORY ID ID INSTRUCTION MEMORY ID PC 2 PC 2 (2) ID ID PC EX WB EX (3) EX EX DATA MEMORY ALU INSTRUCTION MEMORY DATA MEMORY DATA MEMORY ALU ID (4) WB WB ID EX ID EX (5) IF ID EX WB 13
18 ID IF EX ID EX WB ID WB EX 11 WB EX EX WB ID WB ID ID 2 WB 1 ALU ALU MPU IF ID ID EX WB WB MPU 4 14
19 3. FPGA 3 MPU 3.1 Flash RAM Module Flash RAM Module Celoxica RC100 Intel Strata Flash Memory Flash Memory 2 12 Wait Addr:X Data:X Start Read Operation Finish Read Operation Read Addr:PA Data:PD Finish Erase Operation Start Write Operation Start Erase Operation Write Addr:BA Write Addr:BA Data:20h Data:D0h Write Finish Write Operation Write Write Read Status Register If SRD[7] = 1 Read Addr:PA Addr:PA Addr:X Addr:X Data:40h Data:PD Data:70h Data:SRD If SRD[7] = 0 12 Flash Memory Flash Memory Read/Write 12 Read Read Read Flash Memory Erase 2 Write 2 Write 15
20 Write 4 Write Write 3 4 Write (X) Read 1 Write Flash Memory 8 1 Write Read/Write Flash Memory Flash Memory 80MHz CLK Flash Memory Flash RAM Module 40MHz(25ns) Read Waveform Address 125ns CE OE WE DATA 50n 25ns BYTE CLK 25n Write Waveform 75n Address CE OE WE 50n 50n DATA STS CLK 25n 500ns 13 Flash Memory Read/Write 16
21 Flash RAM Module Interface Interface Operation Control Read Operation Control Read/Write Control Operation Control Interface Read/Write Control Read/Write Read/Write Control Operation Control Flash Memory Read/Write Control Bus Flash RAM Module Read/Write Interface Operation Control Read/Write Control Read/Write Flash Memory 14 Flash RAM Module Flash RAM Module Verilog-HDL 210 1,118 40MHz 3.2 Sequencer Sequencer 8bit ROM 15 Sequencer 17
22 PROGRAM COUNTER ALU INSTRUCTION ROM REGISTER I/O PORT 15 Sequencer Sequencer INSTRUCTION ROM FPGA RAM FPGA PROGRAM COUNTER ROM ROM REGISTER 8bit ALU I/O PORT 8bit Sequencer 4 4 I/O PORT 32bit Sequencer ADD SUB ADC SBC AND OR XOR LDI CMP RIO WIO bit CHK JPC NOP HLT Sequencer REGISTER 1bit bit bit Sequencer Sequencer 1 4 Verilog-HDL ,552 53Mhz 18
23 3.3 Instruction Clock Counter Instruction Clock Counter Instruction Clock Counter MPU 3.4 System Status Decoder System Status Decoder Sequencer Sequencer Instruction Clock Counter System Status Decoder Sequencer 19
24 4. FPGA 2 MPU 3 FPGA 4.1 LSI DFT(Design For Test) FPGA FPGA 4.2 MPU Memory 2k Byte RC100 7 LED LED System Status Decoder Sequencer 7 LED 2.2 FPGA Sequencer 20
25 Reset Push System Instruction Xilinx Status MPU Clock Sequencer XCR3128XL PC Decoder Counter CPLD Memory 2k Byte 2k Byte Instruction Data Flash RAM Module FPGA Intel Strata Flash Memory RC100 Board ( 50) NOP HLT MPU 21
26 1 MPU 1 10 ( 50) ( 40) 1 2% 1 1% 1 1% 1 1% 2 0% 23 36% % 31 49% 34 52% % 15 24% % 5 10% 4 6% % 12 19% 99 24% 15 24% 15 23% % 1 2% 49 12% 3 5% 4 6% % 0 0% 0 0% 0 0% 0 0% 0 0% 0 0% 0 0% 0 0% 0 0% 0 0% 11 17% 49 12% 7 11% 8 12% 819 9% % % % % % MPU % C FOR FOR IF IF FOR 22
27 2 MPU 1 10 ( 50) ( 40) 3 5% 1 1% 2 3% 1 2% 2 0% 23 35% % 30 50% 32 50% % 15 23% % 6 10% 4 6% % 12 18% % 13 22% 15 23% % 1 2% 51 12% 3 5% 4 6% % 0 0% 0 0% 0 0% 0 0% 0 0% 0 0% 0 0% 0 0% 0 0% 0 0% 11 17% 50 12% 6 10% 8 13% 819 9% % % % % % ( 50) ( 40) / 25.90% 25.59% 23.90% 24.33% 25.00%
28 CPI [1] FPGA 1 FPGA RC100 PC PC PC 24
29 5. KUE-CHIPII KUE-CHIPII(Kyoto University Education Chip2) FPGA [11] KUE-CHIPII FPGA KUE-CHIPII 5.1 KUE-CHIPII KUE-CHIPII 8 KUE-CHIPII 5.2 FPGA KUE-CHIPII KUE-CHIPII FPGA FPGA SpartanII KUE-CHIPII XSP-006 KUE-CHIPII KUE-CHIPII FPGA 17 KUE-CHIPII Connector Cable Connector Connector Cable Connector XSP KUE-CHIPII XSP-006 KUE-CHIPII KUE-CHIPII KUE-CHIPII 25
30 KUE-CHIPII KUE-CHIPII KUE-CHIPII KUE-CHIPII RC100 26
31 6 HDL FPGA MPU FPGA HDL HDL 5 27
32 28
33 [1] John L.Hennessy, David A.Patterson: ( )( ), BP,1999. [2] Andrew S. Tanenbaum:,,2000. [3] Jorgen Staunstrup,Wayne Wolf:Hardware/Software Co-Design,Principles and Practice, Kluwer Academic Pub.,1997. [4] FrancoisXavier Standaert, Gael Rouvroy, JeanJacques Quisquater, JeanDidier Legat: A Methodology to Implement Block Ciphers in Reconfigurable Hardware and its Application to Fast and Compact AES RIJNDAEL, FPGA 03, February 23 25, pp , [5] Pablo Moisset, Pedro Diniz and Joonseok Park: Matching and Searching Analysis for Parallel Hardware Implementation on FPGAs, FPGA 2001, February 11-13, pp , [6] Dirk Koch, Jurgen Teich: Platform Independent Methodology for Partial Reconfiguration, CF 04, April 14 6, pp , [7] : VerilogHDL,CQ,2001. [8] : ASIC, Design Wave Magazine pp 20-47, [9] : CPU!, Design Wave Magazine , 2003 [10] : /,, [11] : FPGA,,
3 SIMPLE ver 3.2: SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE (main memo
3 SIMPLE ver 3.2: 20190404 1 3 SIMPLE (SIxteen-bit MicroProcessor for Laboratory Experiment) 1 16 SIMPLE SIMPLE 2 SIMPLE 2.1 SIMPLE 1 16 16 (main memory) 16 64KW a (C )*(a) (register) 8 r[0], r[1],...,
untitled
13 Verilog HDL 16 CPU CPU IP 16 1023 2 reg[ msb: lsb] [ ]; reg [15:0] MEM [0:1023]; //16 1024 16 1 16 2 FF 1 address 8 64 `resetall `timescale 1ns/10ps module mem8(address, readdata,writedata, write, read);
.,. 0. (MSB). =2, =1/2.,. MSB LSB, LSB MSB. MSB 0 LSB 0 0 P
, 0 (MSB) =2, =1/2, MSB LSB, LSB MSB MSB 0 LSB 0 0 P61 231 1 (100, 100 3 ) 2 10 0 1 1 0 0 1 0 0 100 (64+32+4) 2 10 100 2 5, ( ), & 3 (hardware), (software) (firmware), hardware, software 4 wired logic
main.dvi
20 II 7. 1 409, 3255 e-mail: namba@faculty.chiba-u.jp 2 1 1 1 4 2 203 2 1 1 1 5 503 1 3 1 2 2 Web http://www.icsd2.tj.chiba-u.jp/~namba/lecture/ 1 2 1 5 501 1,, \,", 2000 7. : 1 1 CPU CPU 1 Intel Pentium
1 osana@eee.u-ryukyu.ac.jp : FPGA : HDL, Xilinx Vivado + Digilent Nexys4 (Artix-7 100T) LSI / PC clock accurate / Artix-7 XC7A100T Kintex-7 XC7K325T : CAD Hands-on: HDL (Verilog) CAD (Vivado HLx) : 28y4
プロセッサ・アーキテクチャ
2. NII51002-8.0.0 Nios II Nios II Nios II 2-3 2-4 2-4 2-6 2-7 2-9 I/O 2-18 JTAG Nios II ISA ISA Nios II Nios II Nios II 2 1 Nios II Altera Corporation 2 1 2 1. Nios II Nios II Processor Core JTAG interface
26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1
FPGA 272 11 05340 26 FPGA 11 05340 1 FPGA (Field Programmable Gate Array) ASIC (Application Specific Integrated Circuit) FPGA FPGA FPGA FPGA Linux FreeDOS skewed way L1 FPGA skewed L2 FPGA skewed Linux
ディジタルシステム設計
Z80 Z80 Z80 Z80 ROM RAM I/O 8255 8251 Z80PIO Z80CTC Z80SIO R C L Tr OP TTL MCB Z MC Z Z80 Z80 TMPZ84015BF KL5C8012 64180 H8 H8 PIC Microchip Technology PIC Z80 F A A' ALU B D H C E L IX IY SP PC C E L
PLDとFPGA
PLDFPGA 2002/12 PLDFPGA PLD:Programmable Logic Device FPGA:Field Programmable Gate Array Field: Gate Array: LSI MPGA:Mask Programmable Gate Array» FPGA:»» 2 FPGA FPGALSI FPGA FPGA Altera, Xilinx FPGA DVD
論理設計の基礎
. ( ) IC (Programmable Logic Device, PLD) VHDL 2. IC PLD 2.. PLD PLD PLD SIC PLD PLD CPLD(Complex PLD) FPG(Field Programmable Gate rray) 2.2. PLD PLD PLD I/O I/O : PLD D PLD Cp D / Q 3. VHDL 3.. HDL (Hardware
1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i
1030195 15 2 10 1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i 4-3-3 47 5 52 53 54 55 ii 1 VHDL IC VHDL 5 2 3 IC 4 5 1 2
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2010 年 後 学 期 レポート 問 題 計 算 機 アーキテクチャ 第 二 (O) 4. シングルサイクルプロセッサの 実 装 とパイプライン 処 理 大 学 院 情 報 理 工 学 研 究 科 計 算 工 学 専 攻 吉 瀬 謙 二 kise _at_ cs.titech.ac.jp S321 講 義 室 月 曜 日 5,6 時 限 13:20-14:50 1 1. 1から100までの 加 算
imai@eng.kagawa-u.ac.jp No1 No2 OS Wintel Intel x86 CPU No3 No4 8bit=2 8 =256(Byte) 16bit=2 16 =65,536(Byte)=64KB= 6 5 32bit=2 32 =4,294,967,296(Byte)=4GB= 43 64bit=2 64 =18,446,744,073,709,551,615(Byte)=16EB
組込みシステムシンポジウム2011 Embedded Systems Symposium 2011 ESS /10/20 FPGA Android Android Java FPGA Java FPGA Dalvik VM Intel Atom FPGA PCI Express DM
Android Android Java Java Dalvik VM Intel Atom PCI Express DMA 1.25 Gbps Atom Android Java Acceleration with an Accelerator in an Android Mobile Terminal Keisuke Koike, Atsushi Ohta, Kohta Ohshima, Kaori
VHDL
VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21
1 8 Z80 Z GBA ASIC 2 WINDOWS C 1
1 8 Z80 Z80 20 8080 GBA ASIC 2 WINDOWS C 1 2.1 Z-80 A 0 - A 15 CPU Z80 D 0- D 7 I/O Z80 1: 1 (1) CPU CPU Z80 CPU Z80 AND,OR,NOT, (2) CPU (3) I/O () Z80 (4) 2 Z80 I/O 16 16 A 0, A 1,, A 15 (5) Z80I/O 8
DRAM SRAM SDRAM (Synchronous DRAM) DDR SDRAM (Double Data Rate SDRAM) DRAM 4 C Wikipedia 1.8 SRAM DRAM DRAM SRAM DRAM SRAM (256M 1G bit) (32 64M bit)
2016.4.1 II ( ) 1 1.1 DRAM RAM DRAM DRAM SRAM RAM SRAM SRAM SRAM SRAM DRAM SRAM SRAM DRAM SRAM 1.2 (DRAM, Dynamic RAM) (SRAM, Static RAM) (RAM Random Access Memory ) DRAM 1 1 1 1 SRAM 4 1 2 DRAM 4 DRAM
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Course number: CSC.T34 コンピュータ論理設計 Computer Logic Design 5. リコンフィギャラブルシステム Reconfigurable Systems 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/
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011-05-19 011 年前学期 TOKYO TECH 命令処理のための基本的な 5 つのステップ 計算機アーキテクチャ第一 (E) 5. プロセッサの動作原理と議論 吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W61 講義室木曜日 13:0-1:50 IF(Instruction Fetch) メモリから命令をフェッチする. ID(Instruction Decode)
? FPGA FPGA FPGA : : : ? ( ) (FFT) ( ) (Localization) ? : 0. 1 2 3 0. 4 5 6 7 3 8 6 1 5 4 9 2 0. 0 5 6 0 8 8 ( ) ? : LU Ax = b LU : Ax = 211 410 221 x 1 x 2 x 3 = 1 0 0 21 1 2 1 0 0 1 2 x = LUx = b 1 31
PowerPoint プレゼンテーション
LSI Web Copyright 2005 e-trees.japan, Inc. all rights reserved. 2000 Web Web 300 Copyright 2005 e-trees.japan, Inc. all rights reserved. 2 LSI LSI ASIC Application Specific IC LSI 1 FPGA Field Programmable
Design at a higher level
Meropa FAST 97 98 10 HLS, Mapping, Timing, HDL, GUI, Chip design Cadence, Synopsys, Sente, Triquest Ericsson, LSI Logic 1980 RTL RTL gates Applicability of design methodologies given constant size of
26102 (1/2) LSISoC: (1) (*) (*) GPU SIMD MIMD FPGA DES, AES (2/2) (2) FPGA(8bit) (ISS: Instruction Set Simulator) (3) (4) LSI ECU110100ECU1 ECU ECU ECU ECU FPGA ECU main() { int i, j, k for { } 1 GP-GPU
starc_verilog_hdl pptx
!!!!!!! ! 2.10.6.! RTL : 1! 1 2! 3.2.5.! : ! 1.7. FPGA 1 FPGA FPGA 1.5.2! 3.1.2.! 3! 3.3.1. DFT! LSI :! 2 : ! ON FPGA!!! FPGA! FPGA! !!!!! ! Verilog HDL 6 9 4! Xilinx ISE!!! RTL! CPU !! 20!! C! VHDL! Xilinx
FPGAメモリおよび定数のインシステム・アップデート
QII53012-7.2.0 15. FPGA FPGA Quartus II Joint Test Action Group JTAG FPGA FPGA FPGA Quartus II In-System Memory Content Editor FPGA 15 2 15 3 15 3 15 4 In-System Memory Content Editor Quartus II In-System
xi21-x.dvi
8 7 1 1 1 2018 12 21 2018 (2) : 50, 67, 60 ( ),, (8 7 1 1),, WWW ( ) (ID ) : WWW :, 1 11 ( ) MIPS x86 Mem[a,b], a b MIPS lw Rt,Imm(Rs) Rt = Mem[ Rs + sx(imm),4] sw Rt,Imm(Rs) Mem[ Rs + sx(imm),4] = Rt
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Nios II ver. 7.1 2007 8 1. Nios II FPGA Nios II Quaruts II 7.1 Nios II 7.1 Nios II Cyclone II count_binary 2. 2-1. http://www.altera.com/literature/lit-nio2.jsp 2-2. Nios II Quartus II FEATURE Nios II
Nios II 簡易チュートリアル
Nios II Ver. 7.1 2007 10 1. Nios II Nios II JTAG UART LED 8 PIO LED < > Quartus II SOPC Builder Nios II Quartus II.sof Nios II IDE Stratix II 2S60 RoHS Nios II Quartus II http://www.altera.com/literature/lit-nio2.jsp
TULを用いたVisual ScalerとTDCの開発
TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ
23 Fig. 2: hwmodulev2 3. Reconfigurable HPC 3.1 hw/sw hw/sw hw/sw FPGA PC FPGA PC FPGA HPC FPGA FPGA hw/sw hw/sw hw- Module FPGA hwmodule hw/sw FPGA h
23 FPGA CUDA Performance Comparison of FPGA Array with CUDA on Poisson Equation (lijiang@sekine-lab.ei.tuat.ac.jp), (kazuki@sekine-lab.ei.tuat.ac.jp), (takahashi@sekine-lab.ei.tuat.ac.jp), (tamukoh@cc.tuat.ac.jp),
Nios IIプロセッサ・リファレンス・ハンドブック、セクション I. Nios IIプロセッサ Ver. 1.2
I. Nios II Nios II 1 2 3 4 SOPC Builder Nios II Altera Corporation I 1 Nios II 1 4 Nios II Nios II / 1 2004 9 v1.1 Nios II 1.01 2004 5 v1.0 2 2004 12 v1.2 ctl5 2004 9 v1.1 Nios II 1.01 2004 5 v1.0 3 2004
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Verilog HDL Verilog HDL VerilogHDL veriloghdl / CPLD , 1bit 2 MUX 5 D,E) always) module MUX(out, a, b, sel); output out; input a, b, sel; A) IF module MUX(out, a, b, sel); output out; input a, b, sel;
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2005 1
25 SPARCstation 2 CPU central processor unit 25 2 25 3 25 4 DRAM 25 5 25 6 : DRAM 25 7 2 25 8 2 25 9 2 bit: binary digit V 2V 25 2 2 2 2 4 5 2 6 3 7 25 A B C A B C A B C A B C A C A B 3 25 2 25 3 Co Cin
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22 / FPGA A Study of FPGA Platform for Architecture Evaluation of a Data-Driven/Control-Driven Processor 1110232 / FPGA LSI [1] CDP DDP 2 LSI FPGA PicoProcessor(pP)[2] (STP)[1] DDP 1.27 i Abstract A Study
XC9500 ISP CPLD JTAG Port 3 JTAG Controller In-System Programming Controller 8 36 Function Block Macrocells to 8 /GCK /GSR /GTS 3 2 or 4 Blocks FastCO
- 5ns - f CNT 25MHz - 800~6,400 36~288 5V ISP - 0,000 / - / 36V8-90 8 - IEEE 49. JTAG 24mA 3.3V 5V PCI -5-7 -0 CMOS 5V FastFLASH XC9500 XC9500CPLD 0,000 / IEEE49. JTAG XC9500 36 288 800 6,400 2 XC9500
Cyclone IIIデバイスのI/O機能
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デザインパフォーマンス向上のためのHDLコーディング法
WP231 (1.1) 2006 1 6 HDL FPGA TL TL 100MHz 400MHz HDL FPGA FPGA 2005 2006 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, and other designated brands included herein are trademarks of Xilinx,
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Course number: CSC.T341 コンピュータ論理設計 Computer Logic Design 10. シングルサイクルプロセッサのデータパス Datapath for Single Cycle Processor 吉瀬謙二情報工学系 Kenji Kise, Department of Computer Science kise _at_ c.titech.ac.jp www.arch.cs.titech.ac.jp/lecture/cld/
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COINS 5 2.1
COINS (0501699) 20 21 2 5 1 3 1.1....................................... 3 1.2..................................... 4 1.3....................................... 4 2 COINS 5 2.1 COINS..................................
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FPGA と LUPO その1
FPGA Lecture for LUPO and GTO Vol. 1 2010, 31 August (revised 2013, 19 November) H. Baba Contents FPGA の概要 LUPO の基本的な使い方 New Project Read and Write 基本的な Behavioral VHDL simulation Firmware のダウンロード FPGA
システムオンチップ技術
(SoC) 2004/6/11 Yukihiro Nakamura e-mail: nakamura@kuee.kyoto-u.ac.jp u.ac.jp (VLSI) () VLSI DIPS IBM370 CPU MH MB GB DIPS-11201975 VAIO LSI Sony VAIO CPU MH MB GB Pentium () () V,S.,B Sun Micro
NAND FF,,
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XAPP858 - High-Performance DDR2 SDRAM Interface In Virtex-5 Devices
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if clear = 1 then Q <= " "; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst =
VHDL 2 1 VHDL 1 VHDL FPGA VHDL 2 HDL VHDL 2.1 D 1 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; regs.vhdl entity regs is clk, rst : in std_logic; clear : in std_logic; we
c 2014 2 t WC 1 2: SRAM 1.2 DRAM DRAM DRAM DRAM 3 4M 1 DRAM 22 1 A0 A10 11 DRAM 22 DIN DOUT 1 DRAM
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EDSF2006_ PDF
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ATLAS 2011/3/25-26
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特集新世代マイクロプロセッサアーキテクチャ ( 後編 ) 3. 実例 3 ユビキタス コンピューティング時代の組み込みマイクロコンピュータ, SuperH と M32R 清水徹 * 1 長谷川淳 * 2 服部俊洋 * 3 近藤弘郁 * 4 ( 株 ) ルネサステクノロジシステムソリューション統括本部
3. 実例 3 ユビキタス コンピューティング時代の組み込みマイクロコンピュータ, SuperH と M32R 清水徹 * 1 長谷川淳 * 2 服部俊洋 * 3 近藤弘郁 * 4 ( 株 ) ルネサステクノロジシステムソリューション統括本部システムコア技術統括部 * 1 shimizu.toru@renesas.com * 2 hasegawa.atsushi@renesas.com * 3 hattori.toshihiro@renesas.com
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2012-05-31 2011 年前学期 TOKYO TECH 固定小数点表現 計算機アーキテクチャ第一 (E) あまり利用されない 小数点の位置を固定する データ形式 (2) 吉瀬謙二計算工学専攻 kise_at_cs.titech.ac.jp W641 講義室木曜日 13:20-14:50-2.625 符号ビット 小数点 1 0 1 0 1 0 1 0 4 2 1 0.5 0.25 0.125
6. パイプライン制御
6. パイプライン制御 パイプライン (Pipelining) 命令のスループットをあげて性能を向上する Program eection order Time (in instrctions) lw $, ($) fetch 2 4 6 8 2 4 6 8 Data access lw $2, 2($) 8 ns fetch Data access lw $3, 3($) Program eection
橡松下発表資料.PDF
... TV TV MPEG2 1394 JAVA HTML BML LSI Bluetooth 802.11 Linux PLC Internet ITRON 1. 2. TV -1-2 -3 3. 1. 2. TV -1-2 -3 3. 96 97 98 99 00 01 02 03 04 05 06 07 08 09 10 11 12 96/9 PerfecTV 98/4 SkyPerfecTV
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PC murakami@cc.kyushu-u.ac.jp muscle server blade server PC PC + EHPC/Eric (Embedded HPC with Eric) 1216 Compact PCI Compact PCIPC Compact PCISH-4 Compact PCISH-4 Eric Eric EHPC/Eric EHPC/Eric Gigabit
Microsoft Word - HW06K doc
完了した CP:1~19( 合計 19 個 ) 未達成の CP:20 [ 要旨 目的 ] CPU の製作を行う CPU の製作を通じて ハードウェア設計の流れを理解する CPU の構造について 理解を深める CPU 製作第 3 回の実験では 最終的なCPUの完成を目指す [ 原理 理論 ] まずは CPU の構造設計から行う 全体の構成は次のようになる 下の図では モニター回路は含まれない chattering
R1RW0408D シリーズ
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
untitled
FPGA SATA AE/ AVNET, INC. : 1921 : 1955 / : 1960 NYSE - AVT ( Sector : Technology ) CEO: Roy Vallee ( : : : 11,000 : KPMG LLP : 6 30 Fortune 500 ( 2006 212 ) InformationWeek 500 ( 2004 3 ) Fortune Top50
JIIAセミナー
Digital Interface IIDC URL teli.co.jp/ E-Mail http://www.toshiba-teli.co.jp teli.co.jp/ s-itokawa@toshiba-teli.co.jpteli.co.jp EIA,NTSC EIA,NTSC 4-5 JIIA JIIA - / Digital Interface Digital Interface IEEE1394
1. 3 1.1.....3 1.2... 3 1.3... 5 2. 6 3. 8 4. Beryll 9 4.1... 9 4.2... 9 4.3... 10 4.4... 10 5. Beryll 14 5.1 Cyclone V GX FPGA... 14 5.2 FPGA ROM...
Mpression Beryll Board Revision 1.0 2014/2 2014/2 Mpression by Macnica Group http://www.m-pression.com 1. 3 1.1.....3 1.2... 3 1.3... 5 2. 6 3. 8 4. Beryll 9 4.1... 9 4.2... 9 4.3... 10 4.4... 10 5. Beryll
テストコスト抑制のための技術課題－DFTとATEの観点から
2 -at -talk -talk -drop 3 4 5 6 7 Year of Production 2003 2004 2005 2006 2007 2008 Embedded Cores Standardization of core Standard format Standard format Standard format Extension to Extension to test
HN58X2402SFPIAG/HN58X2404SFPIAG
お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)
oaks32r_m32102
OAKS32R-M32102S6FP 2 OAKS32R OAKS32R-M32102S6FP M32102S6FP... 4... 5... 6... 7 4.1. CPU...7 4.2. Flash ROM SDRAM....8 4.3. LANC....8 4.4. RS232C....9 4.5. CPU....9 4.6.....9 4.7....10 4.8. SDI....10...
計数工学実験/システム情報工学実験第一 「ディジタル回路の基礎」
計数工学実験 / システム情報工学実験第一 ディジタル回路の基礎 ( 全 3 回 ) システム 8 研 三輪忍 参考資料 五島正裕 : ディジタル回路 ( 科目コード 400060) 講義資料 ( ググれば出てくる ) 高木直史 : 論理回路, 昭晃堂 Altera: Cyclone II FPGA スターター開発ボードリファレンス マニュアル Altera: Introduction to Quartus
ＶＬＳＩ工学
2008/1/15 (12) 1 2008/1/15 (12) 2 (12) http://ssc.pe.titech.ac.jp 2008/1/15 (12) 3 VLSI 100W P d f clk C V 2 dd I I I leak sub g = I sub + I g qv exp nkt exp ( 5. 6V 10T 2. 5) gd T V T ox Gordon E. Moore,
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00 Linux v.s. RT Linux v.s. ART-Linux Linux RT-Linux ART-Linux Linux kumagai@emura.mech.tohoku.ac.jp 1 1.1 Linux Yes, No.,. OS., Yes. Linux,.,, Linux., Linux.,, Linux. Linux.,,. Linux,.,, 0..,. RT-Linux
LSI A B C D CPU for i=0; i R1LV0416Dシリーズ データシート
Wide Temperature Range Version 4M SRAM (256-kword 16-bit) RJJ03C0237-0100 Rev. 1.00 2007.05.24 262,144 16 4M RAM TFT 44 TSOP II 48 CSP 0.75mm 3.0V 2.7V 3.6V 55/70ns max 3µW typ V CC =3.0V 2CS 40 +85 C
設計現場からの課題抽出と提言 なぜ開発は遅れるか？その解決策は？
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Core1 FabScalar VerilogHDL Cache Cache FabScalar 1 CoreConnect[2] Wishbone[3] AMBA[4] AMBA 1 AMBA ARM L2 AMBA2.0 AMBA2.0 FabScalar AHB APB AHB AMBA2.0
![Core1 FabScalar VerilogHDL Cache Cache FabScalar 1 CoreConnect[2] Wishbone[3] AMBA[4] AMBA 1 AMBA ARM L2 AMBA2.0 AMBA2.0 FabScalar AHB APB AHB AMBA2.0](/thumbs/92/110467312.jpg "Core1 FabScalar VerilogHDL Cache Cache FabScalar 1 CoreConnect[2] Wishbone[3] AMBA[4] AMBA 1 AMBA ARM L2 AMBA2.0 AMBA2.0 FabScalar AHB APB AHB AMBA2.0")
AMBA 1 1 1 1 FabScalar FabScalar AMBA AMBA FutureBus Improvement of AMBA Bus Frame-work for Heterogeneos Multi-processor Seto Yusuke 1 Takahiro Sasaki 1 Kazuhiko Ohno 1 Toshio Kondo 1 Abstract: The demand
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組み込みソフトウェア実践プロジェクト演習講座 本演習は Xilinx ISE Design Suite 12.3 (Embedded Edition) を対象としています Lab1: BSB を使った PowerPC システムの構築 この Lab で習得する事 BSB(BaseSystemBuilder) を使ったツール基本操作と FPGA へのダウンロード手順を習得します 実習ボード設定 実習ボードのスイッチは以下のように設定してください
A Responsive Processor for Parallel/Distributed Real-time Processing
E-mail: yamasaki@{ics.keio.ac.jp, etl.go.jp} http://www.ny.ics.keio.ac.jp etc. CPU) I/O I/O or Home Automation, Factory Automation, (SPARC) (SDRAM I/F, DMAC, PCI, USB, Timers/Counters, SIO, PIO, )
HN58V256Aシリーズ/HN58V257Aシリーズ データシート
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ACE Associated Computer Experts bv
CoSy Application CoSy Marcel Beemster/Yoichi Sugiyama ACE Associated Compiler Experts & Japan Novel Corporation contact: yo_sugi@jnovel.co.jp Parallel Architecture 2 VLIW SIMD MIMD 3 MIMD HW DSP VLIW/ILP
N Express5800/R320a-E4 N Express5800/R320a-M4 ユーザーズガイド
7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup
Express5800/R320a-E4, Express5800/R320b-M4ユーザーズガイド
7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup
HN58C256A シリーズ/HN58C257A シリーズ データシート
HN58C256A HN58C257A 256k EEPROM (32-kword 8-bit) Ready/Busy and RES function (HN58C257A) RJJ03C0133-0600Z Rev. 6.00 2006. 10. 26 HN58C256A HN58C257A 32768 8 EEPROM ROM MNOS CMOS 64 5V±10% 85ns/100ns (max)
2
www.infineon.com/ 2 3 4 5 Cordless Phone WDCT PA RF - base station Step 7 UART 8/16-bit µc bus EBU MIPS - 4kec 175 MHz Network Processor VINETIC-CL SDR controller ADM3120 10 / 100 Auto MDIX PHY Flash WAN
非圧縮の1080p60ビデオをサポートする3Gbps SDIコネクティビティ･ソリューション
LMH0340,LMH0341 Literature Number: JAJA432 SIGNAL PATH designer Tips, tricks, and techniques from the analog signal-path experts No. 113... 1-5...4... 7 1080p60 3Gbps SDI Mark Sauerwald, SDI Applications
strtok-count.eps
IoT FPGA 2016/12/1 IoT FPGA 200MHz 32 ASCII PCI Express FPGA OpenCL (Volvox) Volvox CPU 10 1 IoT (Internet of Things) 2020 208 [1] IoT IoT HTTP JSON ( Python Ruby) IoT IoT IoT (Hadoop [2] ) AI (Artificial
SystemC言語概論
SystemC CPU S/W 2004/01/29 4 SystemC 1 SystemC 2.0.1 CPU S/W 3 ISS SystemC Co-Simulation 2004/01/29 4 SystemC 2 ISS SystemC Co-Simulation GenericCPU_Base ( ) GenericCPU_ISS GenericCPU_Prog GenericCPU_CoSim
MAX191 EV J
-0; Rev ; / µ µ PART TEMP. RANGE BOARD TYPE MAXEVSYS-DIP 0 C to +0 C Through-Hole MAXEVKIT-DIP 0 C to +0 C Through-Hole 0CMODULE-DIP 0 C to +0 C Through-Hole Evaluates: MAX Maxim Integrated Products Evaluates:
R1LV1616H-I シリーズ
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VM-53PA1 VM-53PA1 VM-53 VM-53A VM-52 VM-52A VM-53PA1 VM-53PA1 VM-53A CF i ii VM-53 VM-53A VM-52 VM-52A CD-ROM iii VM-53PA1 Microsoft Windows 98SE operating system Microsoft Windows 2000 operating system
Express5800/R320a-E4/Express5800/R320b-M4ユーザーズガイド
7 7 障害箇所の切り分け 万一 障害が発生した場合は ESMPRO/ServerManagerを使って障害の発生箇所を確認し 障害がハー ドウェアによるものかソフトウェアによるものかを判断します 障害発生個所や内容の確認ができたら 故障した部品の交換やシステム復旧などの処置を行います 障害がハードウェア要因によるものかソフトウェア要因によるものかを判断するには E S M P R O / ServerManagerが便利です
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ASIC, LIBRARY&TOOLS ASIC PCI 1998/12/18 (Revision 1.6) Revision 1.6 PCI Revision 1.2 Revision 1.3 1. BusError. 2. AD, nc BE, PAR, ADenb, C BEenb, PARenb.,,,. Revision 1.3 Revision 1.4 1. PCI RST# input
Express5800/120Ed
Pentium 60% 1. N8500-570A N8500-662 N8500-663 N8500-664 ( /800EB(256)) ( /800EB(256)-9W) ( /800EB(256)-9W2) ( /1BG(256)) Windows NT Server 4.0 Windows 2000 HDD HDD CPU Pentium 800EBMHz1 Pentium 1BGHz1
Microsoft PowerPoint - Chap1 [Compatibility Mode]
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