Section 41. Interrupts (Part IV)

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1 ハイライト 第 41 章割り込み ( パート IV) 本章では次のトピックについて説明します ご注意 : この日本語版ドキュメントは 参考資料としてご使用の上 最新情報につきましては 必ず英語版オリジナルをご参照いただきますようお願いします 41 割り込み ( パート IV) 41.1 はじめに ノンマスカブルトラップ 割り込み処理タイミング 割り込み制御レジスタとステータスレジスタ 割り込みセットアッププロシージャ レジスタマップ 設計のヒント 関連するアプリケーションノート 改版履歴 Microchip Technology Inc. DS70300B_JP - ページ 41-1

2 dspic33f ファミリリファレンスマニュアル 41.1 はじめに dspic33f 割り込み制御モジュールは 周辺からの多数の割り込み要求信号を dspic33f の CPU への 1 つの割り込み要求信号にします モジュールの機能は以下のとおりです 8 個までのプロセッサ例外とソフトウェアトラップ ユーザー選択可能な 7 つの優先度 126 個までのベクタを持つ割り込みベクタテーブル (IVT) それぞれの割り込みまたは例外要因に一意のベクタ 指定したユーザー優先度内での固定優先度 デバッグサポート用の代替割り込みベクタテーブル (AIVT) 割り込み受付時と戻り時の遅延は一定 割り込みベクタテーブル 図 41-1 に示した割り込みベクタテーブル (IVT) はプログラムメモリにあり 開始位置は 0x です IVT には 126 個のベクタがあり 内訳はノンマスカブルトラップベクタ 8 個と最大 118 個までの割り込み要因です 通常 各割り込み要因には固有のベクタがあります 各割り込みベクタには 24 ビット幅のアドレスがあります それぞれの割り込みベクタ位置にプログラムされる値は それと連動する割り込みサービスルーチン (ISR) の開始アドレスです 代替割り込みベクタテーブル 代替割り込みベクタテーブル (AIVT) は IVT の後に位置します ( 図 41-1 参照 ) AIVT へのアクセスは 割り込み制御レジスタ2 (INTCON2<15>) のALTIVT (Enable Alternate Interrupt Vector Table: 代替割り込みベクタテーブル許可 ) 制御ビットにより与えられます ALTIVT ビットがセットされると すべての割り込みと例外処理は デフォルトのベクタではなく代替ベクタを使用します 代替ベクタはデフォルトベクタと同じ構成です AIVT は 割り込みベクタを再プログラムすることなく アプリケーションとサポート環境を切り替える方法を提供することで エミュレーションとデバッグをサポートしています また この機能により アプリケーションを切り替えて 異なるソフトウェアアルゴリズムの実行時の評価ができます AIVT が不要な場合には IVT 内で使用されているのと同じアドレスを AIVT にプログラムします リセットシーケンス デバイスリセットは 割り込みコントローラがリセット処理にかかわっていないため 真の例外ではありません dspic33f デバイスは リセットに応答してレジスタをクリアし これによってプログラムカウンタ (PC) がゼロになります プロセッサは 0x の位置からプログラムの実行を開始します ユーザーアプリケーションでは 適切な起動ルーチンにプログラムの実行を転送する GOTO 命令をリセットアドレスにプログラムします 注 : IVT と AVIT 内の未実装または未使用のベクタの位置には RESET 命令を含むデフォルトの割り込みハンドラルーチンのアドレスをプログラムしてください DS70300B_JP - ページ Microchip Technology Inc.

3 第 41 章割り込み ( パート IV) 41 図 41-1: Decreasing Natural Order Priority 割り込みベクタテーブル Reset GOTO Instruction 0x Reset GOTO Address 0x Reserved 0x Oscillator Fail Trap Vector 0x Address Error Trap Vector 0x Stack Error Trap Vector 0x00000A Math Error Trap Vector 0x00000C Reserved 0x00000E AIVT IVT Reserved 0x Reserved 0x Interrupt Vector 0 0x Interrupt Vector 1 0x : : : : : : Interrupt Vector 52 0x00007C Interrupt Vector 53 0x00007E Interrupt Vector 54 0x : : : : : : Interrupt Vector 116 0x0000FC Interrupt Vector 117 0x0000FE Reserved 0x Reserved 0x Reserved 0x Oscillator Fail Trap Vector 0x Address Error Trap Vector 0x Stack Error Trap Vector 0x00010A Math Error Trap Vector 0x00010C Reserved 0x00010E Reserved 0x Reserved 0x Interrupt Vector 0 0x Interrupt Vector 1 0x : : : : : : Interrupt Vector 52 0x00017C Interrupt Vector 53 0x00017E Interrupt Vector 54 0x : : : : : : Interrupt Vector 116 0x0001FC Interrupt Vector 117 0x0001FE START OF CODE 0x See Table 41-1 for Interrupt Vector details. 割り込み ( パート IV) 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-3

4 dspic33f ファミリリファレンスマニュアル 表 41-1: 割り込みベクタ IRQ Number IVT Address AIVT Address Interrupt Source Highest Natural Order Priority 0 0x x Reserved 1 0x x Oscillator Failure 2 0x x Address Error 3 0x00000A 0x00010A Stack Error 4 0x00000C 0x00010C Math Error 5 0x00000E 0x00010E Reserved 6 0x x Reserved 7 0x x Reserved 8 0x x INT0 External Interrupt 0 9 0x x IC1 Input Capture x x OC1 Output Compare1 11 0x00001A 0x00011A T1 Timer1 12 0x00001C 0x00011C Reserved 13 0x00001E 0x00011E IC2 Input Capture x x OC2 Output Compare x x T2 Timer2 16 0x x T3 Timer3 17 0x x SPI1E SPI1 Fault 18 0x x SPI1 SPI1 Transfer Done 19 0x00002A 0x00012A U1RX UART1 Receiver 20 0x00002C 0x00012C U1TX UART1 Transmitter 21 0x00002E 0x00012E ADC ADC Group Convert Done 22 0x x Reserved 23 0x x Reserved 24 0x x SI2C1 I2C1 Slave Event 25 0x x MI2C1 I2C1 Master Event 26 0x x CMP1 Analog Comparator 1 Interrupt 27 0x00003A 0x00013A CN Input Change Notification Interrupt 28 0x00003C 0x00013C INT1 External Interrupt x00003E 0x00013E Reserved 30 0x x Reserved 31 0x x Reserved 32 0x x Reserved 33 0x x Reserved 34 0x x Reserved 35 0x00004A 0x00014A Reserved 36 0x00004C 0x00014C Reserved 37 0x00004E 0x00014E INT2 External Interrupt x x x x Reserved 65 0x x PWM PSEM Special Event Match x x x x Reserved 73 0x x U1E UART1 Error Interrupt x x0000CE 0x x0001CE Reserved 102 0x0000D0 0x0001D0 PWM 1 PWM1 Interrupt 103 0x0000D2 0x0001D2 PWM 2 PWM2 Interrupt 104 0x0000D4 0x0001D4 PWM 3 PWM3 Interrupt 105 0x0000D6 0x0001D6 PWM 4 PWM4 Interrupt 106 0x0000D8 0x0001D8 Reserved DS70300B_JP - ページ Microchip Technology Inc.

5 第 41 章割り込み ( パート IV) 41 表 41-1: 割り込みベクタ ( 続き ) IRQ Number IVT Address AIVT Address Interrupt Source 107 0x0000DA 0x0001DA Reserved 108 0x0000DC 0x0001DC Reserved 109 0x0000DE 0x0001DE Reserved 110 0x0000E0 0x0001E0 Reserved 111 0x0000E2 0x00001E2 CMP2 Analog Comparator x0000E4 0x0001E4 CMP3 Analog Comparator x0000E6 0x0001E6 CMP4 Analog Comparator x0000E8 0x0001E8 Reserved 115 0x0000EA 0x0001EA Reserved 116 0x0000EC 0x0001EC Reserved 117 0x0000EE 0x0001EE Reserved 118 0x0000F0 0x0001F0 ADC Pair 0 Convert Done 119 0x0000F2 0x0001F2 ADC Pair 1 Convert Done 120 0x0000F4 0x0001F4 ADC Pair 2 Convert Done 121 0x0000F6 0x0001F6 ADC Pair 3 Convert Done 122 0x0000F8 0x0001F8 ADC Pair 4 Convert Done 123 0x0000FA 0x0001FA ADC Pair 5 Convert Done 124 0x0000FC 0x0001FC ADC Pair 6 Convert Done 125 0x0000FE 0x0001FE Reserved Lowest Natural Order Priority 割り込み ( パート IV) 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-5

6 dspic33f ファミリリファレンスマニュアル CPU 優先度ステータス CPU は 0 ~ 15 までの 16 の優先度のいずれかで動作できます 割り込みまたはトラップ要因は 例外処理を開始するため 現在の CPU 優先度よりも高い優先度を持っている必要があります 周辺および外部割り込み要因は 0 ~ 7 の優先度にプログラムできます CPU 優先度 8 ~ 15 は トラップ要因に使用します トラップは ハードウェアおよびソフトウェアの問題を検出するためのノンマスカブル割り込み要因です (41.2 項 ノンマスカブルトラップ を参照 ) 各トラップ要因の優先度は固定されています 1 つの優先度には 1 つのトラップしか割り当てられません 優先度 0 にプログラムされた割り込み要因は CPU 優先度よりも大きくなることがないため 結果的には無効です 現在の CPU 優先度は 以下のステータスビットで示されます CPU ステータスレジスタ (SR<7:5>) の CPU 割り込み優先度 (IPL<2:0>) ステータスビット コア制御 (CORCON<3>) レジスタの CPU 割り込み優先度 3 (IPL3) IPL<2:0> ステータスビットは 読み書きが可能であり ユーザーアプリケーションは これらのビットを変更して 所定の優先度より低いすべての割り込み要因を無効にできます 例えば IPL<2:0> = 3 である場合 CPU では プログラムされた優先度 または 3 のいずれの要因でも割り込みが発生しません トラップイベントは ユーザー割り込み要因よりも高い優先度を持ちます IPL3 ビットがセットされている場合 トラップイベントが進行中です IPL3 ビットはユーザーアプリケーションでクリアできますが セットできません 一部のアプリケーションでは トラップが発生した時点で IPL3 ビットをクリアし そのトラップを発生させた元の命令以外の命令に分岐させる必要があります IPL<2:0> ビットを 111 にセットすることで すべてのユーザー割り込み要因を無効にできます 注 : IPL<2:0> ビットは 割り込みネスティングが無効になっている場合に読み出し専用となります 詳細は 項 割り込みのネスティング ( 入れ子 ) を参照してください 割り込み優先度 各周辺割り込み要因に対して 7 つの優先度のいずれかを割り当てられます 各割り込みのユーザーアプリケーションで割り当て可能な割り込み優先度制御ビットは IPCx レジスタ内の各ニブルの最下位 3 ビットに含まれます 各ニブルのビット 3 は使用されず 0 として読み出されます これらのビットは 特定の割り込みに割り当てられた優先度を示しています 使用可能な優先度は 1 ( 最低の優先度 ) ~ 7 ( 最高の優先度 ) となっています 割り込み要因に関連付けられた IPC ビットがすべてクリアされた場合 その割り込み要因は無効になります 注 : 割り込み優先度を動作中に再設定している間は アプリケーションプログラムで割り込みが無効になっていなければなりません 割り込みが無効になっていないと 予期しない結果を生じることがあります 1 つの優先度に対して複数の割り込み要求要因を割り当てられます ユーザーアプリケーションで割り当てられたレベル内で優先度の衝突を解決するには 各割り込み要因が IVT での対応する場所に基づいて 自然順序による優先度を持っています 表 41-1 に IVT での各割り込み要因の場所を示します 数字が小さい割り込みベクタは高い自然順序の優先度を持ち 数字が大きいベクタは低い自然順序の優先度を持ちます 保留中の割り込み要因の全体での優先度を決定するには まず IPCx レジスタの該当する割り込み要因にユーザーアプリケーションが割り当てた優先度を使用します 次に IVT 内の自然順序による優先度を使用します 自然順序による優先度が使用されるのは ユーザーアプリケーション割り当ての優先度が同じ複数の割り込みが同時に保留になっている衝突を解決する場合のみです 優先度の衝突が解決されて例外処理が開始された後は ユーザーアプリケーションで割り当てた優先度がより高い要因によってのみ CPU を割り込むことが可能です 例外処理中に ユーザーアプリケーション割り当ての優先度が同じで 自然順序の優先度が高い割り込みが保留となっても 現在の例外処理が完了するまで保留のままとなります DS70300B_JP - ページ Microchip Technology Inc.

7 第 41 章割り込み ( パート IV) 各割り込み要因に 7 つの優先度のいずれかを割り当てることで ユーザーアプリケーションから 低い自然順序の優先度と 非常に高い全体的優先度を持つ割り込みを設定できます 例えば UART1 Rx 割り込みに優先度 7 を 外部割り込み 0 (INT0) に非常に低い優先度 1 を割り当てることができます 注 : IVT で使用可能な周辺モジュールと割り込み要因は dspic33f デバイスによって異なります 本書に記載した割り込み要因は dspic33f デバイスで見られるすべての割り込み要因の包括的なリストとなっています 詳細は各デバイスのデータシートを参照してください 41 割り込み ( パート IV) 41.2 ノンマスカブルトラップ トラップはノンマスカブルで 固定の優先度構造に基づいたネスト可能な割り込みです トラップは アプリケーションのデバッグ中や動作中に 誤った処理を修正する手段となります ユーザーアプリケーションでトラップのエラー状態を修正しない場合 デバイスをリセットするには このベクタにソフトウェアルーチンのアドレスをロードする必要があります あるいは ユーザーアプリケーションで トラップ状態を修正するサービスルーチンのアドレスをトラップベクタにプログラムします dspic33f では 4 つの要因のノンマスカブルトラップを実装しています 発振器異常トラップ スタックエラートラップ アドレスエラートラップ 算術エラートラップ多くのトラップ状態で トラップの原因となった命令は 例外処理が開始される前に完了できます したがって ユーザーアプリケーションは トラップの原因となった命令のアクションを修正する必要があります 各トラップ要因は IVT に定義された位置に基づいて 固定の優先度を持ちます 発振器異常トラップは最も高い優先度を取り 算術エラートラップは最も低い優先度となります ( 図 41-1 を参照 ) また トラップ要因は ソフトトラップとハードトラップという 2 つのカテゴリに大別されます ソフトトラップ 算術エラートラップ ( 優先度 11) とスタックエラートラップ ( 優先度 12) は ソフトトラップ要因に分類されます ソフトトラップは IVT 内の位置によって割り当てられた優先度に従い ノンマスカブル割り込みとして処理されます ソフトトラップは割り込みと同様に処理され 例外処理に先立ってサンプリングと確認応答に 2 つのサイクルが必要です このため ソフトトラップを応答できるまで 追加の命令が実行されます スタックエラートラップ ( ソフトトラップ レベル 12) スタックは リセット中に 0x0800 に初期化されます スタックエラートラップは スタックポインタアドレスが 0x0800 未満になった場合に生成されます スタックポインタに関連付けられたスタック制限 (SPLIM) レジスタは リセット時に初期化されません SPLIM レジスタに何らかのワードが書き込まれるまで スタックオーバーフローチェックは有効になりません W15 をソースポインタまたは格納先ポインタとして使用して有効アドレス (EA) が生成される場合は SPLIM レジスタの値と比較されます EA が SPLIM レジスタの内容よりも大きい場合 スタックエラートラップが生成されます また EA の計算結果がデータスペースの末尾 (0xFFFF) を越える場合も スタックエラートラップが生成されます スタックエラートラップ (STKERR) ステータスビット (INTCON1<2>) をポーリングすると スタックエラーをソフトウェアで検出できます トラップサービスルーチン (TSR) への再入を防ぐため プログラムがトラップから戻る前に ソフトウェアで STKERR ステータスフラグをクリアしてから RETFIE (Return From Interrupt) 命令を実行する必要があります 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-7

8 dspic33f ファミリリファレンスマニュアル 算術エラートラップ ( ソフトトラップ レベル 11) 以下のイベントはいずれも 算術エラートラップを生成します アキュムレータ A オーバーフロー アキュムレータ B オーバーフロー 修復不可アキュムレータオーバーフロー ゼロ除算 ±16 ビットを超えるシフトアキュムレータ (SFTAC) 動作 INTCON1 レジスタのこれら 3 つのビットは 以下の 3 種類のアキュムレータオーバーフロートラップを有効にします アキュムレータ A オーバーフロートラップ有効 (OVATE) の制御ビット (INTCON1<10>) は アキュムレータ A オーバーフローイベントのトラップを有効にします アキュムレータ B オーバーフロートラップ有効 (OVBTE) の制御ビット (INTCON1<9>) は アキュムレータ B オーバーフローイベントのトラップを有効にします 修復不可オーバーフロートラップ有効 (COVTE) の制御ビット (INTCON1<8>) は 各アキュムレータの修復不可オーバーフローのトラップを有効にします このトラップが検出されると INTCON1 レジスタの対応する ERROR ビットがセットされます - アキュムレータ A オーバーフロートラップフラグ (OVAERR) - アキュムレータ B オーバーフロートラップフラグ (OVBERR) - アキュムレータ A 修復不可オーバーフロートラップ有効 (COVAERR) - アキュムレータ B 修復不可オーバーフロートラップ有効 (COVBERR) アキュムレータ A またはアキュムレータ B のオーバーフローイベントは ビット 31 からのキャリーアウトとして定義されます 31 ビット飽和モードがアキュムレータで有効になっている場合 アキュムレータオーバーフローは発生しません 修復不可アキュムレータオーバーフローは いずれかのアキュムレータのビット 39 からのキャリーアウトとして定義されます アキュムレータ飽和 (31 ビットまたは 39 ビット ) が有効になっている場合 修復不可オーバーフローは発生しません ゼロ除算トラップは無効にできません ゼロ除算チェックは 除算命令を実行する REPEAT ループの最初の反復中に実行されます このトラップが検出されると 算術エラーステータス (DIV0ERR) ビット (INTCON1<6>) がセットされます アキュムレータシフトトラップは無効にできません SFTAC 命令を使用すると リテラル値または W レジスタのいずれかの値でアキュムレータをシフトさせることができます シフト値が ±16 ビットを超える場合に算術トラップが生成され シフトアキュムレータエラーステータス (SFTACERR) ビット (INTCON1<7>) がセットされます SFTAC 命令が実行されますが シフトの結果はターゲットアキュムレータには書き込まれません 算術エラーステータス (MATHERR) ビット (INTCON1<4>) をポーリングすると 算術エラートラップをソフトウェアで検出できます トラップサービスルーチンへの再入を防ぐため プログラムがトラップから戻る前に ソフトウェアで MATHERR ステータスフラグをクリアしてから RETFIE (Return From Interrupt) 命令を実行する必要があります MATHERR ステータスビットをクリアする前に トラップの原因となった状態もすべてクリアする必要があります トラップがアキュムレータのオーバーフローによる場合 アキュムレータオーバーフロー (OA および OB) ステータスビット (SR<15:14>) をクリアする必要があります OA ステータスビットおよび OB ステータスビットは読み出し専用なので ユーザーソフトウェアはオーバーフローしたアキュムレータに対しダミー処理を実行し ( 0 を加算するなど ) ハードウェアで OA ステータスビットまたは OB ステータスビットをクリアする必要があります ハードトラップ 優先度 13 ~ 15 の例外はハードトラップに分類されます アドレスエラー ( レベル 13) と発振器エラー ( レベル 14) のトラップが このカテゴリに含まれます ソフトトラップと同様に ハードトラップはノンマスカブルの割り込み要因です ハードトラップとソフトトラップの違いは トラップを引き起こした命令の終了後 ハードトラップでは CPU のコード実行を強制停止させることにあります 通常のプログラム実行フローは トラップの確認応答と処理が終了するまで再開されません DS70300B_JP - ページ Microchip Technology Inc.

9 トラップ優先度とハードトラップの衝突 第 41 章割り込み ( パート IV) 低い優先度のトラップの進行中に 高い優先度のトラップが発生した場合 低い優先度のトラップの処理は中断され 高い優先度のトラップの確認応答と処理が実行されます 低い優先度のトラップは 高い優先度のトラップの処理が完了するまで保留となります 発生した各ハードトラップには コードの実行を継続する前に確認応答が必要です 高い優先度のトラップの保留中 確認応答中 または処理中に 低い優先度のハードトラップが発生した場合 低い優先度のトラップは高い優先度のトラップの処理が完了するまで確認応答できないため ハードトラップの衝突が発生します ハードトラップの衝突状態が発生すると デバイスは自動的にリセットされます リセットが発生した場合にその状態をソフトウェアで検出できるように リセット制御レジスタ ( リセットモジュールのRCON<15>) のトラップリセットフラグ (TRAPR) ステータスビットがセットされます 41 割り込み ( パート IV) 発振器異常トラップ ( ハードトラップ レベル 14) 発振器異常トラップイベントは 以下のいずれかの理由で発生します フェイルセーフクロックモニタ (FSCM) が有効になっており システムクロックソースの損失が検出された場合 PLL を使用した通常の動作中に PLL ロックの損失が検出された場合 FSCM が有効になっており PLL がパワーオンリセット (POR) でロックを実現できなかった場合 発振器異常トラップ (OSCFAIL) ステータスビット (INTCON1<1>) またはクロックフェイル (CF) ステータスビット ( 発振器モジュールの OSCCON<3>) をポーリングすると 発振器異常トラップイベントをソフトウェアで検出できます トラップサービスルーチンへの再入を防ぐため プログラムがトラップから戻る前に ソフトウェアで OSCFAIL ステータスフラグをクリアしてから RETFIE (Return From Interrupt) 命令を実行する必要があります アドレスエラートラップ ( ハードトラップ レベル 13) アドレスエラートラップを発生させる動作条件には 以下のようなものがあります 誤った配置のデータワードのフェッチを試みた場合 この条件は 有効アドレスの最下位ビット (LSB) が 1 にセットされた状態で 命令がワードアクセスを実行した場合に発生します dspic33f の CPU では すべてのワードアクセスを偶数アドレス境界に合わせて行うことが要求されます ビットの操作命令で 有効アドレスの LSB を 1 にセットして 間接アドレス処理モードを使用した場合 データフェッチは 未実装のデータアドレス空間へ行った場合 literal が未実装のプログラムメモリアドレスであるときに BRA #literal 命令または GOTO #literal 命令を実行した場合 未実装のプログラムメモリアドレスをポイントするようにプログラムカウンタを変更した後に 命令を実行した場合 スタックに値をロードし RETURN 命令を実行すると プログラムカウンタを変更できます アドレスエラートラップが発生した場合 データが破壊されないように データ空間の書き込みは禁止されます ADDRERR ステータスビット ((INTCON1<3>) をポーリングすると アドレスエラーをソフトウェアで検出できます トラップサービスルーチンへの再入を防ぐため プログラムがトラップから戻る前に ソフトウェアで ADDRERR ステータスフラグをクリアしてから RETFIE (Return From Interrupt) 命令を実行する必要があります 注 : MAC クラスの命令では データ空間が X および Y 空間に分割されています これらの命令の場合 未実装の X 空間にすべての Y 空間が 未実装の Y 空間にすべての X 空間が包含されます 割り込み禁止命令 DISI ( 割り込み禁止 ) 命令は 最大で 命令サイクルまで割り込みを無効にできます この命令は 時間がクリティカルな要素となるコードセグメントを実行するときに便利です DISI 命令は 優先度 1 ~ 6 の割り込みだけを無効にします DISI 命令がアクティブであっても 優先度 7 の割り込みとすべてのトラップイベントは CPU を割り込むことができます 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-9

10 dspic33f ファミリリファレンスマニュアル DISI 命令は CPU の割り込み禁止カウント (DISICNT) レジスタと合わせて動作します DISICNT レジスタがゼロ以外の場合 優先度 1 ~ 6 の割り込みは無効になります DISICNT レジスタは 後続の命令サイクルが実行されるたびに値が減ります DISICNT レジスタがゼロになると 優先度 1 ~ 6 の割り込みが再び有効になります DISI 命令に指定される値には PSV アクセス 命令ストールなどによるすべてのサイクルが含まれます DISICNT レジスタは 読み込みと書き込みの両方が可能です DISICNT レジスタをクリアすることによって ユーザーアプリケーションで DISI 命令を早期に終わらせることができます また DISICNT レジスタに書き込むか 加算することによって 割り込みが無効となる時間を延長できます DISICNT レジスタがゼロである場合 レジスタにゼロ以外の値を書き込むだけでは 割り込みを無効にできません 割り込みを無効にするには まず DISI 命令を使用します DISI 命令が実行され DISICNT にゼロ以外の値が格納されている場合 DISICNT の内容を変更することによって アプリケーションで割り込み無効時間を延長できます DISI 命令の結果として割り込みが無効になっている場合 DISI 命令 (DISI) ステータスビット (INTCON2<14>) がセットされます 注 : DISI 命令は CPU 優先度 7 にどの要因も割り当てられていない場合に すべてのユーザー割り込み要因をただちに無効にするときに便利です 割り込み処理 割り込みイベントフラグはすべて 各命令サイクル中にサンプリングされます 保留の割り込み要求 (IRQ) は IFSx レジスタのフラグビット = 1 で示されます 割り込み許可 (IECx) レジスタの対応するビットがセットされている場合 IRQ は割り込みを発生させます IRQ がサンプリングされる残りの命令サイクルでは すべての保留割り込み要求の優先度が評価されます CPU が IRQ に応答するときに 命令は中止されません IRQ のサンプリング時に進行中であった命令が完了してから 割り込みサービスルーチン (ISR) を実行します IPL<2:0> ステータスビット (SR<7:5>) で示される現在のプロセッサ優先度より高いレベルの ユーザーアプリケーション割り当ての優先度を持つ保留 IRQ がある場合 割り込みがプロセッサに渡されます プロセッサは ソフトウェアスタックに以下の情報を保存します 現在の PC 値 プロセッサステータスレジスタ (SRL) の下位バイト IPL3 ステータスビット (CORCON<3>) これら 3 つの値により 戻りプログラムカウンタアドレス値 MCU ステータスビット および現在のプロセッサ優先度が自動的に保存されます この情報がスタックに保存されたら CPU は 保留中の割り込みの優先度を IPL<2:0> ビット位置に書き込みます このアクションは RETFIE 命令によって ISR が終了されるまで 低いまたは等しい優先度を持つすべての割り込みを無効にします 図 41-2: 割り込みイベントのスタック処理 Stack Grows Toward Higher Address 15 PC<15:0> SR<7:0> <Free Word> PC<22:16> 0 W15 (before IRQ) W15 (after IRQ) This stack stores the IPL3 status bit (CORCON<3>) DS70300B_JP - ページ Microchip Technology Inc.

11 割り込みからの復帰 第 41 章割り込み ( パート IV) RETFIE 命令は PC 戻りアドレス IPL3 ステータスビット および SRL レジスタをスタックから取り出し 割り込みシーケンスの前の状態および優先度にプロセッサを復帰させます 割り込みのネスティング ( 入れ子 ) 割り込みはデフォルトでネスティングされます 処理中の ISR は 高いユーザーアプリケーション割り当ての優先度を持つ別の割り込み要因で割り込ませることができます 割り込みネスティング無効 (NSTDIS) 制御ビット (INTCON1<15>) をセットすると 割り込みネスティングを無効にできます NSTDIS 制御ビットをセットすると IPL<2:0> = 111 にセットされ 処理中のすべての割り込みが CPU 優先度を強制的にレベル 7 にします このアクションは RETFIE 命令が実行されるまで すべての割り込み要因をマスクします 割り込みネスティングを無効にすると 同時保留割り込み間の衝突を解決しない限り ユーザーアプリケーション割り当ての割り込み優先度が無意味になります IPL<2:0> ビット (SR<7:5>) は 割り込みネスティングが無効になっている場合は 読み出し専用となります これにより ユーザーソフトウェアが IPL<2:0> を低い値にセットする ( 結果的に割り込みネスティングが再び有効になってしまう ) のを防止できます 41 割り込み ( パート IV) スリープおよびアイドルからのウェイクアップ IECx レジスタの対応する制御ビットを使用して個別に有効にできる割り込み要因は スリープまたはアイドルモードからプロセッサをウェイクアップできます 割り込み要因の割り込みステータスフラグがセットされ IEC 制御レジスタの対応するビットで割り込み要因が有効になっている場合 ウェイクアップ信号が dspic33f CPU へ送られます デバイスがスリープまたはアイドルモードからウェイクアップすると 2 つのアクションのいずれかが発生します 該当する割り込み要因の割り込み優先度が 現在の CPU 優先度よりも高い場合 プロセッサは割り込みを処理し 割り込み要因の ISR に分岐します 該当する割り込み要因のユーザーアプリケーション割り当ての優先度が 現在の CPU 優先度と同じか それより低い場合 プロセッサは CPU をスリープまたはアイドルモードにした PWRSAV 命令の直後の命令から実行を継続します 注 : CPU 優先度 0 に割り当てられたユーザー割り当て要因は 割り込み要因が無効になっているため スリープまたはアイドルモードから CPU をウェイクアップできません 割り込みをウェイクアップ要因として使用するには プログラムで割り込みの CPU 優先度をレベル 1 以上にセットする必要があります A/D コンバータ (ADC) 外部変換要求 INT0 外部割り込み要求ピンは ADC の外部変換要求信号と共有されます INT0 割り込み要因は プログラマブルエッジ極性を持ち ADC 外部変換要求機能でも使用できます 外部割り込みサポート dspic33f は 最大 3 つの外部割り込みピンソース (INT0 ~ INT2) をサポートします 各外部割り込みピンには 割り込みイベントを検出するエッジ検出回路が含まれます INTCON2 レジスタには エッジ検出回路の極性を選択する 3 つの制御ビット (INT0EP ~ INT2EP) があります 各外部割り込みピンは 立ち上がりエッジまたは立ち下がりエッジイベントで CPU を割り込むようにプログラムできます 詳細は レジスタ 41-4 を参照してください 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-11

12 dspic33f ファミリリファレンスマニュアル 41.3 割り込み処理タイミング サイクル命令の割り込みレイテンシ 図 41-3 に 1 サイクル命令中に周辺割り込みが発生するときのイベントシーケンスを示します この割り込み処理には 4 つの命令サイクルがあります 図 41-3 で各サイクルに番号を示しています 割り込みフラグステータスビットは 周辺割り込みが発生した後 命令サイクル中にセットされます 現在の命令は この命令サイクル中に完了します 割り込みイベントの後の 2 番目の命令サイクルでは プログラムカウンタ (PC) および下位バイトステータス (SRL) レジスタが一時バッファレジスタに保存されます 割り込み処理の 2 番目のサイクルは NOP 命令として実行され 2 サイクル命令中のシーケンスと一貫性が保たれます ( 項 2 サイクル命令の割り込みレイテンシ を参照 ) 3 番目のサイクルでは PC に割り込み要因のベクタテーブルアドレスがロードされ ISR の開始アドレスがフェッチされます 4 番目のサイクルでは PC に ISR アドレスがロードされます 4 番目のサイクルは ISR の最初の命令がフェッチされるので NOP として実行されます 図 41-3: 1 サイクル命令中の割り込みタイミング TCY PC PC PC + 2 Vector# 2000 (ISR) INST Executed Fetch INST(PC - 2) INST(PC) FNOP Vector FNOP ISR ISR + 2 ISR + 4 Interrupt Flag Status bit CPU Priority Peripheral interrupt event occurs at or before midpoint of this cycle Save PC in temporary buffer PUSH SRL and High 8 bits of PC (from temporary buffer) PUSH Low 16 bits of PC (from temporary buffer) DS70300B_JP - ページ Microchip Technology Inc.

13 サイクル命令の割り込みレイテンシ 第 41 章割り込み ( パート IV) 2 サイクル命令の割り込みレイテンシは 1 サイクル命令の場合と同じです 最初と 2 番目の割り込み処理サイクルでは 2 サイクル命令の実行が完了します 図 41-4 のタイミング図に 2 サイクル命令実行の前の命令サイクルで発生する周辺割り込みイベントを示します 図 41-5 に 周辺割り込みが 2 サイクル命令の最初のサイクル中に発生する場合のタイミングを示します この場合 1 サイクル命令の割り込み処理と同じです ( 項 1 サイクル命令の割り込みレイテンシ を参照 ) 41 割り込み ( パート IV) 図 41-4: 2 サイクル命令中の割り込みタイミング TCY PC PC PC + 2 Vector# 2000 (ISR) INST Executed INST(PC - 2) INST(PC) INST(PC) Fetch FNOP ISR 1st cycle 2nd cycle Vector ISR + 2 ISR + 4 Interrupt Flag Status bit CPU Priority Peripheral interrupt event occurs at or before midpoint of this cycle Save PC in temporary buffer PUSH SRL and High 8 bits of PC (from temporary buffer) PUSH Low 16 bits of PC (from temporary buffer) 図 41-5: 割り込みタイミング 2 サイクル命令の最初のサイクル中に発生する割り込み TCY PC PC PC + 2 Vector# 2000 (ISR) INST Executed INST(PC) 1st cycle INST(PC) 2nd cycle FNOP Fetch Vector FNOP ISR ISR + 2 ISR + 4 Interrupt Flag Status bit CPU Priority Peripheral interrupt event occurs at or before midpoint of this cycle Save PC in temporary buffer PUSH SRL and High 8 bits of PC (from temporary buffer) PUSH Low 16 bits of PC (from temporary buffer) 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-13

14 dspic33f ファミリリファレンスマニュアル 割り込みからの復帰 割り込みから復帰するには プログラムが RETFIE 命令を実行しなければいけません RETFIE 命令の最初の 2 サイクル中に PC および SRL レジスタの内容がスタックから取り出されます 3 番目の命令サイクルは 更新されたプログラムカウンタに基づいて 命令をフェッチするために使用されます このサイクルは NOP 命令として実行されます 4 番目のサイクルでは 割り込みが発生したポイントからプログラムの実行が再開されます 図 41-6: 割り込みからの復帰タイミング TCY INST Executed ISR last instruction RETFIE RETFIE FNOP PC 2nd cycle PC + 2 PC + 4 PC ISR ISR + 2 PC PC + 2 PC + 4 PC + 6 CPU Priority 割り込みレイテンシの特殊条件 dspic33f では 周辺割り込み要因が保留となるまで 現在の命令を完了できます 割り込みレイテンシは 1 サイクル命令と 2 サイクル命令の場合は同じです ただし 割り込みが発生したタイミングによっては 所定の条件が割り込みレイテンシを 1 サイクルだけ長くすることがあります アプリケーションで固定のレイテンシが不可欠である場合 以下の条件を避ける必要があります プログラムメモリ空間でPSVを使用して値にアクセスするMOV.D 命令を実行すること 2 サイクル命令に命令ストールサイクルを付加すること PSV アクセスを実行する 1 サイクル命令に命令ストールサイクルを付加すること プログラムメモリ空間で PSV を使用して値にアクセスするビットテストおよびスキップ命令 (BTSC BTSS) DS70300B_JP - ページ Microchip Technology Inc.

15 41.4 割り込み制御レジスタとステータスレジスタ 第 41 章割り込み ( パート IV) 以下のレジスタは 割り込みコントローラと関連付けられます INTCON1: 割り込み制御レジスタ 1 グローバル割り込み機能を制御する INTCON1 レジスタは 割り込みネスティング無効 (NSTDIS) ビットと プロセッサトラップソースの制御およびステータスフラグを含みます INTCON2: 割り込み制御レジスタ 2 グローバル割り込み機能を制御する INTCON2 レジスタは 外部割り込み要求信号の動作や代替ベクタテーブルの使用も制御します IFSx: 割り込みフラグステータスレジスタ ( レジスタ 41-5 からレジスタ を参照 ) すべての割り込み要求フラグは IFSx レジスタに保存されます ここで x は レジスタ番号を示します 各割り込み要因には それぞれについてのステータスビットがあります このステータスビットは 対応する周辺モジュールや外部信号によってセットされ ソフトウェアでクリアされます IECx: 割り込み許可制御レジスタ ( レジスタ からレジスタ を参照 ) すべての割り込み許可制御ビットは IECx レジスタに保存されます ここで x は レジスタ番号を示します これらの制御ビットは 周辺モジュールや外部信号による割り込みの個別許可に使用されます IPCx: 割り込み優先度制御レジスタ ( レジスタ からレジスタ を参照 ) 各ユーザー割り込み要因に対して 8 つの優先度のうち 1 つを設定できます IPC レジスタは 割り込み要因ごとに優先度を設定します SR: CPU ステータスレジスタ SR レジスタは 割り込みコントローラハードウェアの一部ではありませんが IPL<2:0> ステータスビット (SR<7:5>) を含みます これは 現在の CPU 優先度を示します ユーザーアプリケーションはこの IPL ビットを書き換えることで CPU の優先度を変更できます CORCON: コア制御レジスタ CORCON レジスタは 割り込みコントローラハードウェアの一部ではありませんが IPL3 ステータスビットを含みます これは 現在の CPU 優先度を示します IPL3 は読み出し専用のビットなので トラップイベントはユーザーソフトウェアではマスクできません INTTREG: 割り込み制御およびステータスレジスタ INTTREG レジスタには 割り込みベクタ番号と 新たな CPU の割り込み優先度が含まれていて それらは INTTREG レジスタ内のベクタ番号 (VECNUM<6:0>) と割り込みレベル (ILR<3:0>) ビットフィールドになります 新たな割り込みの優先度は 待機中割り込みの優先度です これらのレジスタの詳細は 以下の項で説明します 41 割り込み ( パート IV) 注 : 割り込み要因の合計数と種類は デバイスによって異なります 詳細は各デバイスのデータシートを参照してください 制御レジスタへの割り込みの割り当て 割り込み要因は 表 41-1 と同じ順序で IFSx IECx および IPCx のレジスタに割り当てられます 例えば INT0 ( 外部割り込み 0) 要因はベクタ番号を持ち 自然順序の優先度は 0 です したがって 外部割り込み 0 フラグステータス (INT0IF) ビットは IFS0<0> にあります INT0 割り込みは IEC0 レジスタのビット 0 を許可ビットとして使用します IPC0<2:0> ビットは INT0 割り込みの割り込み優先度を割り当てます 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-15

16 dspic33f ファミリリファレンスマニュアル レジスタ 41-1: SR: CPU ステータスレジスタ R-0 R-0 R/C-0 R/C-0 R-0 R/C-0 R-0 R-0 OA OB SA SB OAB SAB DA DC R/W-0 R/W-0 R/W-0 R-0 R/W-0 R/W-0 R/W-0 R/W-0 IPL<2:0> (1,2) RA N OV Z C C = クリア可 ビット 15-8 割り込みコントローラでは使用せず (SR ビットの説明は dspic30f/33f Programmer s Reference Manual (DS70157) を参照してください ) ビット 7-5 IPL<2:0>: CPU 割り込み優先度ステータスビット (1,2) 111 = CPU 割り込み優先度が 7 (15) で ユーザー割り込みは無効 110 = CPU 割り込み優先度が 6 (14) 101 = CPU 割り込み優先度が 5 (13) 100 = CPU 割り込み優先度が 4 (12) 011 = CPU 割り込み優先度が 3 (11) 010 = CPU 割り込み優先度が 2 (10) 001 = CPU 割り込み優先度が 1 (9) 000 = CPU 割り込み優先度が 0 (8) ビット 4-0 割り込みコントローラでは使用せず (SR ビットの説明は dspic30f/33f Programmer s Reference Manual (DS70157) を参照してください ) 注 1: IPL<2:0> ビットは IPL<3> ビット (CORCON<3>) と連結して CPU 割り込み優先度を表します 括弧内の値は IPL<3> = 1 のときの IPL を表します 2: IPL<2:0> ステータスビットは NSTDIS = 1 (INTCON1<15>) のときは読み込みのみ可となります DS70300B_JP - ページ Microchip Technology Inc.

17 第 41 章割り込み ( パート IV) 41 レジスタ 41-2: CORCON: コア制御レジスタ U-0 U-0 U-0 U-0 R/W-0 R-0 R-0 R-0 EDT DL<1:0> R/W-0 R/W-0 R/W-1 R/W-0 R/C-0 R/W-0 R/W-0 R/W-0 SATA SATB SATDW ACCSAT IPL3 (1) PSV RND IF 割り込み ( パート IV) C = クリア可 ビット 15-4 割り込みコントローラでは使用せず (CORCON ビットの説明は dspic30f/33f Programmer s Reference Manual (DS70157) を参照してください ) ビット 3 IPL3: CPU 割り込み優先度ステータスビット 3 (1) 1 = CPU 割り込み優先度が 7 より高い 0 = CPU 割り込み優先度が 7 以下ビット 2-0 割り込みコントローラでは使用せず (CORCON ビットの説明は dspic30f/33f Programmer s Reference Manual (DS70157) を参照してください ) 注 1: IPL3 ビットは IPL<2:0> ビット (SR<7:5>) と連結して CPU 割り込み優先度を表します 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-17

18 dspic33f ファミリリファレンスマニュアル レジスタ 41-3: INTCON1: 割り込み制御レジスタ 1 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 NSTDIS OVAERR OVBERR COVAERR COVBERR OVATE OVBTE COVTE R/W-0 R/W-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0 SFTACERR DIV0ERR MATHERR ADDRERR STKERR OSCFAIL ビット 15 ビット 14 ビット 13 ビット 12 ビット 11 ビット 10 ビット 9 ビット 8 ビット 7 ビット 6 ビット 5 ビット 4 ビット 3 NSTDIS: 割り込みネスティング無効ビット 1 = 割り込みネスティングは無効 0 = 割り込みネスティングが有効 OVAERR: アキュムレータ A オーバーフロートラップフラグビット 1 = アキュムレータ A のオーバーフローによりトラップが発生 0 = アキュムレータ A のオーバーフローによるトラップは発生していない OVBERR: アキュムレータ B オーバーフロートラップフラグビット 1 = アキュムレータ B のオーバーフローによりトラップが発生 0 = アキュムレータ B のオーバーフローによるトラップは発生していない COVAERR: アキュムレータ A 修復不可オーバーフロートラップフラグビット 1 = アキュムレータ A の修復不可オーバーフローによりトラップが発生 0 = アキュムレータ A の修復不可オーバーフローによるトラップは発生していない COVBERR: アキュムレータ B 修復不可オーバーフロートラップフラグビット 1 = アキュムレータ B の修復不可オーバーフローによりトラップが発生 0 = アキュムレータ B の修復不可オーバーフローによるトラップは発生していない OVATE: アキュムレータ A オーバーフロートラップ有効化ビット 1 = アキュムレータ A のオーバーフロートラップは有効 0 = トラップは無効 OVBTE: アキュムレータ B オーバーフロートラップ有効化ビット 1 = アキュムレータ B のオーバーフロートラップは有効 0 = トラップは無効 COVTE: 修復不可オーバーフロートラップ有効化ビット 1 = アキュムレータ A または B の修復不可オーバーフロートラップは有効 0 = トラップは無効 SFTACERR: アキュムレータシフトエラーステータスビット 1 = 不正なアキュムレータシフトにより算術エラートラップが発生 0 = 不正なアキュムレータシフトによる算術エラートラップは発生していない DIV0ERR: ゼロ除算エラーステータスビット 1 = ゼロ除算によりゼロ除算エラートラップが発生 0 = ゼロ除算によるゼロ除算エラートラップは発生していない MATHERR: 算術エラーステータスビット 1 = 算術エラートラップが発生 0 = 算術エラートラップは発生していない ADDRERR: アドレスエラートラップステータスビット 1 = アドレスエラートラップが発生 0 = アドレスエラートラップは発生していない DS70300B_JP - ページ Microchip Technology Inc.

19 第 41 章割り込み ( パート IV) 41 レジスタ 41-3: INTCON1: 割り込み制御レジスタ 1 ( 続き ) ビット 2 ビット 1 ビット 0 STKERR: スタックエラートラップステータスビット 1 = スタックエラートラップが発生 0 = スタックエラートラップは発生していない OSCFAIL: 発振器異常トラップステータスビット 1 = 発振器異常トラップが発生 0 = 発振器異常トラップは発生していない 割り込み ( パート IV) 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-19

20 dspic33f ファミリリファレンスマニュアル レジスタ 41-4: INTCON2: 割り込み制御レジスタ 2 R/W-0 R-0 U-0 U-0 U-0 U-0 U-0 U-0 ALTIVT DISI U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 INT2EP INT1EP INT0EP ビット 15 ビット 14 ビット 13-3 ビット 2 ビット 1 ビット 0 ALTIVT: 代替割り込みベクタテーブル許可ビット 1 = 代替ベクタテーブルを使用 0 = 標準 ( デフォルト ) ベクタテーブルを使用 DISI: DISI 命令ステータスビット 1 = DISI 命令が動作中 0 = DISI 命令は動作中でない INT2EP: 外部割り込み 2 エッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込み発生 0 = 立ち上がりエッジで割り込み発生 INT1EP: 外部割り込み 1 エッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込み発生 0 = 立ち上がりエッジで割り込み発生 INT0EP: 外部割り込み 0 エッジ検出極性選択ビット 1 = 立ち下がりエッジで割り込み発生 0 = 立ち上がりエッジで割り込み発生 DS70300B_JP - ページ Microchip Technology Inc.

21 第 41 章割り込み ( パート IV) 41 レジスタ 41-5: IFS0: 割り込みフラグステータスレジスタ 0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 ADIF U1TXIF U1RXIF SPI1IF SPI1EIF T3IF R/W-0 R/W-0 R/W-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 T2IF OC2IF IC2IF T1IF OC1IF IC1IF INT0IF 割り込み ( パート IV) ビット ビット 13 ビット 12 ビット 11 ビット 10 ビット 9 ビット 8 ビット 7 ビット 6 ビット 5 ビット 4 ビット 3 ビット 2 ADIF: ADC グループ変換完了割り込みフラグステータスビット U1TXIF: UART1 送信割り込みフラグステータスビット U1RXIF: UART1 受信割り込みフラグステータスビット SPI1IF: SPI1 イベント割り込みフラグステータスビット SPI1EIF: SPI1 フォルト割り込みフラグステータスビット T3IF: タイマ 3 割り込みフラグステータスビット T2IF: タイマ 2 割り込みフラグステータスビット OC2IF: 出力コンペアチャネル 2 割り込みフラグステータスビット IC2IF: 入力キャプチャチャネル 2 割り込みフラグステータスビット T1IF: タイマ 1 割り込みフラグステータスビット OC1IF: 出力コンペアチャネル 1 割り込みフラグステータスビット 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-21

22 dspic33f ファミリリファレンスマニュアル レジスタ 41-5: IFS0: 割り込みフラグステータスレジスタ 0 ( 続き ) ビット 1 ビット 0 IC1IF: 入力キャプチャチャネル 1 割り込みフラグステータスビット INT0IF: 外部割り込み 0 フラグステータスビット DS70300B_JP - ページ Microchip Technology Inc.

23 第 41 章割り込み ( パート IV) 41 レジスタ 41-6: IFS1: 割り込みフラグステータスレジスタ 1 U-0 U-0 R/W-0 U-0 U-0 U-0 U-0 U-0 INT2IF U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 INT1IF CNIF AC1IF MI2C1IF SI2C1IF 割り込み ( パート IV) ビット ビット 13 ビット 12-5 ビット 4 ビット 3 ビット 2 ビット 1 ビット 0 INT2IF: 外部割り込み 2 フラグステータスビット INT1IF: 外部割り込み 1 フラグステータスビット CNIF: 入力変化通知割り込みフラグステータスビット AC1IF: アナログコンパレータ 1 割り込みフラグステータスビット MI2C1IF: I2C1 マスターイベント割り込みフラグステータスビット SI2C1IF: I2C1 スレーブイベント割り込みフラグステータスビット 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-23

24 dspic33f ファミリリファレンスマニュアル レジスタ 41-7: IFS3: 割り込みフラグステータスレジスタ 3 U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 U-0 PSEMIF U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 ビット ビット 9 ビット 8-0 PSEMIF: PWM 特殊イベント一致割り込みフラグステータスビット レジスタ 41-8: IFS4: 割り込みフラグステータスレジスタ 4 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 U-0 U1EIF ビット 15-2 ビット 1 ビット 0 U1EIF: UART1 エラー割り込みフラグステータスビット DS70300B_JP - ページ Microchip Technology Inc.

25 第 41 章割り込み ( パート IV) 41 レジスタ 41-9: IFS5: 割り込みフラグステータスレジスタ 5 R/W-0 R/W-0 U-0 U-0 U-0 U-0 U-0 U-0 PWM2IF PWM1IF U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 割り込み ( パート IV) ビット 15 ビット 14 ビット 13-0 PWM2IF: PWM 2 割り込みフラグステータスビット PWM1IF: PWM 1 割り込みフラグステータスビット 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-25

26 dspic33f ファミリリファレンスマニュアル レジスタ 41-10: IFS6: 割り込みフラグステータスレジスタ 6 R/W-0 R/W-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 ADCP1IF ADCP0IF AC4IF AC3IF R/W-0 U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 AC2IF PWM4IF PWM3IF ビット 15 ビット 14 ビット ビット 9 ビット 8 ビット 7 ビット 6-2 ビット 1 ビット 0 ADCP1IF: ADC ペア 1 変換完了割り込みフラグステータスビット ADCP0IF: ADC ペア 0 変換完了割り込みフラグステータスビット AC4IF: アナログコンパレータ 4 割り込みフラグステータスビット AC3IF: アナログコンパレータ 3 割り込みフラグステータスビット AC2IF: アナログコンパレータ 2 割り込みフラグステータスビット PWM4IF: PWM 4 割り込みフラグステータスビット PWM3IF: PWM 3 割り込みフラグステータスビット DS70300B_JP - ページ Microchip Technology Inc.

27 第 41 章割り込み ( パート IV) 41 レジスタ 41-11: IFS7: 割り込みフラグステータスレジスタ 7 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 ADCP6IF ADCP5IF ADCP4IF ADCP3IF ADCP2IF 割り込み ( パート IV) ビット 15-5 ビット 4 ビット 3 ビット 2 ビット 1 ビット 0 ADCP6IF: ADC ペア 6 変換完了割り込みフラグステータスビット ADCP5IF: ADC ペア 5 変換完了割り込みフラグステータスビット ADCP4IF: ADC ペア 4 変換完了割り込みフラグステータスビット ADCP3IF: ADC ペア 3 変換完了割り込みフラグステータスビット ADCP2IF: ADC ペア 2 変換完了割り込みフラグステータスビット 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-27

28 dspic33f ファミリリファレンスマニュアル レジスタ 41-12: IEC0: 割り込み許可制御レジスタ 0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 ADIE U1TXIE U1RXIE SPI1IE SPI1EIE T3IE R/W-0 R/W-0 R/W-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 T2IE OC2IE IC2IE T1IE OC1IE IC1IE INT0IE ビット ビット 13 ビット 12 ビット 11 ビット 10 ビット 9 ビット 8 ビット 7 ビット 6 ビット 5 ビット 4 ビット 3 ビット 2 ADIE: ADC1 変換完了割り込み許可ビット U1TXIE: UART1 送信割り込み許可ビット U1RXIE: UART1 受信割り込み許可ビット SPI1IE: SPI1 イベント割り込み許可ビット SPI1EIE: SPI1 フォルト割り込み許可ビット T3IE: タイマ 3 割り込み許可ビット T2IE: タイマ 2 割り込み許可ビット OC2IE: 出力コンペアチャネル 2 割り込み許可ビット IC2IE: 入力キャプチャチャネル 2 割り込み許可ビット T1IE: タイマ 1 割り込み許可ビット OC1IE: 出力コンペアチャネル 1 割り込み許可ビット DS70300B_JP - ページ Microchip Technology Inc.

29 第 41 章割り込み ( パート IV) 41 レジスタ 41-12: IEC0: 割り込み許可制御レジスタ 0 ( 続き ) ビット 1 ビット 0 IC1IE: 入力キャプチャチャネル 1 割り込み許可ビット INT0IE: 外部割り込み 0 許可ビット 割り込み ( パート IV) 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-29

30 dspic33f ファミリリファレンスマニュアル レジスタ 41-13: IEC1: 割り込み許可制御レジスタ 1 U-0 U-0 R/W-0 U-0 U-0 U-0 U-0 U-0 INT2IE U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 INT1IE CNIE AC1IE MI2C1IE SI2C1IE ビット ビット 13 ビット 12-5 ビット 4 ビット 3 ビット 2 ビット 1 ビット 0 INT2IE: 外部割り込み 2 許可ビット INT1IE: 外部割り込み 1 許可ビット CNIE: 入力変化通知割り込み許可ビット AC1IE: アナログコンパレータ 1 割り込み許可ビット MI2C1IE: I2C1 マスターイベント割り込み許可ビット SI2C1IE: I2C1 スレーブイベント割り込み許可ビット DS70300B_JP - ページ Microchip Technology Inc.

31 第 41 章割り込み ( パート IV) 41 レジスタ 41-14: IEC3: 割り込み許可制御レジスタ 3 U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 U-0 PSEMIE U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 割り込み ( パート IV) ビット ビット 9 ビット 8-0 PSEMIE: PWM 特殊イベント一致割り込み許可ビット レジスタ 41-15: IEC4: 割り込み許可制御レジスタ 4 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 U-0 U1EIE ビット 15-2 ビット 1 ビット 0 U1EIE: UART1 エラー割り込み許可ビット 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-31

32 dspic33f ファミリリファレンスマニュアル レジスタ 41-16: IEC5: 割り込み許可制御レジスタ 5 R/W-0 R/W-0 U-0 U-0 U-0 U-0 U-0 U-0 PWM2IE PWM1IE U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 ビット 15 ビット 14 ビット 13-0 PWM2IE: PWM2 割り込み許可ビット PWM1IE: PWM1 割り込み許可ビット DS70300B_JP - ページ Microchip Technology Inc.

33 第 41 章割り込み ( パート IV) 41 レジスタ 41-17: IEC6: 割り込み許可制御レジスタ 6 R/W-0 R/W-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 ADCP1IE ADCP0IE AC4IE AC3IE R/W-0 U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 AC2IE PWM4IE PWM3IE 割り込み ( パート IV) ビット 15 ビット 14 ビット ビット 9 ビット 8 ビット 7 ビット 6-2 ビット 1 ビット 0 ADCP1IE: ADC ペア 1 変換完了割り込み許可ビット ADCP0IE: ADC ペア 0 変換完了割り込み許可ビット AC4IE: アナログコンパレータ 4 割り込み許可ビット AC3IE: アナログコンパレータ 3 割り込み許可ビット AC2IE: アナログコンパレータ 2 割り込み許可ビット PWM4IE: PWM4 割り込み許可ビット PWM3IE: PWM3 割り込み許可ビット 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-33

34 dspic33f ファミリリファレンスマニュアル レジスタ 41-18: IEC7: 割り込み許可制御レジスタ 7 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 ADCP6IE ADCP5IE ADCP4IE ADCP3IE ADCP2IE ビット 15-5 ビット 4 ビット 3 ビット 2 ビット 1 ビット 0 ADCP6IE: ADC ペア 6 変換完了割り込み許可ビット ADCP5IE: ADC ペア 5 変換完了割り込み許可ビット ADCP4IE: ADC ペア 4 変換完了割り込み許可ビット ADCP3IE: ADC ペア 3 変換完了割り込み許可ビット ADCP2IE: ADC ペア 2 変換完了割り込み許可ビット DS70300B_JP - ページ Microchip Technology Inc.

35 第 41 章割り込み ( パート IV) 41 レジスタ 41-19: IPC0: 割り込み優先度制御レジスタ 0 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 T1IP<2:0> OC1IP<2:0> U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 IC1IP<2:0> INT0IP<2:0> 割り込み ( パート IV) ビット 15 ビット ビット 11 ビット 10-8 ビット 7 ビット 6-4 ビット 3 ビット 2-0 T1IP<2:0>: タイマ 1 割り込み優先度ビット OC1IP<2:0>: 出力コンペアチャネル 1 割り込み優先度ビット IC1IP<2:0>: 入力キャプチャチャネル 1 割り込み優先度ビット INT0IP<2:0>: 外部割り込み 0 優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-35

36 dspic33f ファミリリファレンスマニュアル レジスタ 41-20: IPC1: 割り込み優先度制御レジスタ 1 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 T2IP<2:0> OC2IP<2:0> U-0 R/W-1 R/W-0 R/W-0 U-0 U-0 U-0 U-0 IC2IP<2:0> ビット 15 ビット ビット 11 ビット 10-8 ビット 7 ビット 6-4 ビット 3-0 T2IP<2:0>: タイマ 2 割り込み優先度ビット OC2IP<2:0>: 出力コンペアチャネル 2 割り込み優先度ビット IC2IP<2:0>: 入力キャプチャチャネル 2 割り込み優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください DS70300B_JP - ページ Microchip Technology Inc.

37 第 41 章割り込み ( パート IV) 41 レジスタ 41-21: IPC2: 割り込み優先度制御レジスタ 2 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 U1RXIP<2:0> SPI1IP<2:0> U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 SPI1EIP<2:0> T3IP<2:0> 割り込み ( パート IV) ビット 15 ビット ビット 11 ビット 10-8 ビット 7 ビット 6-4 ビット 3 ビット 2-0 U1RXIP<2:0>: UART1 受信割り込み優先度ビット SPI1IP<2:0>: SPI1 イベント割り込み優先度ビット SPI1EIP<2:0>: SPI1 エラー割り込み優先度ビット T3IP<2:0>: タイマ 3 割り込み優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-37

38 dspic33f ファミリリファレンスマニュアル レジスタ 41-22: IPC3: 割り込み優先度制御レジスタ 3 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 ADC1IP<2:0> U1TXIP<2:0> ビット 15-7 ビット 6-4 ビット 3 ビット 2-0 ADC1IP<2:0>: ADC1 変換完了割り込み優先度ビット U1TXIP<2:0>: UART1 送信割り込み優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください DS70300B_JP - ページ Microchip Technology Inc.

39 第 41 章割り込み ( パート IV) 41 レジスタ 41-23: IPC4: 割り込み優先度制御レジスタ 4 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 CNIP<2:0> AC1IP<2:0> U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 MI2C1IP<2:0> SI2C1IP<2:0> 割り込み ( パート IV) ビット 15 ビット ビット 11 ビット 10-8 ビット 7 ビット 6-4 ビット 3 ビット 2-0 CNIP<2:0>: 変更通知割り込み優先度ビット AC1IP<2:0>: アナログコンパレータ 1 割り込み優先度ビット MI2C1IP<2:0>: I2C1 マスターイベント割り込み優先度ビット SI2C1IP<2:0>: I2C1 スレーブイベント割り込み優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-39

40 dspic33f ファミリリファレンスマニュアル レジスタ 41-24: IPC5: 割り込み優先度制御レジスタ 5 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-1 R/W-0 R/W-0 INT1IP<2:0> ビット 15-3 ビット 2-0 INT1IP<2:0>: 外部割り込み 1 優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください レジスタ 41-25: IPC7: 割り込み優先度制御レジスタ 7 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-1 R/W-0 R/W-0 U-0 U-0 U-0 U-0 INT2IP<2:0> ビット 15-7 ビット 6-4 ビット 3-0 INT2IP<2:0>: 外部割り込み 2 優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください DS70300B_JP - ページ Microchip Technology Inc.

41 第 41 章割り込み ( パート IV) 41 レジスタ 41-26: IPC14: 割り込み優先度制御レジスタ 14 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-1 R/W-0 R/W-0 U-0 U-0 U-0 U-0 PSEMIP<2:0> 割り込み ( パート IV) ビット 15-7 ビット 6-4 ビット 3-0 PSEMIP<2:0>: PWM 特殊イベント一致割り込み優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください レジスタ 41-27: IPC16: 割り込み優先度制御レジスタ 16 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-1 R/W-0 R/W-0 U-0 U-0 U-0 U-0 U1EIP<2:0> ビット 15-7 ビット 6-4 ビット 3-0 U1EIP<2:0>: UART1 エラー割り込み優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-41

42 dspic33f ファミリリファレンスマニュアル レジスタ 41-28: IPC23: 割り込み優先度制御レジスタ 23 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 PWM2IP<2:0> PWM1IP<2:0> U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 ビット 15 ビット ビット 11 ビット 10-8 ビット 7-0 PWM2IP<2:0>: PWM2 割り込み優先度ビット 111 = 割り込み優先度 7( 最高優先度割り込み ) PWM1IP<2:0>: PWM1 割り込み優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください DS70300B_JP - ページ Microchip Technology Inc.

43 第 41 章割り込み ( パート IV) 41 レジスタ 41-29: IPC24: 割り込み優先度制御レジスタ 24 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 PWM4IP<2:0> PWM3IP<2:0> 割り込み ( パート IV) ビット 15-7 ビット 6-4 ビット 3 ビット 2-0 PWM4IP<2:0>: PWM4 割り込み優先度ビット PWM3IP<2:0>: PWM3 割り込み優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-43

44 dspic33f ファミリリファレンスマニュアル レジスタ 41-30: IPC25: 割り込み優先度制御レジスタ 25 U-0 R/W-1 R/W-0 R/W-0 U-0 U-0 U-0 U-0 AC2IP<2:0> U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 ビット 15 ビット ビット 11-0 AC2IP<2:0>: アナログコンパレータ 2 割り込み優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください DS70300B_JP - ページ Microchip Technology Inc.

45 第 41 章割り込み ( パート IV) 41 レジスタ 41-31: IPC26: 割り込み優先度制御レジスタ 26 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 AC4IP<2:0> AC3IP<2:0> 割り込み ( パート IV) ビット 15-7 ビット 6-4 ビット 3 ビット 2-0 AC4IP<2:0>: アナログコンパレータ 4 割り込み優先度ビット AC3IP<2:0>: アナログコンパレータ 3 割り込み優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-45

46 dspic33f ファミリリファレンスマニュアル レジスタ 41-32: IPC27: 割り込み優先度制御レジスタ 27 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 ADCP1IP<2:0> ADCP0IP<2:0> U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 ビット 15 ビット ビット 11 ビット 10-8 ビット 7-0 ADCP1IP<2:0>: ADC ペア 1 変換完了割り込み優先度ビット ADCP0IP<2:0>: ADC ペア 0 変換完了割り込み優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください DS70300B_JP - ページ Microchip Technology Inc.

47 第 41 章割り込み ( パート IV) 41 レジスタ 41-33: IPC28: 割り込み優先度制御レジスタ 28 U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 ADCP5IP<2:0> ADCP4IP<2:0> U-0 R/W-1 R/W-0 R/W-0 U-0 R/W-1 R/W-0 R/W-0 ADCP3IP<2:0> ADCP2IP<2:0> 割り込み ( パート IV) ビット 15 ビット ビット 11 ビット 10-8 ビット 7 ビット 6-4 ビット 3 ビット 2-0 ADCP5IP<2:0>: ADC ペア 5 変換完了割り込み優先度ビット ADCP4IP<2:0>: ADC ペア 4 変換完了割り込み優先度ビット ADCP3IP<2:0>: ADC ペア 3 変換完了割り込み優先度ビット ADCP2IP<2:0>: ADC ペア 2 変換完了割り込み優先度ビット 注 : デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-47

48 dspic33f ファミリリファレンスマニュアル レジスタ 41-34: IPC29: 割り込み優先度制御レジスタ 29 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-1 R/W-0 R/W-0 ADCP6IP<2:0> (1) ビット 15-3 未実装 : 0 として読み出し ビット 2-0 ADCP6IP<2:0>: ADC ペア 6 変換完了割り込み 1 優先度ビット (1) 注 1: デバイスによっては 一部のビットが存在しない場合があります 詳細は 各デバイスのデータシートを参照してください DS70300B_JP - ページ Microchip Technology Inc.

49 第 41 章割り込み ( パート IV) 41 レジスタ 41-35: INTTREG: 割り込み制御およびステータスレジスタ U-0 U-0 U-0 U-0 R-0 R-0 R-0 R-0 ILR<3:0> U-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 VECNUM<6:0> 割り込み ( パート IV) ビット ビット 11-8 ビット 7 ビット 6-0 ILR<3:0>: 新たな CPU 割り込み優先度ビット 1111 = CPU 割り込み優先度は = CPU 割り込み優先度は = CPU 割り込み優先度は 0 未実装 : 0 として読み出し VECNUM<6:0>: 割り込み待機中のベクタ番号ビット = 割り込み待機中のベクタ番号は = 割り込み待機中のベクタ番号は = 割り込み待機中のベクタ番号は Microchip Technology Inc. DS70300B_JP - ページ 41-49

50 dspic33f ファミリリファレンスマニュアル 41.5 割り込みセットアッププロシージャ 初期化 割り込み要因を設定するには 以下の手順を実行します 1. ネスト割り込みを使用しない場合は NSTDIS 制御ビット (INTCON1<15>) をセットします 2. 適切な IPCx 制御レジスタの制御ビットを書き込んで 割り込み要因のユーザーアプリケーション割り当ての優先度を選択します 優先度は そのアプリケーションと割り込み要因のタイプに依存します 複数の優先度を使用しない場合 有効にしたすべての割り込み要因に対して IPCx レジスタ制御ビットにゼロ以外の同じ値をプログラムします 注 : デバイスリセットで IPC レジスタが初期化され ユーザー割り込み要因がすべて優先度 4 に割り当てられます 3. 関連する IFSx ステータスレジスタ内で 関連する周辺モジュールの割り込みフラグステータスビットをクリアします 4. 関連する IECx 制御レジスタ内の対応する割り込み許可制御ビットをセットして 割り込み要因を有効にします 割り込みサービスルーチン ISR を宣言して割り込みベクタテーブル (IVT) を正しいベクタアドレスに初期化する手法は プログラミング言語 (C またはアセンブラ ) およびアプリケーション開発に使用する言語開発ツールセットに依存します 通常はユーザーアプリケーションの側で ISR が処理する割り込み要因について 対応する IFSx レジスタの割り込みフラグをクリアする必要があります クリアしない場合 アプリケーションはルーチン終了直後に再び ISR に入ります ISR がアセンブリで記述されている場合 RETFIE 命令で終了して 保存した PC 値 SRL の値 および以前の CPU 優先度をスタックから取り出す必要があります トラップサービスルーチン トラップサービスルーチン (TSR) は ISR と同様に記述しますが TSR への再入を防ぐために INTCON1 レジスタのトラップステータスフラグをクリアする必要がある点が異なります 割り込み禁止 割り込みを禁止にするには 以下の手順を実行します 1. PUSH 命令を使用して 現在の SR 値をソフトウェアスタックにプッシュします 2. SRL と値 0xE0 の論理和 (OR) をとり CPU を優先度 7 に設定します ユーザー割り込みを許可するには POP 命令を使用して 以前の SR 値を復元します 注 : 禁止できるのは 優先度 7 以下のユーザー割り込みのみです トラップ要因 ( レベル 8 ~ レベル 15) は無効にできません DISI 命令は 一定の時間の間 優先度 1 ~ 6 の割り込みを無効にします レベル 7 の割り込み要因は DISI 命令では禁止できません DS70300B_JP - ページ Microchip Technology Inc.

51 コード例 第 41 章割り込み ( パート IV) 例 41-1 に示したコードは ネスト割り込みを許可し タイマ 1 タイマ 2 タイマ 3 および変更通知ペリフェラルを優先度 および 4 にそれぞれ設定します また ステータスレジスタを使用して割り込みを有効 / 無効にする方法も示しています ISR のサンプルでは 割り込みのクリアを示します 例 41-1: 割り込み設定コードの例 void enableinterrupts(void) { /* Set CPU IPL to 0, enable level 1-7 interrupts */ /* No restoring of previous CPU IPL state performed here */ SRbits.IPL = 0; 41 割り込み ( パート IV) } return; void disableinterrupts(void) { /* Set CPU IPL to 7, disable level 1-7 interrupts */ /* No saving of current CPU IPL setting performed here */ SRbits.IPL = 7; } return; void initinterrupts(void) { /* Interrupt nesting enabled here */ INTCON1bits.NSTDIS = 0; /* Set Timer3 interrupt priority to 6 (level 7 is highest) */ IPC2bits.T3IP = 6; /* Set Timer2 interrupt priority to 5 */ IPC1bits.T2IP = 5; /* Set Change Notice interrupt priority to 4 */ IPC4bits.CNIP = 4; /* Set Timer1 interrupt priority to 2 */ IPC0bits.T1IP = 2; /* Reset Timer1 interrupt flag */ IFS0bits.T1IF = 0; /* Reset Timer2 interrupt flag */ IFS0bits.T2IF = 0; /* Reset Timer3 interrupt flag */ IFS0bits.T3IF = 0; /* Enable CN interrupts */ IEC1bits.CNIE = 1; /* Enable Timer1 interrupt */ IEC0bits.T1IE = 1; /* Enable Timer2 interrupt (PWM time base) */ IEC0bits.T2IE = 1; 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-51

52 dspic33f ファミリリファレンスマニュアル 例 41-1: 割り込み設定コードの例 ( 続き ) /* Enable Timer3 interrupt */ IEC0bits.T3IE = 1; /* Reset change notice interrupt flag */ IFS1bits.CNIF = 0; } return; void attribute (( interrupt, no_auto_psv)) _T1Interrupt(void) { /* Insert ISR Code Here*/ } /* Clear Timer1 interrupt */ IFS0bits.T1IF = 0; void attribute (( interrupt, no_auto_psv)) _T2Interrupt(void) { /* Insert ISR Code Here*/ } /* Clear Timer2 interrupt */ IFS0bits.T2IF = 0; void attribute (( interrupt, no_auto_psv)) _T3Interrupt(void) { /* Insert ISR Code Here*/ } /* Clear Timer3 interrupt */ IFS0bits.T3IF = 0; void attribute (( interrupt, no_auto_psv)) _CNInterrupt(void) { /* Insert ISR Code Here*/ } /* Clear CN interrupt */ IFS1bits.CNIF = 0; DS70300B_JP - ページ Microchip Technology Inc.

53 2009 Microchip Technology Inc. DS70300B_JP - ページ レジスタマップ 表 41-2: File Name SFR Addr. 割り込み制御レジスタマップ INTCON NSTDIS OVA ERR dspic33f 割り込み ( パート IV) モジュールに対応する特殊機能レジスタについて 表 41-2 にまとめます Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8 Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 OVB ERR COVA ERR COVB ERR OVATE OVBTE COVTE SFTAC ERR DIV0 ERR MATH ERR ADDR ERR STK ERR OSC FAIL All Resets 0000 INTCON ALTIVT DISI INT2EP INT1EP INT0EP 0000 IFS ADIF U1TXIF U1RXIF SPI1IF SPI1EIF T3IF T2IF OC2IF IC2IF T1IF OC1IF IC1IF INT0IF 0000 IFS INT2IF INT1IF CNIF AC1IF MI2C1IF SI2C1IF 0000 IFS3 008A PSEMIF 0000 IFS4 008C U1EIF 0000 IFS5 008E PWM2IF PWM1IF 0000 IFS ADCP1IF ADCP0IF AC4IF AC3IF AC2IF PWM4IF PWM3IF 0000 IFS ADCP6IF ADCP5IF ADCP4IF ADCP3IF ADCP2IF 0000 IEC ADIE U1TXIE U1RXIE SPI1IE SPI1EIE T3IE T2IE OC2IE IC2IE T1IE OC1IE IC1IE INT0IE 0000 IEC INT2IE INT1IE CNIE AC1IE MI2C1IE SI2C1IE 0000 IEC3 009A PSEMIE 0000 IEC4 009C U1EIE 0000 IEC5 009E PWM2IE PWM1IE 0000 IEC6 00A0 ADCP1IE ADCP0IE AC4IE AC3IE AC2IE PWM4IE PWM3IE 0000 IEC7 00A2 ADCP6IE ADCP5IE ADCP4IE ADCP3IE ADCP2IE 0000 IPC0 00A4 T1IP<2:0> OC1IP<2:0> IC1IP<2:0> INT0IP<2:0> 4444 IPC1 00A6 T2IP<2:0> OC2IP<2:0> IC2IP<2:0> 4440 IPC2 00A8 U1RXIP<2:0> SPI1IP<2:0> SPI1EIP<2:0> T3IP<2:0> 4444 IPC3 00AA - ADC1IP<2:0> U1TXIP<2:0> 0044 IPC4 00AC CNIP<2:0> AC1IP<2:0> MI2C1IP<2:0> SI2C1IP<2:0> 4444 IPC5 00AE INT1IP<2:0> 0004 IPC7 00B2 INT2IP<2:0> 0040 IPC14 00C0 PSEMIP<2:0> 0040 IPC16 00C4 U1EIP<2:0> 0040 IPC23 00D2 PWM2IP<2:0> PWM1IP<2:0> 4400 IPC24 00D4 PWM4IP<2:0> PWM3IP<2:0> 0044 IPC25 00D6 AC2IP<2:0> 4000 IPC26 00D8 AC4IP<2:0> AC3IP<2:0> 0044 IPC27 00DA ADCP1IP<2:0> ADCP0IP<2:0> 4400 IPC28 00DC ADCP5IP<2:0> ADCP4IP<2:0> ADCP3IP<2:0> ADCP2IP<2:0> 4444 IPC29 00DE ADCP6IP<2:0> 0004 INTTREG 00E0 ILR<3:0> VECNUM<6:0> 0000 x = リセット時不定 = 未実装 0 として読み出し リセット時の値は 16 進数で表示 第 41 章割り込み ( パート IV) 割り込み ( パート IV) 41

54 dspic33f ファミリリファレンスマニュアル 41.7 設計のヒント 質問 1: 答 : 質問 2: 答 : 同時に保留になった 2 つの割り込み要因があり ユーザーアプリケーション設定の優先度が同じである場合はどうなりますか この場合 自然順序の優先度が高い割り込み要因が優先されます 自然順序の優先度は 割り込み要因の割り込みベクタテーブル (IVT) アドレスによって決まります 割り込み要因の IVT アドレスが低いほど 自然順序の優先度は高くなります DISI 命令を使用して すべての割り込み要因とトラップを無効にできますか DISI 命令は トラップや 優先度 7 の割り込み要因を無効にできません ただし DISI 命令は ユーザーのアプリケーションで優先度 7 の割り込み要因が有効になっていない場合 すべての割り込み要因を無効にする便利な方法として使用できます DS70300B_JP - ページ Microchip Technology Inc.

55 41.8 関連するアプリケーションノート 第 41 章割り込み ( パート IV) この項では マニュアルのこの章に関連するアプリケーションノートをリストアップします これらのアプリケーションノートは 特に dspic33f 製品ファミリ用に記述されているわけではありませんが その概念は適切であり 変更あるいは制限事項も考慮に入れて使用可能です 現在割り込み ( パート IV) モジュールに関連するアプリケーションノートは次のとおりです タイトルアプリケーションノート # 現在関連するアプリケーションノートはありません 41 割り込み ( パート IV) 注 : dspic33f デバイスファミリに関するその他のアプリケーションノートやサンプルコードについては マイクロチップウェブサイト ( をご参照ください 2009 Microchip Technology Inc. DS70300B_JP - ページ 41-55

56 dspic33f ファミリリファレンスマニュアル 41.9 改版履歴 リビジョン A (2007 年 11 月 ) 本文書の初版リリース リビジョン B (2008 年 8 月 ) この改版には 以下の変更が含まれています 例 : 項 割り込み優先度 の例で使用した 外部割り込み 0 (INT0) という語を UART1 Rx 割り込み に修正しました 項 割り込み優先度 の例で使用した 外部割り込み 0 (INT1) という語を 外部割り込み 0 (INT0) に修正しました 注 : - すべての IPC レジスタの割り込み優先度について注記を追加しました ( レジスタ からレジスタ 41-34) - IPC28: 割り込み優先度制御レジスタ 28 の誤った参照先を削除しました ( レジスタ を参照 ) レジスタ : 項 割り込み制御レジスタとステータスレジスタ の項のレジスタ定義に相互参照を追加しました - (INTCON1): 割り込み制御レジスタ 1 のビット 11 およびビット 12 の記述を修正しました ( レジスタ 41-3 を参照 ) テーブル : - 表 41-1 で IRQ 番号 38 ~ ~ 72 および 74 ~ 101 の IVT アドレスおよび AIVT アドレスを追加しました 本書全体で 言語や書式の変更など その他のマイナーな修正が行われています DS70300B_JP - ページ Microchip Technology Inc.