Vivado Design Suite チュートリアル IP を使用した設計 (UG939)

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せせらすえたけ
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1 Vivado Design Suite チュートリアル IP を使用した設計

2 Notice of Disclaimer The information disclosed to you hereunder (the "Materials") is provided solely for the selection and use of Xilinx products.to the maximum extent permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications.you may not reproduce, modify, distribute, or publicly display the Materials without prior written consent.certain products are subject to the terms and conditions of the Limited Warranties which can be viewed at IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in Critical Applications: Copyright 2012 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries.all other trademarks are the property of their respective owners. 本資料は英語版 (v2012.3) を翻訳したもので内容に相違が生じる場合には原文を優先します資料によっては英語版の更新に対応していないものがあります日本語版は参考用としてご使用の上最新情報につきましては必ず最新英語版をご参照くださいこの資料に関するフィードバックおよびリンクなどの問題につきましては jpn_trans_feedback@xilinx.com までお知らせくださいいただきましたご意見を参考に早急に対応させていただきますなおこのメールアドレスへのお問い合わせは受け付けておりませんあらかじめご了承ください日付変更内容 2012 年 9 月 12 日初版 2012 年 10 月 16 日 Vivado IDE GUI の変更に合わせて説明を更新

3 目次 IP を使用した設計... 1 Vivado チュートリアル : IP を使用した設計... 5 概要... 5 ソフトウェア要件... 6 ハードウェア要件... 6 チュートリアルデザインの説明... 6 チュートリアルデザインファイルのディレクトリ... 6 演習 1 : IP カタログを使用した設計... 7 手順 1 : Vivado IDE の起動... 7 手順 2 : project_wave_gen_ip を開く... 7 手順 3 : IP カタログの起動... 9 手順 4 : FIFO Generator の選択とカスタマイズ... 9 手順 5 : IP ソースの生成手順 6 : デザインへの IP のインスタンシエーションまとめ演習 2 : スタンドアロン IP の作成と検証手順 1 : Vivado IDE の起動手順 2 : 新規 Vivado プロジェクトの作成手順 3 : FIFO Generator の選択とカスタマイズ手順 4 : IP ソースの生成手順 5 : IP ネットリストの作成まとめ演習 3 : IP パッケージ化の手順手順 1 : my_complex_mult プロジェクトを開く手順 2 : IP パッケージャーの起動手順 3 : IP の ID 情報の追加手順 4 : 新規 IP パッケージへの資料の追加手順 5 : ZIP ファイルへの IP のパッケージ IP を使用した設計 3

4 手順 6 : IP カタログへの新規 IP の追加手順 7 : [Customize IP] ダイアログボックスでの新規 IP の確認手順 8 : 合成とインプリメンテーションを実行した新規 IP の検証まとめ IP を使用した設計 japan.xilinx.com 4

5 第 1 章 Vivado チュートリアル : IP を使用した設計概要 Vivado Design Suite では IP 中心のデザインフローが提供されておりデザインおよびアルゴリズムを再利用可能な IP に簡単に変換できるようになっています次の図に示すように Vivado IP カタログは IP 中心のデザインフローの枠組みとなるユニファイド IP リポジトリでザイリンクス IP サードパーティ IP IP として再利用することを目的にしたエンドユーザーデザインをはじめすべてのソースを 1 つの環境にまとめたものです Vivado IP パッケージャーは IP-XACT 規格に基づいたデザイン再利用ツールでデザインフローの任意段階でデザインをパッケージしシステムレベルの IP としてコアを配布しますこのチュートリアルでは次の内容を学びます演習 1 : IP が含まれていない既存の Vivado IDE デザインを開き IP カタログから IP を選択してカスタマイズしそれをデザインにインスタンシエートします演習 2 : 新しい Vivado IDE プロジェクトを作成し IP カタログからの IP を最上位ソースとして含めその IP をカスタマイズして検証しますその後別のデザインに含めるための IP のネットリストを作成します演習 3 : 完成した Vivado IDE プロジェクトを開き IP パッケージャーを使用して IP としてデザインをパッケージし IP カタログに追加しますその後合成およびインプリメンテーションを実行してこの新しい IP を検証します IP を使用した設計 5

6 ソフトウェア要件ソフトウェア要件このチュートリアルには Vivado Design Suite またはそれ以降のバージョンのものが必要ですハードウェア要件サポートされているオペレーティングシステムは Redhat 5.6 Linux 64 Windows 7 Windows XP (32 および 64 ビット ) です Vivado ツールを使用するには 2GB 以上の RAM が推奨されますチュートリアルデザインの説明演習 1 では wave_gen デザインを使用しこれに IP を追加します演習 2 ではスタンドアロンデザインとして IP を検証するための手順を学びます演習 3 では IP モジュールとしてデザインをパッケージしそれを Vivado IP カタログに追加しますチュートリアルデザインファイルのディレクトリこのチュートリアルのデザインファイルはウェブサイトにある関連資料の横にリンクされています japan.xilinx.com [ サポート ] [ 製品サポートと資料 ] [ デザインツール ] [Vivado Design Suite 資料をすべて表示 ] [Vivado Design Suite Tutorials] ( ug939-design-files.zip ファイルをダウンロードしたら書き込み権のあるディレクトリにファイルを抽出しますこのチュートリアルでは C ドライブにデータファイルが抽出されているものと想定しています注記 : このチュートリアルの演習ではチュートリアルデザインデータを変更します演習を開始するときは常に ug939-design-files のコピーを使用してください IP を使用した設計 japan.xilinx.com 6

7 演習 1 : IP カタログを使用した設計手順 1 : Vivado IDE の起動 Vivado 統合設計環境 (IDE) での IP カタログ使用方法を学習しますザイリンクス波形ジェネレーターのサンプルデザインを使用しますこのバージョンのデザインには FIFO がないのでこれをカスタマイズ生成インスタンシエートします手順 1 : Vivado IDE の起動 Vivado のデスクトップアイコンをクリックするかターミナルコマンドラインで vivado と入力し Vivado IDE を起動します手順 2 : project_wave_gen_ip を開く Getting Started ページから [Open Project] を開き抽出した [ug939-design-files] ディレクトリを選択します [lab_1/project_wave_gen_ip] ディレクトリに移動し [project_wave_gen_ip.xpr] を次の図のように選択します [OK] をクリックします IP を使用した設計 japan.xilinx.com 7

8 手順 2 : project_wave_gen_ip を開くデザインが読み込まれ Vivado IDE に次のようにプロジェクト情報が表示されますこれは RTL プロジェクトなのでビヘイビアーシミュレーションの実行デザインのエラボレート合成の起動ができますまた Vivado IDE にはワンボタンフローがありビットリームが生成され合成およびインプリメンテーションまで自動的に実行されます IP を使用した設計 japan.xilinx.com 8

9 手順 3 : IP カタログの起動手順 3 : IP カタログの起動 1. Flow Navigator の [Project Manager] の下にある [IP Catalog] を選択します [IP Catalog] が次のように表示されますカタログはさまざまな方法で使用できます [Search] フィールドにキーワードを入力して検索したりカテゴリ別にカタログを参照したりできます 2. [Search] フィールドに fifo と入力します手順 4 : FIFO Generator の選択とカスタマイズ 1. [Memories & Storage Elements] [FIFOs] をクリックし [FIFO Generator] を選択します 2. この IP をカスタマイズするためこれをダブルクリックするか右クリックして [Customize IP] を選択します [Customize IP] ビューに FIFO Generator が表示されます Vivado IDE で配布される IP の場合は通常このビューが開きますデバイスシンボルが左側にありイネーブルになっているポートのみが表示されていますすべてのポートを表示させるには [Show Disabled Ports] チェックボックスをオンにしますこのデバイスシンボルにはズーム機能がありマウスの左ボタンでズーム表示を切り替えることができますこのデバイスビューは IP がカスタマイズされるとそれに合わせて変わります IP を使用した設計 japan.xilinx.com 9

10 手順 4 : FIFO Generator の選択とカスタマイズ選択されている IP に関する詳細情報を参照するには次に示すように右上にあるンを右クリックしますボタ 3. 最初のタブ [Intf. Type] でインターフェイスタイプを設定しますこのデザインには Native インターフェイスが必要でこれがデフォルトとなっていますコンポーネント名をデフォルトの fifo_generator_v9_3_0 から char_fifo に変更します 4. [Impl. Type] タブをクリックしますここでは FIFO のインプリメンテーションタイプを設定します使用する必要のあるメモリタイプおよび独立クロックが必要かどうかを設定しますこのデザインの場合は [Independent Clocks Block RAM] が必要です次に示すようにドロップダウンメニューからこれを選択します 3. [Native Ports] タブをクリックしますここで読み出しモードビルトイン FIFO のオプションデータポートパラメーターインプリメンテーションのオプションを選択できますこのデザインの場合は [Write Width] を 8 ビットに設定する必要がありますこれを変更すると [Read Width] の箇所をクリックしたときに [Read Width] も自動的に変更されますこのタブのほかの部分はデフォルト設定のままにしておきます 4. [Flags] [RST./P.Flags] [Data Counts] タブをクリックして確認しますこれらのタブは FIFO Generator のほかのオプションを設定するためのものですこのデザインの場合はデフォルト設定のままにしておきます IP を使用した設計 japan.xilinx.com 10

11 手順 4 : FIFO Generator の選択とカスタマイズ 5. [Summary] タブをクリックしますここには選択したオプションとこのコンフィギュレーションで使用されるリソースがすべて表示されています次のようになっているはずです情報が正しいことを確認しますこのコンフィギュレーションでは 18K BRAM を 1 つ使用しています 6. コンフィギュレーションに合わせて必要な変更を行い確認したら [OK] をクリックします 7. FIFO が [Sources] ビューに表示されます [Hierarchy] タブでは最上位モジュール (wave_gen) と同じ階層になっています [Libraries] および [Compile Order] タブではこの IP はプロジェクトにまだ追加されていないため [Unreferenced] フォルダーの中にあります [IP Sources] タブではこの IP のソースがデフォルトで配布されているのが確認できます IP を使用した設計 japan.xilinx.com 11

12 手順 5 : IP ソースの生成この IP では合成ターゲットおよびインスタンシエーションテンプレートが配布されていますターゲット言語は Verilog ( デフォルト ) に設定されているためインスタンシエーションテンプレートは VEO ファイルになりますこのプロセスは Tcl スクリプトで実行することもできます Tcl コンソールを確認するとこの IP のカスタマイズ用に出力された Tcl コマンドが表示されています create_ip -name fifo_generator -version 9.3 -vendor xilinx.com -library ip - module_name char_fifo set_property -name CONFIG.Component_Name -value {char_fifo} -objects [get_ips char_fifo] set_property -name CONFIG.Fifo_Implementation -value {Independent_Clocks_Block_RAM} -objects [get_ips char_fifo] set_property -name CONFIG.Input_Data_Width -value {8} -objects [get_ips char_fifo] generate_target {instantiation_template synthesis} [get_files C:/ug939-designfiles/lab_1/project_wave_gen_ip/project_wave_gen_ip.srcs/sources_1/ip/char_fifo/cha r_fifo.xci -of_objects [get_filesets sources_1]] -force この create_ip コマンドで IP がデザインに追加され set_property コマンドでコンフィギュレーションオプションがすべて設定されます手順 5 : IP ソースの生成 1. [IP Sources] タブで [char_fifo] を右クリックして [Generate Output Products] を選択します表示されるダイアログボックスには IP に対して出力可能なものが表示されますインスタンシエーションテンプレートおよび合成の出力ファイルが自動的に生成されます各種サンプル (Examples) およびテストベンチ (Test Bench) に対するアクションは [Do Not Generate] を選択しますこれにより生成されるのは [Simulation] のみになります [OK] をクリックします [IP Sources] タブに新しい出力ファイルが表示されます IP を使用した設計 japan.xilinx.com 12

13 手順 6 : デザインへの IP のインスタンシエーション手順 6 : デザインへの IP のインスタンシエーション 1. IP をデザインにインスタンシエートします [Instantiation Template] を展開し [char_fifo.veo] をダブルクリックしてファイルを開きますこれでテンプレートをコピーしてデザインに貼り付けることができます 54 行目に移動し次のようにコードをコピーします 2. 次にテンプレートコードをコピーして RTL コードに貼り付けます [Sources] ビューの [Hierarchy] タブで [wave_gen.v] をダブルクリックしてファイルを開きます IP を使用した設計 japan.xilinx.com 13

14 手順 6 : デザインへの IP のインスタンシエーション行目に移動しコピーしたテンプレートコードをファイルに貼り付けます 4. 次に your_instance_name を char_fifo_i0 に変更して次の表にあるようにデザインと一致するようにワイヤ名を変更します IP のポートをデザインに正しく接続するため次を変更します IP ポート rst wr_clk rd_clk din wr_en rd_en dout full empty RTL 接続 rst_i clk_rx clk_tx char_fifo_din char_fifo_wr_en char_fifo_rd_en char_fifo_dout char_fifo_full char_fifo_empty 5. この変更を行った後コードは次のようになるはずです IP を使用した設計 japan.xilinx.com 14

15 まとめ 6. [Save File] アイコン ( ) をクリックし wave_gen.v ファイルを保存します [Hierarchy] [Libraries] [Compile Order] のタブがすべて更新され IP がデザインにインスタンシエートされます 7. デザインをエラボレートし接続が正しいことを確認します Flow Navigator の [RTL Analysis] セクションで [Open Elaborated Design] をクリックします RTL 回路図が開き拡大表示して char_fifo_i0 IP を確認します [Sources] ビューの [RTL Netlist] タブで [char_fifo_i0] を選択します回路図のセルがハイライトされますズームインし次の内容を確認します 8. これで終了です FIFO IP をカスタマイズしデザインに追加しました Vivado IDE を終了するかシミュレーションまたは合成 / インプリメンテーションへと進みますまとめこの演習では IP カタログで IP を選択しそれをカスタマイズする方法とカスタマイズした IP をデザインにインスタンシエートする方法を学びました Vivado IDE の GUI または Tcl コンソールで Tcl スクリプトを使用してこの作業は行うことができます IP を使用した設計 japan.xilinx.com 15

16 手順 1 : Vivado IDE の起動演習 2 : スタンドアロン IP の作成と検証この演習では Vivado IDE プロジェクトでスタンドアロンのソースとして IP を作成し検証します IP は最上位デザインとしてカスタマイズ合成インプリメントすることができます次に示すようにサードパーティツールで Vivado IDE の IP を使用するにはネットリストを作成する必要があります手順 1 : Vivado IDE の起動 Vivado のデスクトップアイコンをクリックするかターミナルコマンドラインで vivado と入力し Vivado IDE を起動します手順 2 : 新規 Vivado プロジェクトの作成 1. Getting Started ページで [Create New Project] をクリックし [Next] をクリックします 2. [New Project] ウィンドウが開きます最初のページで [Next] をクリックします次の図にあるように [Project Name] ページの [Project name] に project_ip [Project location] に C:/ug939-designfiles/lab2 と入力します [Next] をクリックします IP を使用した設計 japan.xilinx.com 16

17 手順 2 : 新規 Vivado プロジェクトの作成 3. [Project Type] ページが開きます [RTL Project] のセクションを確認して [Do not specify sources at this time] チェックボックスをオンにしますプロジェクトが作成され開いたら IP を後で追加します [Next] をクリックします 4. [Default Part] ページが開きますデフォルトのザイリンクスパーツまたはボードをプロジェクトに選択しますこの設定は後で変更できますデフォルトの 7 シリーズのパーツをそのまま使用するか別のパーツを選択します [Next] をクリックします [New Project Summary] ページが開きます [Finish] をクリックします 5. プロジェクトが開きますこのプロジェクトは今はブランクですが IP カタログを使用して IP をソースとして追加します IP を使用した設計 japan.xilinx.com 17

18 手順 3 : FIFO Generator の選択とカスタマイズ手順 3 : FIFO Generator の選択とカスタマイズ 1. Flow Navigator で [IP Catalog] をクリックします [IP Catalog] が開きますこの IP カタログではキーワードを入力して検索するかまたはカテゴリ別に検索します 2. [Search] フィールドに fifo と入力して [FIFO Generator] を選択します 3. [FIFO Generator] をダブルクリックして [Customize IP] を開きます Vivado IDE で配布される IP の場合は通常このビューが開きますデバイスシンボルが左側にありイネーブルになっているポートのみが表示されていますすべてのポートを表示させるには [Show Disabled Ports] チェックボックスをオンにしますこのデバイスシンボルにはズーム機能がありマウスの左ボタンでズーム表示を切り替えることができますこのデバイスビューは IP がカスタマイズされるとそれに合わせて変わります 4. 右上にあるボタンをクリックして IP についての詳細を確認できます 5. 1 番目のタブは [Intf. Type] でインターフェイスタイプを設定しますこのデザインには Native インターフェイスが必要でこれがデフォルトとなっていますコンポーネント名をデフォルトの fifo_generator_v9_3_0 から char_fifo に変更します IP を使用した設計 japan.xilinx.com 18

19 手順 3 : FIFO Generator の選択とカスタマイズ 6. [Impl. Type] タブを選択しますここでは FIFO のインプリメンテーションタイプを設定します使用する必要のあるメモリタイプおよび独立クロックが必要かどうかを設定しますこのデザインにはブロック RAM (BRAM) を使用した独立クロックが必要だということにします次に示すようにドロップダウンメニューから [Independent Clock Block RAM] を選択します 7. [Native Ports] タブをクリックしますここで読み出しモードビルトイン FIFO のオプションデータポートパラメーターインプリメンテーションのオプションを選択できますこのデザインの場合は [Write Width] を 8 ビットに設定する必要がありますこれを変更すると [Read Width] の箇所をクリックしたときに [Read Width] も自動的に変更されますこのタブのほかの部分はデフォルト設定のままにしておきます 8. [Flags] [RST./P.Flags] [Data Counts] タブをクリックして確認しますこれらのタブは FIFO Generator のほかのオプションを設定するためのものですこのデザインの場合はデフォルト設定のままにしておきます 9. [Summary] タブをクリックしますここには選択したオプションとこのコンフィギュレーションで使用されるリソースがすべて表示されています次のようになっているはずです IP を使用した設計 japan.xilinx.com 19

20 手順 4 : IP ソースの生成情報が正しいことを確認しますこのコンフィギュレーションでは 18K BRAM を 1 つ使用していることが確認できます 10. このコンフィギュレーションに合わせて必要な変更を行います変更を終えたら右下にある [OK] をクリックしプロジェクトにカスタマイズされた IP を追加します 11. FIFO が [Sources] ビューに表示されます [Hierarchy] タブで IP が最上位モジュールに設定されています [IP Sources] タブではこの IP のソースがデフォルトで配布されているのが確認できますこの IP ではインスタンシエーションテンプレートおよび合成ターゲットが配布されますターゲット言語は Verilog ( デフォルト ) に設定されているためインスタンシエーションテンプレートは VEO ファイルになりますこのプロセスは Tcl スクリプトで実行することもできます Tcl コンソールを確認するとこの IP のカスタマイズ用に出力された Tcl コマンドが表示されています create_ip -name fifo_generator -version 9.3 -vendor xilinx.com -library ip - module_name char_fifo set_property -name CONFIG.Component_Name -value {char_fifo} -objects [get_ips char_fifo] set_property -name CONFIG.Fifo_Implementation -value {Independent_Clocks_Block_RAM} -objects [get_ips char_fifo] set_property -name CONFIG.Input_Data_Width -value {8} -objects [get_ips char_fifo] generate_target {instantiation_template synthesis} [get_files C:/ug939-designfiles/lab2/project_IP/project_IP.srcs/sources_1/ip/char_fifo/char_fifo.xci - of_objects [get_filesets sources_1]] -force この create_ip コマンドで IP がデザインに追加され set_property コマンドでコンフィギュレーションオプションがすべて設定されます手順 4 : IP ソースの生成 1. [IP Sources] タブで [char_fifo] を右クリックして [Generate Output Products] を選択します表示されるダイアログボックスには IP に対して出力可能なものが表示されていますインスタンシエーションテンプレートおよび合成の出力ファイルが自動的に生成されています各種サンプル (Examples) およびテストベンチ (Test Bench) に対するアクションは [Do Not Generate] を選択しますこれにより生成されるのは [Simulation] のみになります [OK] をクリックします IP を使用した設計 japan.xilinx.com 20

21 手順 5 : IP ネットリストの作成 [IP Sources] タブにシミュレーション出力ファイルが表示されます 2. 必要であればテストベンチを作成するか生成可能なサンプルの 1 つを使用して IP をスタンドアロンでシミュレーションできます手順 5 : IP ネットリストの作成 1. IP のネットリストをこれから作成します波形ジェネレーターサンプルデザインの別の Vivado IDE プロジェクトやサードパーティツールでこのネットリストを使用できます I/O バッファーの挿入をオフにするよう合成を設定する必要があります Flow Navigator の [Synthesis] セクションにある [Synthesis Settings] をクリックします 2. [Synth Design] の下にある [-no_iobuf] のチェックボックスを次の図にあるようにオンにします IP を使用した設計 japan.xilinx.com 21

22 手順 5 : IP ネットリストの作成 3. [OK] をクリックして変更を保存しますこれで I/O バッファーは IP に明示的にインスタンシエートされない限りネットリストには挿入されなくなります 4. Flow Navigator で [Run Synthesis] をクリックして合成を実行します 5. 合成が完了したら [Synthesis Completed] ダイアログボックスで [Open Synthesized Design] をクリックしてから [OK] をクリックし合成されたデザインを開きますこれでネットリストの確認タイミング制約の適用レポートの生成といった作業ができるようになります IP を使用した設計 japan.xilinx.com 22

23 まとめ 6. [File] [Export] [Export Netlist] をクリックして char_fifo.v という名前の構造 Verilog ネットリストを作成します Tcl コンソールで次のコマンドを使用してネットリストを作成することもできます a. write_verilog b. write_edif c. write_vhdl サードパーティシミュレータで使用できるのは VHDL または Verilog の構造シミュレーションモデルですこのプロセス全体はスクリプトとして記述してバッチまたは Tcl モードで実行できます 7. vivado.jou ファイルを開きます Vivado IDE ではこのファイルは自動的に作成されます Vivado IDE で [File] [Open Journal File] をクリックしてこのファイルを開くことができます先ほど GUI で行った作業の実行に使用された Tcl コマンドをすべて確認することができます Vivado IDE を終了しますまとめこの演習ではスタンドアロン IP 用に新しく Vivado IDE プロジェクトを作成する方法を学びました IP をカスタマイズし検証してから別の Vivado IDE プロジェクトやサードパーティツールで使用するためのネットリストを生成しました IP を使用した設計 japan.xilinx.com 23

24 手順 1 : my_complex_mult プロジェクトを開く演習 3 : IP パッケージ化の手順この演習では演習 3 用のフォルダーにある my_complex_mult プロジェクトを開き新しい IP モジュールを作成するための IP パッケージ化の手順を理解して Vivado IP カタログに新しい IP を追加します最後にこの新しい IP を合成およびインプリメンテーションして検証します手順 1 : my_complex_mult プロジェクトを開く 1. Vivado IDE を起動します [Open Project] をクリックし lab_3 の下にある [my_complex_mult] フォルダーを参照します次の図にあるように my_complex_mult.xpr というプロジェクトファイルを選択し [OK] をクリックします IP を使用した設計 japan.xilinx.com 24

25 手順 2 : IP パッケージャーの起動手順 2 : IP パッケージャーの起動 1. 次の図にあるように [Tools] [IP Packager] をクリックします 2. [Next] をクリックし次のダイアログボックスで [Finish] をクリックします IP パッケージャーにより my_complex_mult プロジェクトの情報が収集され表示されます 3. [OK] をクリックします IP を使用した設計 japan.xilinx.com 25

26 手順 3 : IP の ID 情報の追加手順 3 : IP の ID 情報の追加 1. [IP Identification] のセクションで次の図にあるように空白のフィールドに情報を入力していきます必須情報を空白にすると赤いエラーマークが表示されるので注意してください 2. 次の図にあるように [Review and Package] をクリックします資料やサンプルデザインなどの抜けている可能性のある情報が表示されます次の手順で資料ファイルを追加します IP を使用した設計 japan.xilinx.com 26

27 手順 4 : 新規 IP パッケージへの資料の追加手順 4 : 新規 IP パッケージへの資料の追加パッケージに HDL ファイル以外のファイルを追加する方法を説明します 1. 次の図に示すように [IP Packager] ビューの左側のペインで [IP Files Groups] を選択し右側の [Product Guide] カテゴリを右クリックして [Add Files (Product Guide)] をクリックします 2. [Add IP Files (Product Guide)] ダイアログボックスで [Add Files] ボタンをクリックし C:/ug939- design-files/lab_3/source_files/doc ディレクトリを指定し [Files of type] で [All Files] を選択します資料ファイルが 1 つ表示されます 3. my_complex_mult_product_guide.pdf ファイルを選択し [OK] をクリックします [Add IP Files (Product Guide)] ダイアログボックスで [OK] をクリックします 4. 次の図のように [Product Guide (1 file)] カテゴリを展開し PDF ファイルがパッケージに追加されたことを確認します IP を使用した設計 japan.xilinx.com 27

28 手順 5 : ZIP ファイルへの IP のパッケージ手順 5 : ZIP ファイルへの IP のパッケージ 1. [Review and Package] をクリックしてから [Package IP] をクリックします [Package IP] ダイアログボックスで次の作業を行います a. ZIP ファイルの名前が次の図のように my_company_ip_my_complex_mult_3.0 であることを確認します b. [Archive location] に C:/ug939-design-files/lab_3 が選択されていることを確認します c. [OK] をクリックします 2. C:/ug939-design-files/lab_3 フォルダーに新しい ZIP ファイルが追加されていることを確認します手順 6 : IP カタログへの新規 IP の追加 1. Flow Navigator で [Project Manager] [IP Catalog] をクリックします 2. [IP Catalog] ビューで右クリックし [Update IP Catalog] をクリックします IP を使用した設計 japan.xilinx.com 28

29 手順 6 : IP カタログへの新規 IP の追加 3. 次の図のように [Update IP Catalog] ダイアログボックスで [Add Directories] をクリックし C:/ug939-design-files/lab3 を選択し [OK] をクリックします 4. [IP Catalog] の [Search] フィールドに My と入力し [My Complex Multiplier] が IP カタログに追加されていることを確認します次の図のように [My Complex Multiplier] を選択し入力したメタデータが [Details] エリアに表示されることも確認します IP を使用した設計 japan.xilinx.com 29

30 手順 7 : [Customize IP] ダイアログボックスでの新規 IP の確認手順 7 : [Customize IP] ダイアログボックスでの新規 IP の確認 1. IP カタログで [My Complex Multiplier] をダブルクリックします情報が正しいことを確認します 2. 右上にある資料のボタンを右クリックし [Product Guide] を選択します追加した資料が正しく表示されることを確認しますファイルを閉じます 3. [OK] をクリックし [Customize IP] ダイアログボックスを閉じます 4. 右上にある資料のボタンを右クリックし [Product Guide] を選択します追加した資料が正しく表示されることを確認しますファイルを閉じます 5. [OK] をクリックし [Customize IP] ダイアログボックスを閉じます IP を使用した設計 japan.xilinx.com 30

31 手順 8 : 合成とインプリメンテーションを実行した新規 IP の検証手順 8 : 合成とインプリメンテーションを実行した新規 IP の検証 1. 次の図のように [Sources] ビューで [my_complex_mult_v3_0_0] を右クリックし [Set as Top] を選択します 2. Flow Navigator で [Run Synthesis] をクリックします 3. 合成が完了したら [Run Implementation] をクリックします 4. インプリメンテーションが完了したことを確認しますまとめこの演習では my_complex_mult プロジェクトに対し IP パッケージャーを実行しました IP モジュールとしてこの複素乗算器デザインをパッケージし Vivado IP カタログに新規 IP として追加しましたそして [Customize IP] ダイアログボックスを開きこの IP の情報が正しいことを確認し最後に [Sources] ビューで My Complex Multiplier を追加して最上位ファイルとしてこの IP を設定し合成とインプリメンテーションを実行しました IP を使用した設計 japan.xilinx.com 31

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