1-2 MLAB 図 1-1: Arria 10 デバイスにおける LAB 構造およびインタコネクトの概要 この図は LAB インタコネクトを有する Arria 10 の LAB および MLAB 構造の概要を表しています C4 C27 異なる速度と長さのロウ インタコネクト R32 R3/R6 s

Size: px
Start display at page:

Download "1-2 MLAB 図 1-1: Arria 10 デバイスにおける LAB 構造およびインタコネクトの概要 この図は LAB インタコネクトを有する Arria 10 の LAB および MLAB 構造の概要を表しています C4 C27 異なる速度と長さのロウ インタコネクト R32 R3/R6 s"

Transcription

1 1 署名 ロジック アレイ ブロック (LAB) は アダプティブ ロジック モジュール () として知られる基本のビルディング ブロックで構成されています ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するために LAB をコンフィギュレーションすることができます また Arria 10 デバイスで使用可能な LAB の 4 分の 1 をメモリ LAB(MLAB) として使用することができます なお 特定のデバイスにはより高い MLAB 比率を有するものもあります Quartus II ソフトウェアおよびサポートされるサードパーティの合成ツールは LPM(Library of Parameterized Module) などパラメータ化された機能と併せて使用すると カウンタ 加算器 減算器 および演算ファンクションなどの一般的な機能に適切なモードを自動的に選択します この章は以下の項で構成されています LAB 動作モード 関連情報 Arria 10 Device Handbook: Known Issues Arria 10 Device Handbook の章にて予定される更新をリストします LAB LAB はロジック リソースのグループで構成されるコンフィギュレーション可能なロジック ブロックです 各 LAB には にコントロール信号を駆動するための専用ロジックが含まれます MLAB は LAB のスーパーセットで LAB の機能をすべて備えています All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001: Innovation Drive, San Jose, CA 95134

2 1-2 MLAB 図 1-1: Arria 10 デバイスにおける LAB 構造およびインタコネクトの概要 この図は LAB インタコネクトを有する Arria 10 の LAB および MLAB 構造の概要を表しています C4 C27 異なる速度と長さのロウ インタコネクト R32 R3/R6 s 隣接ブロックからのダイレクトリンク インタコネクト 隣接ブロックからのダイレクトリンク インタコネクト 隣接ブロックへのダイレクトリンク インタコネクト ローカル LAB インタコネクト MLAB 異なる速度と長さのローカル インタコネクトは カラム インタコネクトカラムとLABによって片側から ロウによって上から駆動されます 隣接ブロックへのダイレクトリン インタコネク MLAB 各 MLAB は最大 640 ビットのシンプル デュアル ポート SRAM をサポートします MLAB の各 は 32( 深さ ) x 2( 幅 ) のメモリ ブロックとしてコンフィギュレーション可能で 32( 深さ ) x 20( 幅 ) のシンプル デュアル ポート SRAM ブロックのコンフィギュレーションとなります MLAB は Quartus II ソフトウェアを使用するソフト実装で次の 64 ディープ モードをサポートします 64( 深さ ) 8( 幅 ) 64( 深さ ) 9( 幅 ) 64( 深さ ) 10( 幅 )

3 ローカル インタコネクトおよびダイレクト リンク インタコネクト 1-3 図 1-2: Arria 10 デバイスの LAB と MLAB 構造 MLAB をレギュラー LAB として 使用するか デュアルポートSRAM として コンフィギュレーション できます -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 LAB Control Block MLAB をレギュラー LAB として 使用するか デュアルポートSRAM として コンフィギュレーション できます LAB Control Block -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 MLAB LAB ローカル インタコネクトおよびダイレクト リンク インタコネクト それぞれの LAB は 40 出力をドライブ アウトすることができます 20 出力の 2 つの グループは ダイレクト リンク インタコネクトを介して隣接する LAB を直接駆動すること ができます このダイレクト リンクによる接続機能は ロウおよびカラム インタコネクトの使用が最小限 で済むため さらに高い性能と柔軟性を提供します ローカル インタコネクトは カラム インタコネクトとロウ インタコネクト 同じ LAB の 出力を使用して 同じ LAB で を駆動します 左側または右側の隣接する LAB MLAB ブロック あるいは DSP デジタル信号処理 ブロッ クは ダイレクト リンク接続を使用して LAB のローカル インタコネクトを駆動することが できます

4 1-4 共有演算チェイン インタコネクトとキャリー チェイン インタコネクト 図 1-3: Arria 10 デバイスの LAB ローカル インタコネクトおよびダイレクト リンク インタコネクト 左の LAB MLAB/M20K メモリ ブロック DSP ブロック または IOE アウトプットからのダイレクトリンク インタコネクト s 右の LAB MLAB/M20K メモリ ブロック DSP ブロック または IOE アウトプットからのダイレクトリンク インタコネク s 左側へのダイレクトリンク インタコネクト ローカル インタコネクト 右側へのダイレクトリンク インタコネクト MLAB LAB 共有演算チェイン インタコネクトとキャリー チェイン インタコネクト 間にはキャリー チェインおよび共有演算チェインという 2 つの専用パスがあります デバイスは LAB 内に拡張されたインタコネクト構造を有し 効率的な演算機能のために共有演算チェインとキャリー チェインを配線します こうした 間の接続はローカル インタコネクトをバイパスします Quartus II コンパイラはこれらのリソースを自動的に利用して使用率と性能を向上させます

5 LAB コントロール信号 1-5 図 1-4: 共有演算チェイン インタコネクトとキャリー チェイン インタコネクト LABの間の ローカル インタコネクト 配線 1 2 ローカル インタコネクト 3 隣接への キャリー チェイン および共有演算チェイン 配線 LAB コントロール信号 それぞれの LAB は にコントロール信号を駆動するための専用ロジックを含んでおり 2 つ の独立したクロック ソースと 3 つのクロック イネーブル信号を有します LAB コントロール ブロックは 2 つのクロック ソースと 3 つのクロック イネーブル信号を 使用して最大 3 つのクロックを生成します 各クロックとクロック イネーブル信号はリンクさ れます クロック イネーブル信号がディアサートされると 対応する LAB ワイドのクロック信号はオ フになります LAB ロウ クロック[5..0]と LAB ローカル インタコネクトは LAB ワイドのコントロール信号を 生成します MultiTrack インタコネクトに固有の低スキューは データの他にクロックおよびコ ントロール信号を分配することができます MultiTrack インタコネクトは デザイン ブロック 間およびデザイン ブロック内の接続に使用される長さと速度が異なる最適性能の連続配線ライ ンで構成されます クリアおよびプリセット ロジック コントロール レジスタのクリア信号のロジックは LAB ワイド信号によって制御されます は非同期の クリア機能を直接サポートします レジスタ プリセットは NOT-gate push-back ロジックとし て Quartus II ソフトウェアに実装されています 各 LAB は最大 2 つのクリアをサポートしま す

6 1-6 リソース Arria 10 デバイスは デバイス内のすべてのレジスタをリセットするデバイス ワイドのリセット ピン (DEV_CLRn) を提供します DEV_CLRn ピンはコンパイルの前に Quartus II ソフトウェアでイネーブルすることができます このデバイス ワイドのリセット信号は 他のすべてのコントロール信号よりも優先されます 図 1-5: Arria 10 デバイスの LAB ワイド コントロール信号 次の図は LAB 内のクロック ソースとクロック イネーブル信号を表しています Dedicated Row LAB Clocks 6 6 LAB ごとに 2 つの固有のクロック信号があります 6 Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect Local Interconnect labclk0 labclk1 labclk2 syncload labclr1 labclkena0 またはasyncload またはlabpreset labclkena1 labclkena2 labclr0 synclr リソース 各 には 2 つの組み合わせアダプティブ (A) と 4 つのレジスタ間で分割できる多様な ベースのリソースが含まれています 2 つの組み合わせ A の最大 8 入力を使用して 1 つの に 2 つのファンクションのさまざまな組み合わせを実装することができます この適応性により は 4 入力 アーキテクチャとの完全な下位互換性を有します 最大 6 入力を有する任意のファンクションや特定の 7 入力ファンクションを 1 つの に実装することも可能です 1 つの には 4 つのプログラマブル レジスタが含まれます 各レジスタはそれぞれ 次のポートを有します

7 出力 1-7 データ クロック 同期および非同期クリア 同期ロード グローバル信号 汎用 I/O GPIO ピン あるいは任意の内部ロジックで レジスタのクロ ック イネーブル信号 クロック コントロール信号 およびクリア コントロール信号を駆動 することができます 組み合わせファンクションでは レジスタがバイパスされ ルックアップ テーブル の 出力が の出力に直接駆動します 注: Quartus II ソフトウェアは 最適化されたパフォーマンスを提供するために を自動的に コンフィギュレーションします 図 1-6: Arria 10 デバイスにおける の上位レベルのブロック図 shared_arith_in carry_in Combinational/ Memory A0 6-Input labclk adder0 reg0 reg1 一般配線へ adder1 6-Input reg2 Combinational/ Memory A1 shared_arith_out carry_out reg3 出力 各 における一般配線出力は ローカル ロウ およびカラム配線リソースを駆動します 2 つの 出力はカラム ロウ あるいはダイレクト リンク配線接続を駆動することができ ます 加算器 またはレジスタ出力は 出力を駆動することができます なお レジスタが ある出力を駆動している状態で または加算器は別の出力を駆動することができます レジスタ パッキングは まったく別のレジスタと組み合わせロジックを 1 つの 内にパッ キングすることによってデバイスの稼働率を向上させます フィッティングを向上させるため

8 1-8 動作モード の別のメカニズムは レジスタ出力を同じ の 内にフィード バックできるようにすることです そうすることで レジスタは自身のファンアウト とパッキングされます は 加算器または の出力のレジスタされたバージョンとレジスタされていないバージョンをドライブ アウトすることもできます 図 1-7: Arria 10 デバイスの 接続の詳細 shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr GND 3-Input + CLR D Q Row, Column Direct Link Routing 3 3-Input CLR D Q Row, Column Direct Link Routing 3 3-Input + CLR D Q Row, Column Direct Link Routing 3-Input VCC CLR D Q Row, Column Direct Link Routing shared_arith_out carry_out 動作モード Arria 10 の は 次のいずれかのモードで動作します ノーマル モード 拡張 モード 演算モード 共有演算モード

9 ノーマル モード 1-9 ノーマル モード ノーマル モードでは 2 つのファンクションまたは最大 6 入力の 1 つのファンクションを 1 つの に実装することができます LAB ローカル インタコネクトからの最大 8 データ入力は 組み合わせロジックの入力になります は 完全に独立したファンクションの特定の組み合わせや共通の入力を有するファンクションのさまざまな組み合わせをサポートすることができます Quartus II のコンパイラは への入力を自動的に選択します ノーマル モードの はレジスタ パッキングをサポートします

10 1-10 ノーマル モード 図 1-8: ノーマル モードの なお ここで示すものよりも入力数が少ないファンクションの組み合わせもサポートされています たとえば 次の入力数を有するファンクションの組み合わせがサポートされます 例 :4 と 3 3 と 3 3 と 2 および 5 と 2 combout0 5-Input combout0 combout1 5-Input combout1 5-Input 3-Input combout0 combout1 6-Input combout0 5-Input combout0 6-Input combout0 combout1 6-Input combout1 2 つの 5 入力ファンクションを 1 つの にパッキングする際 これらのファンクションは少なくとも 2 つの共通入力を有している必要があります 共通入力は と です 4 入力ファンクションと 5 入力ファンクションの組み合わせでは 1 つの共通入力 ( または のいずれか ) が必要です 2 つの 6 入力ファンクションを 1 つの に実装する場合 4 入力を共有する必要があり 組み合わせファンクションは同じでなければなりません 使用頻度の低いデバイスでは Quartus II ソフトウェアを使用して 1 つの に配置できるファンクションを別の に実装することにより 最高のパフォーマンスを実現することができます デバイスの使用率が高くなり始める

11 ノーマル モード 1-11 と Quartus II ソフトウェアは自動的に Arria 10 の を最大限に活用します Quartus II のコンパイラは共通入力を使用するファンクションまたは完全に独立したファンクションを自動的に検索します これらのファンクションを 1 つの に配置することにより デバイスのリソースを効率的に使用します なお ロケーション アサインメントを設定することによってリソース使用量を手動でコントロールすることもできます 図 1-9: ノーマル モードの入力ファンクション labclk 6-Input reg0 reg1 一般配線へ これらの入力はレジスタ パッキングで使用できます reg2 reg3 次の入力を使用して任意の 6 入力ファンクションを実装することができます と または と および 入力を使用する場合 次の出力が得られます register0 またはバイパスされた register0 に駆動される出力 register1 またはバイパスされた register1 に駆動される出力 register2 または register3 へのパッキングされたレジスタ入力として 使用可能な 入力または 入力のいずれかを使用することができます および 入力を使用する場合 次の出力が得られます

12 1-12 拡張 モード register2 またはバイパスされた register2 に駆動される出力 register3 またはバイパスされた register3 に駆動される出力 register0 または register1 へのパッキングされたレジスタ入力として 使用可能な 入力または 入力のいずれかを使用することができます 拡張 モード 図 1-10: Arria 10 デバイスの拡張 モードでサポートされる 7 入力ファンクションのテンプレート labclk Extended reg0 reg1 一般配線へ この入力はレジスタ パッキングで使用できます reg2 reg3 次の入力を使用して 7 入力ファンクションを単一の に実装することができます または 入力を使用する場合 次の出力が得られます register0 またはバイパスされた register0 に駆動される出力 register1 またはバイパスされた register1 に駆動される出力 register2 または register3 へのパッキングされたレジスタ入力として 入力を使用することができます

13 演算モード 1-13 入力を使用する場合 次の出力が得られます register2 またはバイパスされた register2 に駆動される出力 register3 またはバイパスされた register3 に駆動される出力 register0 または register1 へのパッキングされたレジスタ入力として 入力を使用することができます 演算モード 演算モードの は 2 つの専用全加算器と共に 2 つの 4 入力 を 2 組使用します 専用加算器は がプリ加算ロジックを実行することを可能にします そのため 各加算器は 2 つの 4 入力ファンクションの出力を加算することができます は組み合わせロジックの出力と加算器のキャリー出力の同時使用をサポートします 加算器の出力は この動作では無視されます 組み合わせロジックの出力と加算器を併用すると このモードを使用することができるファンクションのリソースを最大 50% 節約します また 演算モードではクロック イネーブル カウンタ イネーブル 同期アップ / ダウン コントロール 加算 / 減算コントロール 同期クリア および同期ロードを提供します クロック イネーブル カウンタ イネーブル 同期アップ / ダウン コントロール および加算 / 減算コントロールの各信号は LAB ローカル インタコネクトのデータ入力によって生成されます これらのコントロール信号は 内の 4 つの の間で共有される入力に使用できます 同期クリア オプションと同期ロード オプションは LAB 内のすべてのレジスタに影響する LAB ワイド信号です これらの信号はレジスタごとに個別にディセーブルまたはイネーブルすることができます Quartus II ソフトウェアは カウンタによって使用されていないレジスタを自動的に他の LAB に配置します

14 1-14 演算モード 図 1-11: Arria 10 デバイスにおける演算モードの carry_in adder0 reg0 adder1 reg1 一般配線へ reg2 carry_out reg3 キャリー チェイン キャリー チェインは 演算モードまたは共有演算モードで 専用加算器間の高速キャリー ファンクションを提供します Arria 10 デバイスの 2 ビット キャリー選択機能は 内のキャリー チェインの伝播遅延を半減させます チャリー チェインは LAB 内の最初の または 5 番目の のいずれかで開始することができます 最後のキャリー アウト信号は に接続され そこでローカル ロウ カラムのいずれかのインタコネクトに供給されます 高ファンイン演算ファンクションが実装される際 デバイス内の 1 つの小さな領域で配線が密集することを防ぐため LAB は 次の LAB に接続する前に LAB の上半分また下半分のいずれかのみを使用するキャリー チェインをサポートすることができます これにより LAB 内の の残り半分は ノーマル モードでより狭いファンイン ファンクションを実装する際に使用できます 最初の LAB 内の上位 5 つの を使用するキャリー チェインは カラム内で次の LAB の の上半分に取り込みます また 最初の LAB 内の下位 5 つの を使用するキャリー チェインは カラム内で次の LAB の の下半分に取り込みます なお LAB カラムの上半分と MLAB カラムの下半分をバイパスすることができます Quartus II のコンパイラは 複数の LAB を自動的にリンクさせることにより 20 個以上の ( 演算モードまたは共有演算モードでは 10 個の ) で構成される長いキャリー チェインを作成します フィッティング機能を強化するため 長いキャリー チェインは垂直に並べ TriMatrix メモリおよび DSP ブロックへの水平方向の接続を高速化することができます キャリー チェインはカラム全体に延長することができます

15 共有演算モード 1-15 共有演算モード 共有演算モードの は 内に 3 入力加算機能を実装することができます このモードでは は 4 つの 4 入力 で構成されます 各 は 3 入力の合計または 3 入力のキャリーのいずれかを計算します キャリー計算の出力は 共有演算チェインと呼ばれる専用の接続を使用して次の加算器に供給されます 図 1-12: Arria 10 デバイスにおける共有演算モードの shared_arith_in carry_in labclk reg0 reg1 一般配線へ reg2 shared_arith_out reg3 carry_out 共有演算チェイン 拡張演算モードで使用可能な共有演算チェインは による 3 入力加算器の実装を可能にします これにより 大きな加算器ツリーや相関器ファンクションを実装するにあたって必要なリソースが大幅に減少します 共有演算チェインは LAB 内の最初の または 6 番目の のいずれかで開始することができます キャリー チェインと同様 代替 LAB カラム内の共有演算チェインの上半分と下半分はバイパスすることができます この機能により 共有演算チェインを LAB 内の の半分でカスケード接続し 別の半分を幅の狭いファンイン ファンクションに使用できます すべての LAB でカラムの上半分はバイパス可能です また MLAB ではカラムの下半分がバイパス可能です Quartus II のコンパイラは 複数の LAB を自動的にリンクさせることにより 20 個以上の ( 演算モードまたは共有演算モードでは 10 個の ) で構成される長い共有演算チェインを作成します フィッティング機能を強化するため 長い共有演算チェインは垂直に並べ TriMatrix

16 1-16 LAB 消費電力管理方法 メモリおよび DSP ブロックへの水平方向の接続を高速化することができます 共有演算チェインはカラム全体に延長することができます LAB 消費電力管理方法 以下の方法を使用して LAB 内のスタティックおよびダイナミック消費電力を管理します Arria 10 の LAB は高性能モードまたは低消費電力モードで動作します Quartus II ソフトウェアは ユーザーのデザインに合わせて LAB の消費電力モードを自動的に最適化します クロック ( 特に LAB クロック ) はダイナミック消費電力の大部分を消費します 各 LAB のクロックおよびクロック イネーブル信号はリンクされ 共有されるゲート クロックで制御することができます LAB ワイドのクロック イネーブル信号を使用すると クロック ツリーの全体をディセーブルせずに LAB ワイド クロックをゲートすることができます レジスタ済みロジックの HDL コードでは クロック イネーブル構造を使用します 関連情報 Quartus II ハンドブック 消費電力の最適化 の章 LAB 内のスタティック消費電力およびダイナミック消費電力の実装に関する詳細を提供します 改訂履歴 日付バージョン変更内容 2013 年 12 月 初版

Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール、Cyclone Vデバイス・ハンドブック、Volume 1、第1章

Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール、Cyclone Vデバイス・ハンドブック、Volume 1、第1章 June 2012 CV-52001-2.0 CV-52001-2.0 この章では Cyclone V コア ファブリック内のロジック アレイ ブロック (LAB) の機能を説明します LAB は ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するためにコンフィギュレーションできるアダプティブ ロジック モジュール () として知られる基本的なビルディング ブロックで構成されています

More information

ロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール

ロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール 1 AV-52001 署名 この章では ArriaV コア ファブリックのロジック アレイ ブロック (LAB) の機能について説明します LAB は ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するようにコンフィギュレーションできるアダプティブ ロジック モジュール () として知られる基本ビルディング ブロックで構成されています ArriaV デバイス内で使用可能な

More information

Stratix IVデバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール, Stratix IV Device Handbook, Volume 1, Ch 2

Stratix IVデバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール, Stratix IV Device Handbook, Volume 1, Ch 2 2010?9? 2010 SIV51002-3.1 SIV51002-3.1 この章では Stratix IV コア ファブリックのロジック アレイ ブロック (LAB) の機能について説明します LAB は ロジック ファンクション 演算ファンクション およびレジスタ ファンクションのコンフィギュレーションに使用可能な から構成されます ロジック アレイ ブロック (LAB) およびアダプティブ

More information

インテル® Stratix®10 デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール・ユーザーガイド

インテル®  Stratix®10 デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール・ユーザーガイド 更新情報 フィードバック 最新版をウェブからダウンロード : PDF HTML 目次 目次 1 インテル Stratix デバイスの LAB および の概要... 3 2 HyperFlex レジスター... 4...5 3.1 LAB... 5 3.1.1 MLAB... 6 3.1.2 ローカル インターコネクトおよびダイレクトリンク インターコネクト...6 3.1.3 キャリーチェーンのインターコネクト...

More information

DDR3 SDRAMメモリ・インタフェースのレベリング手法の活用

DDR3 SDRAMメモリ・インタフェースのレベリング手法の活用 WP-01034-1.0/JP DLL (PVT compensation) 90 PLL PVT compensated FPGA fabric 90 Stratix III I/O block Read Dynamic OC T FPGA Write Memory Run Time Configurable Run Time Configurable Set at Compile dq0 dq1

More information

Microsoft Word - quick_start_guide_16 1_ja.docx

Microsoft Word - quick_start_guide_16 1_ja.docx Quartus Prime ソフトウェア ダウンロードおよびインストール クイック スタート ガイド 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Intel FPGA, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words

More information

AN 630: アルテラCPLD におけるリアルタイムISP およびISP クランプ

AN 630: アルテラCPLD におけるリアルタイムISP およびISP クランプ CPLD ISP ISP この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください AN-630-1.0 アプリケーション ノート このアプリケーションノートでは MAX II および MAX V デバイスにおけるリアルタイム ISP(In-System Programmability)

More information

ウォッチドッグ・タイマ、ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル(TRM)

ウォッチドッグ・タイマ、ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル(TRM) 11? 2012? cv_54024-1.2 cv_54024-1.2 ウォッチドッグ タイマの主な機能は 無応答ステートから回復するシステムの方法を提供することです ハード プロセッサ システム (HPS) は レベル 4(L4) のペリフェラル バスに接続された 2 つのプログラム可能なウォッチドッグ タイマを提供しています ウォッチドッグ タイマは Synopsys DesignWare APB

More information

A-AN pdf

A-AN pdf JQFP BGA 1999 1 ver. 4 Application Note 71 J QFPFineLine BGA TM BGA JQFPBGA JQFP QFPBGA JQFP BGA JQFP BGA J QFP J QFP QFP QFP 125 QFP QFP QFPQFP Carrier & Development Socket Altera Corporation Page 1 A-AN-071-04/J

More information

3-2 Arria 10 デバイスでサポートされる動作モード A10-DSP Arria 10 デバイスでサポートされる動作モード 表 3-1: Arria 10 デバイスにおける可変精度 DSP ブロックの動作モード 可変精度 DSP ブロックのリソース 1 つの可変精度 DSP

3-2 Arria 10 デバイスでサポートされる動作モード A10-DSP Arria 10 デバイスでサポートされる動作モード 表 3-1: Arria 10 デバイスにおける可変精度 DSP ブロックの動作モード 可変精度 DSP ブロックのリソース 1 つの可変精度 DSP 3 2014.08. A10-DSP 署名 この章では 高性能デジタル信号処理 (DSP) アプリケーションでより高いビット精度をサポートするにあたって Arria 10 デバイスの可変精度 DSP ブロックがどのように最適化されるかについて説明します 2014. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE,

More information

AN 357: Error Detection & Recovery Using CRC in Altera FPGA Devices

AN 357: Error  Detection & Recovery Using CRC in Altera FPGA Devices 2008 年 7 月 ver. 1.4 アルテラ FPGA デバイスの CRC によるエラー検出およびリカバリ Application Note 357 概要 航空電子 テレコム システム コントロール および軍事用アプリケーションの分野で使用されるクリティカルな用途では 以下ができることが重要です FPGA デバイスに格納されたコンフィギュレーション データが正確であるかを確認する システムにコンフィギュレーション

More information

AN 611:3G-SDI レベルB とデュアル・リンクHD-SDI(SMPTE372)リファレンス・デザインのマッピング

AN 611:3G-SDI レベルB とデュアル・リンクHD-SDI(SMPTE372)リファレンス・デザインのマッピング AN-611-1.0 この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください このリファレンス デザインは Altera SDI MegaCore ファンクションおよびオーディオ ビデオ開発キット Stratix IV GX エディションを使用して 3 ギガビット / 秒のシリアル

More information

インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

インテル®  Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック 更新情報 フィードバック 最新版をウェブからダウンロード : PDF HTML 目次 目次 1 Arria 10 デバイスにおけるロジック アレイ ブロックおよびアダプティブ ロジック モジュール... 7 1.1 LAB... 7 1.1.1 MLAB... 8 1.1.2 ローカル インターコネクトおよびダイレクト リンク インターコネクト...9 1.1.3 共有演算チェーン インターコネクトおよびキャリー

More information

2-2 デザイン ガイドライン 表 2-1: 容量と分配 A10-MEMORY タイプ Arria 10 GX Arria 10 GT Arria 10 SX 製品ライン ブロック数 M20K RAM ビット数 (Kb) ブロック数 MLAB RAM ビット数 (Kb) トータル RAM ビット数

2-2 デザイン ガイドライン 表 2-1: 容量と分配 A10-MEMORY タイプ Arria 10 GX Arria 10 GT Arria 10 SX 製品ライン ブロック数 M20K RAM ビット数 (Kb) ブロック数 MLAB RAM ビット数 (Kb) トータル RAM ビット数 2 A10-MEMORY 署名 デバイス内のエンベデッド メモリ ブロックには柔軟性があり デザイン要件に合った最適な小規模メモリ アレイおよび大規模メモリ アレイを提供できるようデザインされています 関連情報 Arria 10 Device Handbook: Known Issues >Arria 10 Device Handbook の章にて予定される更新をリストします エンベデッド メモリのタイプ

More information

Cyclone III デバイス・ファミリの メモリ・ブロック

Cyclone III デバイス・ファミリの メモリ・ブロック この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください Cyclone III デバイス ファミリ (Cyclone III および Cyclone III LS デバイス ) は アルテラの Cyclone III デバイス ファミリのデザインのオンチップ メモリの要件に対応するエンベデッド

More information

Cyclone IIIデバイスのI/O機能

Cyclone IIIデバイスのI/O機能 7. Cyclone III I/O CIII51003-1.0 2 Cyclone III I/O 1 I/O 1 I/O Cyclone III I/O FPGA I/O I/O On-Chip Termination OCT Quartus II I/O Cyclone III I/O Cyclone III LAB I/O IOE I/O I/O IOE I/O 5 Cyclone III

More information

8B10Bエンコーダ/デコーダMegaCoreファンクション・ユーザガイド

8B10Bエンコーダ/デコーダMegaCoreファンクション・ユーザガイド 8B10B / MegaCore 101 Innovation Drive San Jose, CA 95134 (408) 544-7000 www.altera.com MegaCore : 7.1 : 2007 5 Copyright 2007 Altera Corporation. All rights reserved. Altera, The Programmable Solutions

More information

MAX 10 高速LVDS I/Oユーザー・ガイド

MAX 10 高速LVDS I/Oユーザー・ガイド MAX 10 高速 LVDS I/O ユーザー ガイド 更新情報 UG-M10LVDS 101 Innovation Drive San Jose, CA 95134 www.altera.com 目次 -2 目次 MAX 10 高速 LVDS I/O の概要... 1-1 アルテラ ソフト LVDS 実装の概要...1-2 MAX 10 高速 LVDS のアーキテクチャと機能... 2-1 MAX

More information

Virtex-6 Clocking

Virtex-6 Clocking Spartan-6 クロックリソース Proprietary to PALTEK CORPORATION 1 AGENDA はじめに クロックネットワーク クロックマネージメントタイル (CMT) 使用例 2 AGENDA はじめに クロックネットワーク クロックマネージメントタイル (CMT) 使用例 3 高速なクロッキング 新型アプリケーションには複雑なクロック要件が必要 : 高速クロック信号

More information

USB-Blasterダウンロード・ケーブル・ユーザガイド

USB-Blasterダウンロード・ケーブル・ユーザガイド USB-Blaster 101 Innovation Drive San Jose, CA 95134 www.altera.com 2.3 2007 5 UG-USB81204-2.3 P25-10325-03 Copyright 2007 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company,

More information

2D/3D CAD データ管理導入手法実践セミナー Autodesk Vault 最新バージョン情報 Presenter Name 2013 年 4 月 2013 Autodesk

2D/3D CAD データ管理導入手法実践セミナー Autodesk Vault 最新バージョン情報 Presenter Name 2013 年 4 月 2013 Autodesk 2D/3D CAD データ管理導入手法実践セミナー Autodesk Vault 最新バージョン情報 Presenter Name 2013 年 4 月 2013 Autodesk Autodesk Vault 2014 新機能 操作性向上 Inventor ファイルを Vault にチェックインすることなくステータス変更を実行できるようになりました 履歴テーブルの版管理を柔軟に設定できるようになりました

More information

Arria 10におけるプロトコル経由のCvP初期化およびパーシャル・リコンフィギュレーション ユーザーガイド

Arria 10におけるプロトコル経由のCvP初期化およびパーシャル・リコンフィギュレーション ユーザーガイド Arria 10 におけるプロトコル経由の CvP 初期化およびパーシャル リコンフィギュレーションユーザーガイド 更新情報 UG-20010 101 Innovation Drive San Jose, CA 95134 www.altera.com 目次 -2 目次 Arria 10 における CvP の初期化...1-1 CvP システム... 1-1 CvP を使用するメリット... 1-2

More information

Microsoft Word - HowToSetupVault_mod.doc

Microsoft Word - HowToSetupVault_mod.doc Autodesk Vault 環境設定ガイド Autodesk Vault をインストール後 必要最小限の環境設定方法を説明します ここで 紹介しているのは一般的な環境での設定です すべての環境に当てはまるものではありません 1 条件 Autodesk Data Management Server がインストール済み Autodesk Vault Explorer がクライアント PC にインストール済み

More information

CANコントローラ、ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル(TRM)

CANコントローラ、ハード・プロセッサ・システム(HPS)のテクニカル・リファレンス・マニュアル(TRM) November 2012 cv_54025-1.2 cv_54025-1.2 ハードウェア プロセッサ システム (HPS) は Cortex -A9 マイクロプロセッサ ユニット (MPU) サブシステム ホスト プロセッサ および CAN プロトコルで使用するダイレクト メモリ アクセス (DMA) コントローラでのシリアル通信用に 2 つのコントローラ エリア ネットワーク (CAN) コントローラを提供しています

More information

デュアルDIMM DDR2およびDDR3 SDRAMのボード・デザイン・ガイドライン、外部メモリ・インタフェース・ハンドブック、Volume 2、第5章

デュアルDIMM DDR2およびDDR3 SDRAMのボード・デザイン・ガイドライン、外部メモリ・インタフェース・ハンドブック、Volume 2、第5章 5? 2012? EMI_DG_005-2.0 EMI_DG_005-2.0 この章では デュアル バッファなし DIMM (UDIMM) DDR2 および DDR3 SDRAM インタフェースの実装のガイドラインについて説明します この章では デュアル DIMM 構成を次の条件で使用して データ信号のシグナル インテグリティに対する影響を説明します 1 スロット実装対 2 スロット実装 DIMM

More information

Xpand! Plug-In Guide

Xpand! Plug-In Guide Xpand! Version 1.0 Copyright 2006 Digidesign, a division of Avid Technology, Inc. All rights reserved. This guide may not be duplicated in whole or in part without the express written consent of Digidesign.

More information

Microsoft PowerPoint - 3.3タイミング制御.pptx

Microsoft PowerPoint - 3.3タイミング制御.pptx 3.3 タイミング制御 ハザードの回避 同期式回路と非同期式回路 1. 同期式回路 : 回路全体で共通なクロックに合わせてデータの受け渡しをする 通信における例 :I 2 C(1 対 N 通信 ) 2. 非同期式回路 : 同一のクロックを使用せず データを受け渡す回路間の制御信号を用いてデータの受け渡しをす 通信における例 :UART(1 対 1 通信 ) 2 3.3.1 ハザード 3 1 出力回路のハザード

More information

MAX 10高速LVDS I/Oユーザーガイド

MAX 10高速LVDS I/Oユーザーガイド MAX 10 高速 LVDS I/O ユーザーガイド 更新情報 UG-M10LVDS 101 Innovation Drive San Jose, CA 95134 www.altera.com 目次 -2 目次 MAX 10 高速 LVDS I/O の概要... 1-1 アルテラのソフト LVDS 実装の概要...1-2 MAX 10 高速 LVDS のアーキテクチャと機能... 2-1 MAX

More information

ソフトウェア基礎技術研修

ソフトウェア基礎技術研修 算術論理演算ユニットの設計 ( 教科書 4.5 節 ) yi = fi (x, x2, x3,..., xm) (for i n) 基本的な組合せ論理回路 : インバータ,AND ゲート,OR ゲート, y n 組合せ論理回路 ( 復習 ) 組合せ論理回路 : 出力値が入力値のみの関数となっている論理回路. 論理関数 f: {, } m {, } n を実現.( フィードバック ループや記憶回路を含まない

More information

Quartus II はじめてガイド - よく使用するロジック・オプション設定方法 (個別設定)

Quartus II はじめてガイド - よく使用するロジック・オプション設定方法 (個別設定) ALTIMA Corp. Quartus II はじめてガイドよく使用するロジック オプション設定方法 ( 個別設定方法 ) rev.1 ver.10 2011 年 4 月 ELSENA,Inc. Quartus II はじめてガイド よく使用するロジック オプション設定方法 ( 個別設定方法 ) rev.1 目次 1. はじめに... 3 2. 出力電流値の設定 ...4

More information

インテル® Cyclone® 10 LPデバイスの概要

インテル®  Cyclone® 10 LPデバイスの概要 更新情報 フィードバック 最新版をウェブからダウンロード : PDF HTML 目次 目次 Cyclone 10 LP デバイスの概要... 3 Cyclone 10 LP 機能の概要... 4 Cyclone 10 LP で使用可能なオプション... 5 Cyclone 10 LP の最大リソース...6 Cyclone 10 LP のパッケージプラン...6 Cyclone 10 LP の I/O

More information

MAX 10の汎用I/Oのユーザーガイド

MAX 10の汎用I/Oのユーザーガイド MAX 10 の汎用 I/O のユーザーガイド 更新情報 Quartus Prime Design Suite のための更新 16.0 101 Innovation Drive San Jose, CA 95134 www.altera.com 目次 -2 目次 MAX 10 I/O の概要...1-1 パッケージ別 MAX 10 デバイスの I/O リソース... 1-2 MAX 10 I/O バーティカル

More information

PowerPoint Presentation

PowerPoint Presentation 第 18 回 Autodesk Moldflow ライブヘルプ What s New Autodesk Moldflow 2018 オートデスク株式会社 プロダクトサポート Autodesk Moldflow ライブヘルプ Web 会議システムによる 気軽に参加いただく 1 時間のサポートセッション 目的 多くのユーザ様を直接ヘルプできる 直接フィードバックを頂くことができる (Q&A セッション

More information

Software Tag Implementation in Adobe Products

Software Tag Implementation in Adobe Products 2011 Adobe Systems Incorporated. All rights reserved. Software Tagging in Adobe Products Tech Note Adobe, the Adobe logo, and Creative Suite are either registered trademarks or trademarks of Adobe Systems

More information

プログラマブル論理デバイス

プログラマブル論理デバイス 第 8 章プログラマブル論理デバイス 大阪大学大学院情報科学研究科今井正治 E-mail: imai@ist.osaka-u.ac.jp http://www-ise.ist.osaka-u.ac.jp/~imai/ 26/2/5 26, Masaharu Imai 講義内容 PLDとは何か PLA FPGA Gate Arra 26/2/5 26, Masaharu Imai 2 PLD とは何か

More information

「電子政府推奨暗号の実装」評価報告書

「電子政府推奨暗号の実装」評価報告書 2011 情財第 399 号 情報セキュリティ対策基盤整備事業 電子政府推奨暗号の実装 評価報告書 平成 24 年 12 月 [ 改訂履歴 ] 日付改訂内容 2012 年 12 月 11 日評価報告書初版発行 2012 年 12 月 21 日 2. 評価結果 内のデータを修正 ( 表 1-1 表 1-2 表 2-1 表 2-2 表 3-1 表 3-2 表 4-1 表 4-2 表 5-1 表 5-2

More information

X-Form Plug-in Guide

X-Form Plug-in Guide X-Form Plug-in Version 7.2 Copyright 2006 Digidesign, a division of Avid Technology, Inc. All rights reserved. This guide may not be duplicated in whole or in part without the express written consent of

More information

NOTICE The information contained in this document is believed to be accurate in all respects but is not warranted by Mitel Networks Corporation (MITEL

NOTICE The information contained in this document is believed to be accurate in all respects but is not warranted by Mitel Networks Corporation (MITEL MiVoice 6725ip Microsoft Lync Phone 41-001367-06 REV02 クイックスタートガイド NOTICE The information contained in this document is believed to be accurate in all respects but is not warranted by Mitel Networks Corporation

More information

SonicWALL SSL-VPN 4000 導入ガイド

SonicWALL SSL-VPN 4000 導入ガイド COMPREHENSIVE INTERNET SECURITY SonicWALL セキュリティ装置 SonicWALL SSL-VPN 4000 導入ガイド 1 2 3 4 5 6 7 8 9-1 2 - 3 1 4 - 5 2 1. 2. 3 6 3 1. 2. 3. 4. 5. - 7 4 4 8 1. 2. 3. 4. 1. 2. 3. 4. 5. - 9 6. 7. 1. 2. 3. 1.

More information

SOPC Builder ペリフェラル 簡易ユーザ・ガイド - PIO (Parallel I/O)

SOPC Builder ペリフェラル 簡易ユーザ・ガイド - PIO (Parallel I/O) ALTIMA Corp. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) ver.1.0 2010 年 8 月 ELSENA,Inc. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) 目次 1. はじめに... 3 2. PIO 概要... 3 2-1. PIO 概要... 3 2-2. PIO

More information

スライド 1

スライド 1 東北大学工学部機械知能 航空工学科 2018 年度クラス C3 D1 D2 D3 情報科学基礎 I 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x n ), i

More information

AN 477: Designing RGMII Interface with HardCopy

AN 477: Designing RGMII Interface with HardCopy FPGA および HardCopy デバイスとの RGMII インタフェースの設計 ver. 1.0 Application Note 477 はじめに RGMII(Reduced Gigabit Media Independent Interface) は IEEE 802.3z GMII に代わるもので ピン数の削減が図られています ピン数の削減は クロックの立ち上がりと立ち下がりの両エッジでデータをやりとりし

More information

PowerPoint Presentation

PowerPoint Presentation Up & Ready シリーズ August 2016 シングルユーザーサブスクリプションガイドサブスクリプション注文後 ~ソフトウェア起動までの流れ Shihori Sakurai Customer Service & Support シングルユーザーサブスクリプションガイドコンテンツ P.3-P.6 P.7-P.14 P.15-P.24 P.25-P.34 シングルユーザーサブスクリプション基本情報

More information

Microsoft PowerPoint - 7.Arithmetic.ppt

Microsoft PowerPoint - 7.Arithmetic.ppt 第 7 章デジタル演算回路 1 デジタル信号処理音声, 音楽, 通信信号 信号 = 符号付き 2 進データ 負の数値の表現方法 2 2 進数 n ビット n-1 =Σb i 2 i 0 2 の補数 +=2 n n-1 n-1 2 n =1+Σb i 2 i +Σb i 2 i 0 0 n-1 =2 n ー =1+Σb i 2 i 0 3 2 進数の補数 2 の補数 各桁のビットを反転した後で最下位に

More information

光インタフェースによる銅配線技術の限界の克服

光インタフェースによる銅配線技術の限界の克服 光インタフェースによる銅配線技術の限界の克服 WP-01161-1.0 ホワイト ペーパー このホワイト ペーパーでは FPGA に搭載された光インタフェース技術が距離 消費電力 ポート密度 コスト 回路基板の複雑化といった ディスクリート銅配線接続に伴う問題をどのように克服するのかについて解説します チップ対チップ チップ対モジュール ラック対ラック システム対システムといったさまざまなインタフェースのデータ

More information

untitled

untitled SUBJECT: Applied Biosystems Data Collection Software v2.0 v3.0 Windows 2000 OS : 30 45 Cancel Data Collection - Applied Biosystems Sequencing Analysis Software v5.2 - Applied Biosystems SeqScape Software

More information

JABRA BT

JABRA BT USER MANUAL ....................................................... 2 JABRA BT3030..................................... 2............................................ 3...........................................................

More information

Microsoft PowerPoint LC_15.ppt

Microsoft PowerPoint LC_15.ppt ( 第 15 回 ) 鹿間信介摂南大学理工学部電気電子工学科 特別講義 : 言語を使った設計 (2) 2.1 HDL 設計入門 2.2 FPGA ボードの設計デモ配布資料 VHDL の言語構造と基本文法 2.1 HDL 設計入門 EDAツール : メンター社製品が有名 FPGAベンダーのSW 1 1 仕様設計 にも簡易機能あり 2 3 2 HDLコード記述 3 論理シミュレーション 4 4 論理合成

More information

ヤマハDante機器と他社AES67機器の接続ガイド

ヤマハDante機器と他社AES67機器の接続ガイド はじめに AES67 は 高性能なデジタル IP ネットワークの相互接続を実現するための標準規格です AES67 は や Ravenna Q-LAN Livewire WheatNet などの異なるネットワーク規格で構築されたシステム間で オーディオ信号を送受信する手段を提供します ヤマハも 機器のアップデートにより順次 AES67 への対応を開始し 第一弾としてデジタルミキシングコンソール CL/QL

More information

計数工学実験/システム情報工学実験第一 「ディジタル回路の基礎」

計数工学実験/システム情報工学実験第一 「ディジタル回路の基礎」 計数工学実験 / システム情報工学実験第一 ディジタル回路の基礎 ( 全 3 回 ) システム 8 研 三輪忍 参考資料 五島正裕 : ディジタル回路 ( 科目コード 400060) 講義資料 ( ググれば出てくる ) 高木直史 : 論理回路, 昭晃堂 Altera: Cyclone II FPGA スターター開発ボードリファレンス マニュアル Altera: Introduction to Quartus

More information

RAM-ベース・シフト・レジスタ (ALTSHIFT_TAPS) メガファンクションのユーザーガイド

RAM-ベース・シフト・レジスタ (ALTSHIFT_TAPS) メガファンクションのユーザーガイド RAM?????????????ALTSHIFT_TAPS????????????????? 101 Innovation Drive San Jose, CA 95134 www.altera.com UG-01009-2.1 Subscribe 2010 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY,

More information

オンチップ・メモリ クイック・ガイド for Cyclone III

オンチップ・メモリ クイック・ガイド for Cyclone III ver.9.1 2010 年 1 月 1. はじめに アルテラ社製 FPGA デバイスにおいてオンチップ メモリ (FPGA 内部で RAM や ROM などを構成 ) を実現するには Memory Compiler メガファンクションを使用します Memory Compiler メガファンクションは Cyclone シリーズ, Arria シリーズ, Stratix シリーズ, HardCopy

More information

Adobe Acrobat DC 製品比較表

Adobe Acrobat DC 製品比較表 X X Adobe, the Adobe logo, Acrobat, the Adobe PDF logo, Creative Cloud, and Reader are either registered trademarks or trademarks of Adobe Systems Incorporated in the United States and/or other countries.

More information

Autodesk Fusion 360 Autodesk Fusion 360 Honda 3D Fusion 360 CAD Honda EV Autodesk Fusion 360 Honda D 3D Web Rinkak 3D 2016 Honda 3D CEATEC JAPAN

Autodesk Fusion 360 Autodesk Fusion 360 Honda 3D Fusion 360 CAD Honda EV Autodesk Fusion 360 Honda D 3D Web Rinkak 3D 2016 Honda 3D CEATEC JAPAN Xenoma GENKEI Autodesk Fusion 360 Autodesk Fusion 360 Honda 3D Fusion 360 CAD Honda EV Autodesk Fusion 360 Honda 2013 3D 3D Web Rinkak 3D 2016 Honda 3D CEATEC JAPAN 2016 Honda EV 2 Autodesk Fusion 360

More information

ScanFront300/300P セットアップガイド

ScanFront300/300P セットアップガイド libtiff Copyright (c) 1988-1996 Sam Leffler Copyright (c) 1991-1996 Silicon Graphics, Inc. Permission to use, copy, modify, distribute, and sell this software and its documentation for any purpose is hereby

More information

AutoCAD WS Mobile アプリケーション

AutoCAD WS Mobile アプリケーション AutoCAD WS アップデート オートデスク株式会社 伊勢崎俊明 AutoCAD WS アップデート ~2011 年 4 月 20 日 ~ Android 対応 AutoCAD WS Mobile 外部ストレージサービスとの接続 PDF DWF ファイルへのパブリッシュ Android 対応 AutoCAD WS Mobile アプリケーション 動作環境 :Android 2.1 以上 デバイス

More information

ベース0516.indd

ベース0516.indd QlikView QlikView 2012 2 qlikview.com Business Discovery QlikTech QlikView QlikView QlikView QlikView 1 QlikView Server QlikTech QlikView Scaling Up vs. Scaling Out in a QlikView Environment 2 QlikView

More information

AutoCAD道場-なぜ「レイアウト」がいいのか?

AutoCAD道場-なぜ「レイアウト」がいいのか? AutoCAD 道場 : AutoCAD 習得のための傾向と対策セッション 3 なぜ レイアウト がいいのか? オートデスクコンサルタント井上竜夫 20110802 Ver. 1.0 レイアウトの基本 モデル空間 実際に作図作業を行う空間 作図は原寸 1:1 で行うのが原則 レイアウト空間 図面レイアウトの作成を行う空間 レイアウトの使用 ビューポートを配置して 図面レイアウトを作成 印刷 ビューポートはモデル空間の要素をレイアウトに表示するための窓

More information

エレクトーンのお客様向けiPhone/iPad接続マニュアル

エレクトーンのお客様向けiPhone/iPad接続マニュアル / JA 1 2 3 4 USB TO DEVICE USB TO DEVICE USB TO DEVICE 5 USB TO HOST USB TO HOST USB TO HOST i-ux1 6 7 i-ux1 USB TO HOST i-mx1 OUT IN IN OUT OUT IN OUT IN i-mx1 OUT IN IN OUT OUT IN OUT IN USB TO DEVICE

More information

外部SQLソース入門

外部SQLソース入門 Introduction to External SQL Sources 外部 SQL ソース入門 3 ESS 3 ESS : 4 ESS : 4 5 ESS 5 Step 1:... 6 Step 2: DSN... 6 Step 3: FileMaker Pro... 6 Step 4: FileMaker Pro 1. 6 Step 5:... 6 Step 6: FileMaker Pro...

More information

スライド 1

スライド 1 東北大学工学部機械知能 航空工学科 2016 年度 5 セメスター クラス C3 D1 D2 D3 計算機工学 10. 組合せ回路 ( 教科書 3.4~3.5 節 ) 大学院情報科学研究科 鏡慎吾 http://www.ic.is.tohoku.ac.jp/~swk/lecture/ 組合せ論理回路 x1 x2 xn 組合せ論理回路 y1 y2 ym y i = f i (x 1, x 2,, x

More information

AWS Client VPN - ユーザーガイド

AWS Client VPN - ユーザーガイド AWS Client VPN ユーザーガイド AWS Client VPN: ユーザーガイド Copyright 2019 Amazon Web Services, Inc. and/or its affiliates. All rights reserved. Amazon's trademarks and trade dress may not be used in connection with

More information

TOEIC(R) Newsletter

TOEIC(R) Newsletter June 2009 No.105 TOEIC Newsletter TOEIC Newsletter No.105 June 2009 2 TOEIC Newsletter No.105 June 2009 3 4 TOEIC Newsletter No.105 June 2009 TOEIC Newsletter No.105 June 2009 5 6 TOEIC Newsletter No.105

More information

Jan/25/2019 errata_c17m11_10 S1C17 マニュアル正誤表 項目 リセット保持時間 対象マニュアル発行 No. 項目ページ S1C17M10 テクニカルマニュアル システムリセットコントローラ (SRC) 特性 19-3 S1C17M20/M

Jan/25/2019 errata_c17m11_10 S1C17 マニュアル正誤表 項目 リセット保持時間 対象マニュアル発行 No. 項目ページ S1C17M10 テクニカルマニュアル システムリセットコントローラ (SRC) 特性 19-3 S1C17M20/M Jan/25/2019 errata_c17m11_10 S1C17 マニュアル正誤表 項目 リセット保持時間 対象マニュアル発行 No. 項目ページ S1C17M10 テクニカルマニュアル 413180100 19.4 システムリセットコントローラ (SRC) 特性 19-3 S1C17M20/M21/M22/M23/M24/M25 テクニカルマニュアル 413556900 21.4 システムリセットコントローラ

More information

Quartus II クイック・スタートガイド

Quartus II クイック・スタートガイド ALTIMA Corp. Quartus II クイック スタートガイド ver.3.0 2010 年 8 月 ELSENA,Inc. 目次 1. はじめに... 3 2. Quartus II の基本操作フロー... 3 3. Quartus II の基本操作... 4 ステップ 1. プロジェクトの作成... 4 ステップ 2. デザインの作成... 4 ステップ 3. ファンクション シミュレーション...

More information

ScanFront 220/220P 取扱説明書

ScanFront 220/220P 取扱説明書 libtiff Copyright (c) 1988-1996 Sam Leffler Copyright (c) 1991-1996 Silicon Graphics, Inc. Permission to use, copy, modify, distribute, and sell this software and its documentation for any purpose is hereby

More information

ScanFront 220/220P セットアップガイド

ScanFront 220/220P セットアップガイド libtiff Copyright (c) 1988-1996 Sam Leffler Copyright (c) 1991-1996 Silicon Graphics, Inc. Permission to use, copy, modify, distribute, and sell this software and its documentation for any purpose is hereby

More information

(Microsoft PowerPoint - - ver3.pptx)

(Microsoft PowerPoint - - ver3.pptx) C-2 Inventor チューブ & パイプ活用による業務改善への取り組み 梶原工業株式会社 設計部 : 阿部和明 上山学 September 8, 2016 目次 梶原工業 ( カジワラ ) の紹介 改善への取り組み 問題点 3D CAD 活用への取り組み チューブ & パイプの活用による効果 まとめ カジワラの所在地 3 食品加工用加熱撹拌機 煮炊撹拌機 レオニーダー 加熱 冷却乳化機 クッキングミキサー

More information

オートモーティブ機能安全マニュアル Cyclone V FPGAおよびCyclone V SoC用

オートモーティブ機能安全マニュアル Cyclone V FPGAおよびCyclone V SoC用 オートモーティブ機能安全マニュアル Cyclone V FPGA および Cyclone V SoC 用 更新情報 MNL-1079 101 Innovation Drive San Jose, CA 95134 www.altera.com 目次 -2 オートモーティブ機能安全マニュアル Cyclone V FPGA および Cyclone V SoC 用 目次 オートモーティブの機能安全について...1-1

More information

News & Views Q1 2004

News & Views Q1 2004 NV-2004-Q1/JP Executive Viewpoint 2 Altera Corporation News & Views First Quarter 2004 Table of Contents 4 8 13 Altera, ACAP, ACCESS, ACEX, ACEX 1K, AMPP, APEX, APEX 20K, APEX 20KC, APEX 20KE, APEX II,

More information

LB IC Semiconductor Components Industries, LLC, 2013 August, 2013

LB IC Semiconductor Components Industries, LLC, 2013 August, 2013 http://onsemi.jp IC Semiconductor Components Industries, LLC, 2013 August, 2013 Δ Δ Δ μ μ μ Δ μ Δ μ μ μ μ μ μ μ μ μ Δ Δ μ μ μ μ μ μ μ μ μ μ μ 36 19 0.5 5.6 7.6 1 0.3 18 0.2 15.0 1.5 1.7max (0.7) 0.8 0.1

More information

Windows Phone 用 Cisco AnyConnect セキュアモビリティクライ アントユーザガイド(リリース 4.1.x)

Windows Phone 用 Cisco AnyConnect セキュアモビリティクライ アントユーザガイド(リリース 4.1.x) Windows Phone 用 Cisco AnyConnect セキュアモビリティクライアントユーザガイド ( リリース 4.1.x) AnyConnect ユーザガイド 2 AnyConnect の概要 2 Windows Phone サポート対象デバイス 2 Windows Phone 上の AnyConnect のインストールまたはアップグレード 3 Windows Phone デバイス上の

More information

TH-47LFX60 / TH-47LFX6N

TH-47LFX60 / TH-47LFX6N TH-47LFX60J TH-47LFX6NJ 1 2 3 4 - + - + DVI-D IN PC IN SERIAL IN AUDIO IN (DVI-D / PC) LAN, DIGITAL LINK AV IN AUDIO OUT 1 11 2 12 3 13 4 14 5 6 15 7 16 8 17 9 18 10 19 19 3 1 18 4 2 HDMI AV OUT

More information

Microsoft Word - 実験4_FPGA実験2_2015

Microsoft Word - 実験4_FPGA実験2_2015 FPGA の実験 Ⅱ 1. 目的 (1)FPGA を用いて組合せ回路や順序回路を設計する方法を理解する (2) スイッチや表示器の動作を理解し 入出力信号を正しく扱う 2. スケジュール項目 FPGAの実験 Ⅱ( その1) FPGAの実験 Ⅱ( その2) FPGAの実験 Ⅱ( その3) FPGAの実験 Ⅱ( その4) FPGAの実験 Ⅱ( その5) FPGAの実験 Ⅱ( その6) FPGAの実験 Ⅱ(

More information

Microsoft PowerPoint - 集積回路工学_ ppt[読み取り専用]

Microsoft PowerPoint - 集積回路工学_ ppt[読み取り専用] 2007.11.12 集積回路工学 Matsuzawa Lab 1 集積回路工学 東京工業大学 大学院理工学研究科 電子物理工学専攻 2007.11.12 集積回路工学 Matsuzawa Lab 2 1. 1. ハードウェア記述言語 (VHDL で回路を設計 ) HDL 設計の手順や基本用語を学ぶ RTL とは? Register Transfer Level レジスタ間の転送関係を表現したレベル慣例的に以下のことを行う

More information

SimscapeプラントモデルのFPGAアクセラレーション

SimscapeプラントモデルのFPGAアクセラレーション Simscape TM プラントモデルの FPGA アクセラレーション MathWorks Japan アプリケーションエンジニアリング部 松本充史 2018 The MathWorks, Inc. 1 アジェンダ ユーザ事例 HILS とは? Simscape の電気系ライブラリ Simscape モデルを FPGA 実装する 2 つのアプローチ Simscape HDL Workflow Advisor

More information

回路 7 レジスタ ( 同期イネーブル及び非同期リセット付 ) 入力データを保持するのに用いる記憶素子 使用用途として, マイクロプロセッサ内部で演算や実行状態の保持に用いられる Fig4-2 のレジスタは, クロック信号の立ち上がり時かつ 信号が 1 のときに外部からの 1 ビットデータ R をレ

回路 7 レジスタ ( 同期イネーブル及び非同期リセット付 ) 入力データを保持するのに用いる記憶素子 使用用途として, マイクロプロセッサ内部で演算や実行状態の保持に用いられる Fig4-2 のレジスタは, クロック信号の立ち上がり時かつ 信号が 1 のときに外部からの 1 ビットデータ R をレ 第 4 回 VHDL 演習 2 プロセス文とステートマシン プロセス文を用いるステートマシンの記述について学ぶ 回路 6 バイナリカウンタ (Fig.4-1) バイナリカウンタを設計し, クロック信号に同期して動作する同期式回路の動作を学ぶ ⅰ) リスト 4-1 のコードを理解してから, コンパイル, ダウンロードする ⅱ) 実験基板上のディップスイッチを用いて, 発生するクロック周波数を 1Hz

More information

インターネット接続ガイド v110

インターネット接続ガイド v110 1 2 1 2 3 3 4 5 6 4 7 8 5 1 2 3 6 4 5 6 7 7 8 8 9 9 10 11 12 10 13 14 11 1 2 12 3 4 13 5 6 7 8 14 1 2 3 4 < > 15 5 6 16 7 8 9 10 17 18 1 2 3 19 1 2 3 4 20 U.R.G., Pro Audio & Digital Musical Instrument

More information

LB11921T OA 3 Semiconductor Components Industries, LLC, 2013 August, 2013

LB11921T OA 3   Semiconductor Components Industries, LLC, 2013 August, 2013 OA3 http://onsemi.jp Semiconductor Components Industries, LLC, 2013 August, 2013 μ μ μ Δ μ μ μ Δ Δ μ μ μ μ μ μ Δ μ μ Ω Δ μ μ Ω Δ μ μ Ω Δ μ μ Ω 9.75 36 19 1 18 (0.5) 0.18 0.15 (0.63) SANYO : TSSOP36(275mil)

More information

スライド 1

スライド 1 RL78/G13 周辺機能紹介 ADC A/D コンバータ ルネサスエレクトロニクス株式会社 ルネサス半導体トレーニングセンター 2013/08/02 Rev. 0.00 00000-A コンテンツ ADC の概要 ソフトウエア トリガ セレクト モード 連続変換モードのプログラム サンプル紹介 2 ADC の概要 3 ADC のブロック図 パワー オフが可能 入力 選択 記憶 比較 基準電圧 変換結果

More information

PowerPoint プレゼンテーション

PowerPoint プレゼンテーション マイコンプログラミング演習 I 第 04-05 回 LEDを用いたI/O 制御担当 : 植村 実験の目的 本実験ではマイコンシステムを用いた信号の入出力の制御方法を理解することを目的とし, マイコンのアーキテクチャを理解 実装するとともに, アセンブラによるプログラミング技術の習得を行う. 回路の構成として,PIC16F84A を用いてスイッチを入力とする LED の点灯 / 消灯の出力操作を行う回路ならびにアセンブラプログラムを実装する.

More information

展開とプロビジョニングの概念

展開とプロビジョニングの概念 ADOBE CREATIVE SUITE 5 2010 Adobe Systems Incorporated and its licensors. All rights reserved. Adobe Creative Suite Deployment and Provisioning Concepts This guide is licensed for use under the terms of

More information

JABRA CLASSIC ユーザーマニュアル jabra.com/classic

JABRA CLASSIC ユーザーマニュアル jabra.com/classic ユーザーマニュアル jabra.com/classic 内容 1. はじめに... 3 2. ヘッドセットの概要... 4 3. 装着方法... 5 3.1 EARGEL の交換 3.2 イヤーフックの取り付け 4. バッテリーの充電方法... 7 5. 接続方法... 8 6. 使用方法... 9 6.1 複数通話の対応 6.2 音声ガイダンスの一覧 7. ソフトウェア...13 7.1 JABRA

More information

AutoCAD 2014 新機能紹介

AutoCAD 2014 新機能紹介 AutoCAD 2014/AutoCAD LT 2014 の新機能 AutoCAD 2014 : 設計ワークフローを繋げる Autodesk 360 とのシームレスな連携 地理的位置情報の利用 点群データの利便性の向上 AutoCAD: Take Design Further 世の中のデザインすべてをかたちづくる人々へデザインとドキュメントのさらなる向上に必要なパワーと柔軟性を提供します デザイン想像可能などんなかたちアイデアも探求

More information

Microsoft Word - TC74HC107AP_AF_J_P9_060201_.doc

Microsoft Word - TC74HC107AP_AF_J_P9_060201_.doc 東芝 CMOS デジタル集積回路シリコンモノリシック TC74HC17AP,TC74HC17AF Dual J-K Flip-Flop with Clear TC74HC17A は シリコンゲート CMOS 技術を用いた高速 CMOS JK フリップフロップです CMOS の特長である低い消費電力で LSTTL に匹敵する高速動作を実現できます J および K 入力に与えられた論理レベルに従って クロックの立ち下がりで出力が変化します

More information

Report Template

Report Template 日本語マニュアル 第 11 章 フロアプランニングと リソース配置指定 ( 本 日本語マニュアルは 日本語による理解のため一助として提供しています その作成にあたっては各トピックについて それぞれ可能な限り正確を期しておりますが 必ずしも網羅的ではなく 或いは最新でない可能性があります また 意図せずオリジナル英語版オンラインヘルプやリリースノートなどと不一致がある場合もあり得ます 疑義が生じた場合は

More information

Cyclone Vデバイス・ハンドブック、 Vol 1、第6章:Cyclone Vデバイスの外部メモリ・インタフェース

Cyclone Vデバイス・ハンドブック、 Vol 1、第6章:Cyclone Vデバイスの外部メモリ・インタフェース June 2012 CV-52006-2.0 CV-52006-2.0 こので章は Cyclone V デバイスの利用可能な外部メモリ インタフェースおよび外部メモリ インタフェースをサポートする このシリコン機能について説明します 以下の Cyclone V デバイスの機能は外部メモリ インタフェースで使用されています ダブル データ レート 2 (DDR2) SDRAM DDR3 SDRAM および低消費電力ダブル

More information

AutoCAD のCitrix XenApp 対応

AutoCAD のCitrix XenApp 対応 AutoCAD ニューテクノロジーセミナー AutoCAD の Citrix XenApp 対応 オートデスク株式会社伊勢崎俊明 Citrix 対応 AutoCAD 2012 とは オートデスクのデスクトップ製品用ライセンス方式 Flexera Software 社 FLEXnet テクノロジを利用 スタンドアロンライセンス 1 つのコンピュータに 1 つのラインセンスをインストール アクティベーション処理でライセンスを有効化

More information

Chip PlannerによるECO

Chip PlannerによるECO 13. Chip Planner ECO QII52017-8.0.0 ECO Engineering Change Orders Chip Planner ECO Chip Planner FPGA LAB LE ALM ECO ECO ECO ECO Chip Planner Chip Planner ECO LogicLock Chip Planner Quartus II Volume 2

More information

VelilogHDL 回路を「言語」で記述する

VelilogHDL 回路を「言語」で記述する 2. ソースを書く 数値表現 数値表現形式 : ss'fnn...n ss は, 定数のビット幅を 10 進数で表します f は, 基数を表します b が 2 進,o が 8 進,d が 10 進,h が 16 進 nn...n は, 定数値を表します 各基数で許される値を書くこ Verilog ビット幅 基数 2 進表現 1'b0 1 2 進 0 4'b0100 4 2 進 0100 4'd4 4

More information

スライド 1

スライド 1 RL78/G13 周辺機能紹介安全機能 ルネサスエレクトロニクス株式会社 ルネサス半導体トレーニングセンター 2013/08/02 Rev. 0.00 00000-A コンテンツ 安全機能の概要 フラッシュ メモリ CRC 演算機能 RAM パリティ エラー検出機能 データの保護機能 RAM ガード機能 SFR ガード機能 不正メモリ アクセス機能 周辺機能を使用した安全機能 周波数検出機能 A/D

More information

QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは?

QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは? アルテラ FPGA 向け PLL リコンフィグの応用回路 1. PLL リコンフィグとは アルテラ FPGA は PLL 機能を内蔵しています PLL を利用して基本周波数を逓倍 分周したクロックを利用することができます 通常 FPGA 開発ツール Quartus2( 以下 Q2) の MegaWizard プラグインマネージャを利用して PLL を設定し 希望のクロック周波数を得ることができます

More information

Microsoft PowerPoint - LAB-03-SR18-ã…Łã‡¡ã‡¤ã…«ã…ªã‡¹ã…‹ã‡¢-v1

Microsoft PowerPoint - LAB-03-SR18-ã…Łã‡¡ã‡¤ã…«ã…ªã‡¹ã…‹ã‡¢-v1 自習 & ハンズオントレーニング資料 System Recovery 18 ファイルのリストア ベリタステクノロジーズ合同会社 テクノロジーセールス & サービス本部 免責事項 ベリタステクノロジーズ合同会社は この文書の著作権を留保します また 記載された内容の無謬性を保証しません VERITAS の製品は将来に渡って仕様を変更する可能性を常に含み これらは予告なく行われることもあります なお 当ドキュメントの内容は参考資料として

More information

Microsoft Word - N-TM307取扱説明書.doc

Microsoft Word - N-TM307取扱説明書.doc Page 1 of 12 2CHGATEANDDELAYGENERATORTYPE2 N-TM307 取扱説明書 初版発行 2015 年 10 月 05 日 最新改定 2015 年 10 月 05 日 バージョン 1.00 株式会社 テクノランドコーポレーション 190-1212 東京都西多摩郡瑞穂町殿ヶ谷 902-1 電話 :042-557-7760 FAX:042-557-7727 E-mail:info@tcnland.co.jp

More information

2

2 NSCP-W61 08545-00U60 2 3 4 5 6 7 8 9 10 11 12 1 2 13 7 3 4 8 9 5 6 10 7 14 11 15 12 13 16 17 14 15 1 5 2 3 6 4 16 17 18 19 2 1 20 1 21 2 1 2 1 22 23 1 2 3 24 1 2 1 2 3 3 25 1 2 3 4 1 2 26 3 4 27 1 1 28

More information

スイッチ ファブリック

スイッチ ファブリック CHAPTER 4 この章では Cisco CRS-1 キャリアルーティングシステムのについて説明します この章の内容は 次のとおりです の概要 の動作 HS123 カード 4-1 の概要 の概要 は Cisco CRS-1 の中核部分です はルーティングシステム内の MSC( および関連する PLIM) と他の MSC( および関連する PLIM) を相互接続し MSC 間の通信を可能にします は

More information

2010 Gn netcom a/s. all Rights Reserved. Gn netcom a/s Gn netcom a/s Gn netcom a/s Gn netcom a/s, Lautrupbjerg 7, 2750 Ballerup, denmark,

2010 Gn netcom a/s. all Rights Reserved. Gn netcom a/s Gn netcom a/s Gn netcom a/s Gn netcom a/s, Lautrupbjerg 7, 2750 Ballerup, denmark, Jabra LINK 280 www.jabra.com 1 2010 Gn netcom a/s. all Rights Reserved. Gn netcom a/s Gn netcom a/s Gn netcom a/s Gn netcom a/s, Lautrupbjerg 7, 2750 Ballerup, denmark, www.jabra.com. Jabra LinK 280 JABRA

More information