Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール、Cyclone Vデバイス・ハンドブック、Volume 1、第1章

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ありさかみいしづ
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1 June 2012 CV CV この章では Cyclone V コアファブリック内のロジックアレイブロック (LAB) の機能を説明します LAB はロジックファンクション演算ファンクションおよびレジスタファンクションを実装するためにコンフィギュレーションできるアダプティブロジックモジュール () として知られる基本的なビルディングブロックで構成されています Cyclone V デバイス内の使用可能な LAB のうち 4 分の 1 をメモリ LAB(MLAB) として使用することができます Quartus II ソフトウェアおよび他のサポートされたサードパーティ合成ツールは LPM(Library of Parameterized Modules) などのパラメータ化されたファンクションと併用することによってカウンタ加算器減算器および演算ファンクションなどの一般的なファンクションに対して適切なモードを自動的に選択しますこの章は以下のセクションで構成されています LAB 1 9 ページの動作モード 2012 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered Cyclone V 6 Feedback Subscribe

2 LAB はロジックリソースのグループで構成されているコンフィギュレーション可能なロジックブロックです各 LAB には LE にコントロール信号をドライブするための専用ロジックが内蔵されています MLAB は LAB のスーパーセットで LAB の機能をすべて備えています図 1 1 に LAB インタコネクトを持っている Cyclone V の LAB および MLAB の構造の概要を示します C2/C4 C12 Row interconnects of variable speed and length R14 R3/R6 s Direct link interconnect from adjacent block (1) Direct link interconnect from adjacent block Direct link interconnect to adjacent block Direct link interconnect to adjacent block Local interconnect LAB MLAB Fast local interconnect is driven from either sides by column interconnect and LABs, and from above by row interconnect Column interconnects of variable speed and length 図 1 1 の注 : (1) 隣接する ALB メモリブロックディジタル信号処理 (DSP) ブロックまたは I/O エレメント (IOE) 出力に接続します Cyclone V 6

3 MLAB は最大 640 ビットのシンプルデュアルポート SRAM をサポートします MLAB の各を 32 x 2 のメモリブロックとしてコンフィギュレーションすると 32 x 20 のシンプルデュアルポート SRAM ブロックをコンフィギュレーションできます図 1 2 に LAB および MLAB のトポロジーを示します (1) -based-32 x 2 (1) -based-32 x 2 -based-32 x 2 (1) -based-32 x 2 (1) -based-32 x 2 (1) LAB Control Block -based-32 x 2 (1) -based-32 x 2 (1) -based-32 x 2 (1) -based-32 x 2 (1) -based-32 x 2 (1) MLAB LAB Control Block LAB 図 1 2 の注 : (1) MLAB を通常の LAB として使用するかまたはデュアルポート SRAM としてコンフィギュレーションできます 6 Cyclone V

4 各 LAB は高速ローカルインタコネクトとダイレクトリンクインタコネクトを介して 30 個のをドライブすることができますは与えられた任意の LAB 内にあり 10 個のが隣接する各 LAB 内にありますローカルインタコネクトは同一 LAB 内のカラムとロウのインタコネクトおよび出力を使用して同一 LAB 内のをドライブすることができますダイレクトリンク接続を通して左側または右側の隣接 LAB MLAB M10K ブロックあるいは DSP ブロックが LAB のローカルインタコネクトをドライブすることもできますこのダイレクトリンク接続機能ではロウおよびカラムインタコネクトの使用を最小限に抑えるためさらに高い性能と柔軟性を提供します図 1 3 に LAB の高速ローカルインタコネクトおよびダイレクトリンクインタコネクトを示します Direct link interconnect from left LAB, memory block, DSP block, or IOE output Direct link interconnect from right LAB, memory block, DSP block, or IOE output s s Direct link interconnect to left Fast local interconnect Direct link interconnect to right MLAB LAB Cyclone V 6

5 各 LAB にはにコントロール信号をドライブするための専用ロジックが内蔵されており 2 本の固有のクロックソースおよび 3 本のクロックイネーブル信号があります LAB コントロールブロックは 2 本のクロックソースと 3 本のクロックイネーブル信号を使用して最大 3 本のクロックを生成します各クロック信号とクロックイネーブル信号はリンクされていますクロックイネーブル信号がデアサートされると対応する LAB ワイドのクロック信号はオフになります図 1 4 に LAB のクロックソースおよびクロックイネーブル信号を示します There are two unique clock signals per LAB. Dedicated Row LAB Clocks Local Interconnect Local Interconnect Local Interconnect Local Interconnect 図 1 4 の注 : (1) 詳しくは 1 8 ページの図 1 6 を参照してください labclk0 labclk1 labclk2 syncload labclr1 labclkena0 or asyncload or labpreset labclkena1 labclkena2 labclr0 synclr 6 Cyclone V

6 1 個のには 2 個のプログラマブルレジスタが含まれています各レジスタにはデータクロック同期 / 非同期クリアおよび同期ロードファンクションがありますグローバル信号汎用 I/O ピンまたは任意の内部ロジックでレジスタのクロックコントロール信号とクリアコントロール信号をドライブすることができます GPIO ピンまたは内部ロジックでクロックイネーブル信号をドライブします組み合わせファンクションを実現するときにはレジスタがバイパスされルックアップテーブル () の出力がの出力を直接ドライブします図 1 5 に Cyclone V の上位レベルのブロック図を示します shared_arith_in carry_in reg_chain_in Combinational/ Memory A0 labclk dataf0 datae0 dataa 6-Input adder0 reg0 datab reg1 datac datad datae1 6-Input adder1 Combinational/ Memory A1 reg2 dataf1 D reg3 Q shared_arith_out carry_out reg_chain_out 1 Quartus II ソフトウェアは最適化されたパフォーマンス用にを自動的にコンフィギュレーションします Cyclone V 6

7 加算器またはレジスタ出力は出力をドライブできます出力のセットには一般配線出力およびレジスタチェイン出力の 2 種類があります出力ドライバの各セットについて 2 本の出力がカラムロウまたはダイレクトリンク配線接続をドライブできこれらの出力の 1 本はローカルインタコネクトリソースもドライブできますレジスタが出力をドライブしているときまたは加算器は別の出力をドライブすることができますレジスタパッキングは別のレジスタおよび組み合わせロジックをシングルにパッキングできるようにすることでデバイスの稼働率を向上させますフィッティングを向上させる別のメカニズムはレジスタ出力を同じのルックアップテーブル () にフィードバックさせてレジスタを自身のファンアウトとパッキングできるようにするというものですまたはラッチされた出力およびラッチされていない出力の両方の出力または加算器出力もドライブアウト可能です 6 Cyclone V

8 図 1 6 に内のすべての接続の詳細図を示します shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr reg_chain_in dataf0 datae0 dataa datab datac0 GND 3-Input + CLR row, column direct link routing 3-Input CLR row, column direct link routing local interconnect datac1 3-Input + CLR row, column direct link routing 3-Input VCC CLR row, column direct link routing local interconnect datae1 dataf1 reg_chain_out shared_arith_out carry_out Cyclone V 6

9 Cyclone V は次の任意のモードで動作することができますノーマルモード拡張モード演算モード共有演算モード 6 Cyclone V

10 LAB ローカルインタコネクトからの最大 8 本のデータ入力が組み合わせロジックの入力になりますノーマルモードでは 1 個の Cyclone V で 2 つのファンクションまたは 1 個ので最大 6 本の入力を持つ 1 つのファンクションを実装できますは完全に独立したファンクションの特定の組み合わせおよび共通の入力を持つファンクションの様々な組み合わせをサポートできます Cyclone V 6

11 このモードでは 7 入力ファンクションがラッチされない場合は未使用の 8 番目の入力をレジスタパッキングに使用できます 1 図 1 7 に示すテンプレートに適合するファンクションは Verilog HDL または VHDL コードの if-else 文としてデザインで自然に生じます図 1 7 に拡張モードを使用してサポートされる 7 入力ファンクションのテンプレートを示します datae0 datac dataa datab datad dataf0 datae1 5-Input 5-Input combout0 D reg0 Q To gener al or To gener al or dataf1 (1) This input is available for register packing. 6 Cyclone V

12 演算モードのは 2 個の専用全加算器と共に 2 個の 4 入力を 2 組使用します専用加算器によってが加算器前ロジックを実行できるため各加算器は 2 つの 4 入力ファンクションの出力を加算することができますは組み合わせロジックの出力と加算器のキャリ出力の同時使用をサポートしますこの動作では加算器の出力は無視されます加算器と組み合わせロジックの出力を併用するとこのモードを使用できるファンクションのリソースが最大 50% 節約されます図 1 8 に演算モードのを示します carry_in datae0 dataf0 datac datab dataa adder0 reg0 reg1 datad datae1 dataf1 carry_out adder1 reg2 reg3 Cyclone V 6

13 演算モードまたは共有演算モードにおいてキャリーチェインは専用加算器間でのキャリーファンクションを高速化します Cyclone V デバイスの 2 ビットキャリー選択機能は内でキャリーチェインの伝播遅延を半減しますキャリーチェインは LAB 内の最初のまたは 5 番目のから開始できます最後のキャリーアウト信号はに接続されそこでローカルロウカラムのいずれかのインタコネクトに供給されます高ファンイン演算ファンクションが実装されたときにデバイス内の 1 つの小さな領域で配線が密集するのを防ぐために LAB は次の LAB に接続する前に LAB の上半分または下半分のいずれかのみを使用するキャリーチェインをサポートできますこれにより LAB 内のの別の半分をノーマルモードでより幅の狭いファンインファンクションの実装に使用できます最初の LAB 内の上位 5 個のを使用するキャリーチェインはカラム内で次の LAB 内のの上半分に取り込みます最初の LAB 内の下位 5 個のを使用するキャリーチェインはカラム内で次の LAB 内のの下半分に取り込みます LAB カラムの上半分および MLAB カラムの下半分をバイパスすることができます Quartus II Compiler は複数の LAB を自動的にリンクさせることにより 20 個 ( 演算モードまたは共有演算モードでは 10 個 ) を超えるで構成される長いキャリーチェインを作成しますフィッティング機能を強化するため長いキャリーチェインは垂直に並べ TriMatrix メモリおよび DSP ブロックへの水平方向の接続を高速化することができますキャリーチェインはカラム全体に延長できます 6 Cyclone V

14 共有演算モードではで 3 入力加算を実装できますこのモードは 4 入力でをコンフィギュレーションします各は 3 本の入力の和または 3 本の入力のキャリーのいずれかを計算しますキャリー計算の出力は共有演算チェインと呼ばれる専用の接続を使用して次の加算器に供給されます図 1 9 にこの機能を使用したを示します shared_arith_in carry_in labclk datae0 datac datab dataa reg0 reg1 datad datae1 shared_arith_out reg2 reg3 carry_out Cyclone V 6

15 拡張演算モードで使用可能な共有演算チェインはによる 3 入力加算器の実装を可能にしますこれにより大きな加算器ツリーまたは相関器ファンクションを実装するのに必要なリソースが大幅に削減されますキャリーチェインと同様に LAB カラムは 1 つおきに共有演算チェインも上半分または下半分をバイパス可能ですこの機能により共有演算チェインを LAB 内のの半分でカスケード接続し別の半分を幅の狭いファンインファンクションに使用できます LAB カラムは 1 つおきに上半分がバイパス可能で他の LAB カラムは下半分がバイパス可能です共有演算チェインは LAB 内の最初のまたは 6 番目ののいずれでも開始できます Quartus II Compiler は複数の LAB を自動的にリンクさせることにより 20 個以上の ( 演算モードまたは共有演算モードでは 10 個の ) で構成される長い共有演算チェインを作成しますフィッティング機能を強化するため長い共有演算チェインは垂直に並べ TriMatrix メモリおよび DSP ブロックへの水平方向の接続を高速化することができます共有演算チェインはカラム全体に延長できます 6 Cyclone V

16 表 1 1 に本資料の改訂履歴を示します日付バージョン変更内容 Quartus II ソフトウェア v12.0 リリースの更新 2012 年 6 月 2.0 章の再構成図 1 6 の更新 2011 年 11 月 1.1 テキストのマイナーな編集 2011 年 10 月 1.0 初版 Cyclone V 6

ロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール

ロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール 1 AV-52001 署名この章では ArriaV コアファブリックのロジックアレイブロック (LAB) の機能について説明します LAB はロジックファンクション演算ファンクションおよびレジスタファンクションを実装するようにコンフィギュレーションできるアダプティブロジックモジュール () として知られる基本ビルディングブロックで構成されています ArriaV デバイス内で使用可能な