ロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール

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あおいかわらい
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1 1 AV 署名この章では ArriaV コアファブリックのロジックアレイブロック (LAB) の機能について説明します LAB はロジックファンクション演算ファンクションおよびレジスタファンクションを実装するようにコンフィギュレーションできるアダプティブロジックモジュール () として知られる基本ビルディングブロックで構成されています ArriaV デバイス内で使用可能な LAB のうち 4 分の 1 をメモリ LAB(MLAB) として使用可能です Quartus II ソフトウェアおよびサポートされるサードパーティ合成ツールは LPM(Library of Parameterized Modules) などのパラメータ化されたファンクションと併用することによってカウンタ加算器減算器および演算ファンクションなどの一般的なファンクションに対して適切なモードを自動的に選択しますこの章は以下の項で構成されています LAB 動作モード LAB LAB はロジックリソースのグループで構成されているコンフィギュレーション可能なロジックブロックです各 LAB にはに対するコントロール信号をドライブするための専用ロジックが含まれています MLAB は LAB のスーパーセットであり LAB の機能をすべて備えています All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 Innovation Drive, San Jose, CA 95134

2 1-2 MLAB 図 1-1: Arria V デバイスの LAB 構造およびインターコネクトの概要 AV この図は LAB インターコネクトにおける Arria V LAB および MLAB 構造の概略を示します C2/C4 C12 Row Interconnects of Variable Speed and Length R14 R3/R6 s Connects to adjacent LABs, memory blocks, digital signal processing (DSP) blocks, or I/O element (IOE) outputs. Direct-Link Interconnect from Adjacent Block Direct-Link Interconnect from Adjacent Block Direct-Link Interconnect to Adjacent Block Direct-Link Interconnect to Adjacent Block LAB MLAB Fast Is Driven from Either Sides by Column Interconnect and LABs, and from Above by Row Interconnect Column Interconnects of Variable Speed and Length MLAB 各 MLAB は最大 640 ビットのシンプルデュアルポート SRAM をサポートします以下のコンフィギュレーションで MLAB 内の各をコンフィギュレーションできます 32 2 メモリブロックとしてコンフィギュレーションすると Arria V GX GT SX および ST デバイスに対するシンプルデュアルポート SRAM ブロックのコンフィギュレーションが可能 64 1 あるいは 32 2 ブロックとしてコンフィギュレーションすると Arria V GZ デバイスに対するあるいはのシンプルデュアルポート SRAM ブロックのコンフィギュレーションが可能

3 AV MLAB 1-3 図 1-2: Arria V GX GT SX および ST デバイスの LAB と MLAB 構造 You can use an MLAB as a regular LAB or configure it as a dual-port SRAM. -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 LAB Control Block LAB Control Block You can use an MLAB as a regular LAB or configure it as a dual-port SRAM. -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 MLAB LAB

4 1-4 ローカルおよびダイレクトリンクインターコネクト図 1-3: Arria V GZ デバイスの LAB と MLAB 構造 AV You can use an MLAB as a regular LAB or configure it as a dual-port SRAM. -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 LAB Control Block LAB Control Block You can use an MLAB as a regular LAB or configure it as a dual-port SRAM. -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 MLAB LAB ローカルおよびダイレクトリンクインターコネクト各 LAB は高速ローカルインタコネクトとダイレクトリンクインタコネクトを介して 30 個のをドライブすることができます 10 個のが与えられた任意の LAB 内にあり 10 個のが隣接する各 LAB 内にありますローカルインタコネクトは同一 LAB 内のカラムとロウのインタコネクトおよび出力を使用して同一 LAB 内のをドライブすることができますダイレクトリンク接続を通して左側または右側の隣接 LAB MLAB M20K および M10K ブロックあるいはデジタル信号処理 (DSP) ブロックが LAB のローカルインタコネクトをドライブすることもできますこのダイレクトリンクによる接続機能はロウおよびカラムインタコネクトの使用が最小限で済むためさらに高い性能と柔軟性を提供します

5 AV LAB コントロール信号 1-5 図 1-4: Arria V デバイスのための LAB の高速ローカルおよびダイレクトリンクインタコネクト Direct Link Interconnect from Left LAB, Memory Block, DSP Block, or IOE Output Direct Link Interconnect from Right LAB, Memory Block, DSP Block, or IOE Output s s Direct Link Interconnect to Left Fast Local Interconnect Direct Link Interconnect to Right MLAB LAB LAB コントロール信号各 LAB にはにコントロール信号をドライブするための専用ロジックが内蔵されており 2 本の固有のクロックソースおよび 3 本のクロックイネーブル信号があります LAB コントロールブロックは 2 本のクロックソースと 3 本のクロックイネーブル信号を使用して最大 3 本のクロックを生成します各クロック信号とクロックイネーブル信号はリンクされていますクロックイネーブル信号がディアサートされると対応する LAB ワイドのクロック信号はオフになります

6 1-6 LAB コントロール信号図 1-5: Arria V GX, GT, SX, and, ST デバイスの LAB ワイドコントロール信号この図は LAB 内のクロックソースおよびクロックイネーブル信号を示しています There are two unique clock signals per LAB. AV Dedicated Row LAB Clocks labclk0 labclk1 labclk2 syncload labclr1 labclkena0 or asyncload or labpreset labclkena1 labclkena2 labclr0 synclr

7 AV リソース 1-7 図 1-6: Arria V GZ デバイスの LAB ワイドコントロール信号この図は LAB 内のクロックソースおよびクロックイネーブル信号を示しています Dedicated Row LAB Clocks 6 6 There are two unique clock signals per LAB. 6 labclk0 labclk1 labclk2 syncload labclr1 labclkena0 or asyncload or labpreset labclkena1 labclkena2 labclr0 synclr リソース 1 個のには 4 個のプログラマブルレジスタが含まれています各レジスタは次のポートがあります : データクロック同期および非同期クリア同期ロードグローバル信号汎用 I/O ピン (GPIO) または任意の内部ロジックでレジスタのクロックコントロール信号とクリアコントロール信号をドライブすることができます GPIO ピンまたは内部ロジックはクロックイネーブル信号をドライブします組み合わせファンクションを実現するときにはレジスタがバイパスされの出力がの出力を直接ドライブします注 : Quartus II ソフトウェアは自動的に最適な性能を達成するようをコンフィギュレーションします

8 1-8 リソース図 1-7: Arria V GX GT SX および ST デバイスにおけるの上位レベルのブロック図 AV shared_arith_in carry_in Combinational/ Memory A0 labclk dataf0 datae0 dataa datab 6-Input adder0 D reg0 Q D Q datac Combinational/ Memory A1 reg1 To General or Local Routing datad datae1 dataf1 6-Input adder1 reg2 D Q shared_arith_out carry_out reg3 図 1-8: Arria V GZ デバイスにおけるの上位レベルのブロック図 shared_arith_in Combinational/ Memory A0 carry_in labclk dataf0 datae0 6-Input adder0 dataa datab reg0 datac reg1 To General or Local Routing datad datae1 dataf1 6-Input adder1 reg2 Combinational/ Memory A1 shared_arith_out carry_out reg3

9 AV 出力出力各の一般配線出力はローカルロウおよびカラム配線リソースをドライブします 2 本の出力はカラムロウまたはダイレクトリンク配線接続をドライブできますこれらの出力の 1 本はローカルインタコネクトリソースもドライブできます加算器またはレジスタ出力は出力をドライブすることができますまたは加算器がある出力をドライブしている状態でレジスタが他の出力をドライブしますレジスタパッキングは別のレジスタおよび組み合わせロジックをシングルにパッキングできるようにすることでデバイスの稼働率を向上させますフィッティングを向上させる別のメカニズムはレジスタ出力を同じのルックアップテーブル () にさせてレジスタを自身のファンアウトとパッキングできるようにするというものですまたはラッチされた出力およびラッチされていない出力の両方の出力もドライブアウト可能です 1-9

10 1-10 出力図 1-9: Arria V GX GT SX および ST デバイスの接続の詳細 AV shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr dataf0 datae0 dataa datab datac0 GND + Local Interconnect datac1 + VCC Local Interconnect datae1 dataf1 shared_arith_out carry_out

11 AV 動作モード 1-11 図 1-10: Arria V GZ デバイスの接続の詳細 shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr dataf0 datae0 dataa datab datac0 GND + 3 datac1 3 + VCC datae1 dataf1 shared_arith_out carry_out 動作モード Arria V は次のいずれかのモードで動作することができますノーマルモード拡張モード演算モード共有演算モード

12 1-12 ノーマルモードノーマルモードノーマルモードでは 1 個の Arria V で 2 つのファンクションまたは 1 個ので最大 6 本の入力を持つ 1 つのファンクションを実装できます LAB ローカルインタコネクトからの最大 8 本のデータ入力が組み合わせロジックの入力になりますは完全に独立したファンクションの特定の組み合わせおよび共通の入力を持つファンクションの様々な組み合わせをサポートできます拡張モードこのモードでは 7 入力ファンクションがラッチされない場合は未使用の 8 番目の入力をレジスタパッキングに使用できますテンプレートに適合するファンクションが次の図に示すように多くの場合デザインに Verilog HDL または VHDL コードの if-else 文として現れます図 1-11: Arria V デバイスの拡張モードでサポートされる 7 入力ファンクションのテンプレート AV datae0 datac dataa datab datad dataf0 datae1 5-Input 5-Input combout0 D reg0 Q To General or Local Routing dataf1 This input is available for register packing. 演算モード演算モードのは 2 個の専用全加算器と共に 2 個の 4 入力を 2 組使用します専用加算器によってが加算器前ロジックを実行できるため各加算器は 2 つの 4 入力ファンクションの出力を加算することができますは組み合わせロジックの出力と加算器のキャリー出力の同時使用をサポートしていますこの動作では加算器の出力は無視されますこのように加算器と組み合わせロジックの出力を併用するとこのモードを使用可能なファンクションのリソースが最大 50% 節約されます

13 AV 共有演算モード 1-13 図 1-12: Arria V デバイスの演算モードでの datae0 carry_in adder0 dataf0 datac datab dataa reg0 datad datae1 adder1 reg1 To General or Local Routing dataf1 reg2 carry_out reg3 キャリーチェイン演算モードまたは共有演算モードにおいてキャリーチェインは専用加算器間でのキャリーファンクションを高速化します ArriaV デバイスの 2 ビットキャリー選択機能は内でキャリーチェインの伝播遅延を半減しますキャリーチェインは LAB 内の最初のまたは 5 番目のから開始できます最後のキャリーアウト信号はに接続されそこでローカルロウカラムのいずれかのインタコネクトに供給されます高ファンイン演算ファンクションが実装されたときにデバイス内の 1 つの小さな領域で配線が密集するのを防ぐために LAB は次の LAB に接続する前に LAB の上半分または下半分のいずれかのみを使用するキャリーチェインをサポートできますこれにより LAB 内のの別の半分をノーマルモードでより幅の狭いファンインファンクションの実装に使用できます最初の LAB 内の上位 5 個のを使用するキャリーチェインはカラム内で次の LAB 内のの上半分に取り込みます最初の LAB 内の下位 5 個のを使用するキャリーチェインはカラム内で次の LAB 内のの下半分に取り込みます LAB カラムの上半分および MLAB カラムの下半分をバイパスすることができます Quartus II コンパイラは複数の LAB を自動的にリンクさせることにより 20 個 ( 演算モードまたは共有演算モードでは 10 個 ) を超えるで構成される長いキャリーチェインを作成しますフィッティング機能を強化するため長いチェインは垂直に並べ TriMatrix メモリおよび DSP ブロックへの水平方向の接続を高速化することができますキャリーチェインはカラム全体に延長できます共有演算モード共有演算モードではで 3 入力加算が実装できます

14 1-14 共有演算モードこのモードでは 4 入力でをコンフィギュレーションします各は 3 本の入力の和または 3 本の入力のキャリーのいずれかを計算しますキャリー計算の出力は共有演算チェインと呼ばれる専用の接続を使用して次の加算器に供給されます図 1-13: Arria V デバイスの共有演算モードでの AV shared_arith_in carry_in labclk datae0 datac datab dataa reg0 datad datae1 reg1 To General or Local Routing reg2 shared_arith_out reg3 carry_out 共有演算チェイン拡張演算モードで使用可能な共有演算チェインはによる 3 入力加算器の実装を可能にしますこれにより大きな加算器ツリーまたは相関器ファンクションの実装に必要なリソースが大幅に削減されます共有演算チェインは LAB 内の最初のまたは 6 番目ののいずれでも開始できますキャリーチェインと同様に LAB カラムは 1 つおきに共有演算チェインも上半分または下半分をバイパス可能ですこの機能により共有演算チェインを LAB 内のの半分でカスケード接続し別の半分を幅の狭いファンインファンクションに使用できますすべての LAB ではカラムは上半分がバイパス可能で MLAB では下半分がバイパス可能です Quartus II コンパイラは複数の LAB を自動的にリンクさせることにより 20 個以上 ( 演算モードまたは共有演算モードでは 10 個の ) で構成される長い共有演算チェインを作成しますフィッティング機能を強化するため長い共有演算チェインは垂直に並べ TriMatrix メモリおよび DSP ブロックへの水平方向の接続を高速化することができます共有演算チェインはカラム全体に延長できます

15 AV 改訂履歴 1-15 改訂履歴日付 2013 年 5 月 2012 年 11 月 2012 年 6 月 2011 年 11 月 2011 年 5 月バージョン変更内容ナレッジベースへ既知の文書の問題に関するリンクを追加 M20Kメモリブロックを追加しローカルインタコネクトおよびダイレクトリンクインタコネクトのセクションを更新レジスタチェイン出力の情報を出力のセクションから削除 Arria V GX GT SX およびSTデバイスにおけるの上位レベルのブロック図と接続の詳細図から reg_chain_in と reg_ chain_out ポートを削除 Arria V GZ デバイスへ MLAB 構造を追加 LAB ワイドコントロール信号を Arria V GZ デバイスへ追加の上位レベルのブロック図を Arria V GZ デバイスへ追加接続の詳細図を Arria V GZ デバイスへ追加コンテンツおよび新しいテンプレートを再編成 Quartus II ソフトウェア v12.0 のリリースにより更新章を再編成図 1-6 を更新章を再編成初版

Cyclone V デバイスのロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール、Cyclone Vデバイス・ハンドブック、Volume 1、第1章

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