ロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール

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1 1 AV 署名 この章では ArriaV コア ファブリックのロジック アレイ ブロック (LAB) の機能について説明します LAB は ロジック ファンクション 演算ファンクション およびレジスタ ファンクションを実装するようにコンフィギュレーションできるアダプティブ ロジック モジュール () として知られる基本ビルディング ブロックで構成されています ArriaV デバイス内で使用可能な LAB のうち 4 分の 1 をメモリ LAB(MLAB) として使用可能です Quartus II ソフトウェアおよびサポートされるサードパーティ合成ツールは LPM(Library of Parameterized Modules) などのパラメータ化されたファンクションと併用することによって カウンタ 加算器 減算器 および演算ファンクションなどの一般的なファンクションに対して適切なモードを自動的に選択します この章は 以下の項で構成されています LAB 動作モード LAB LAB は ロジックリソースのグループで構成されているコンフィギュレーション可能なロジック ブロックです 各 LAB には に対するコントロール信号をドライブするための専用ロジックが含まれています MLAB は LAB のスーパーセットであり LAB の機能をすべて備えています All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 101 Innovation Drive, San Jose, CA 95134

2 1-2 MLAB 図 1-1: Arria V デバイスの LAB 構造およびインターコネクトの概要 AV この図は LAB インターコネクトにおける Arria V LAB および MLAB 構造の概略を示します C2/C4 C12 Row Interconnects of Variable Speed and Length R14 R3/R6 s Connects to adjacent LABs, memory blocks, digital signal processing (DSP) blocks, or I/O element (IOE) outputs. Direct-Link Interconnect from Adjacent Block Direct-Link Interconnect from Adjacent Block Direct-Link Interconnect to Adjacent Block Direct-Link Interconnect to Adjacent Block LAB MLAB Fast Is Driven from Either Sides by Column Interconnect and LABs, and from Above by Row Interconnect Column Interconnects of Variable Speed and Length MLAB 各 MLAB は 最大 640 ビットのシンプル デュアル ポート SRAM をサポートします 以下のコンフィギュレーションで MLAB 内の各 をコンフィギュレーションできます 32 2 メモリ ブロックとしてコンフィギュレーションすると Arria V GX GT SX および ST デバイスに対する シンプル デュアル ポート SRAM ブロックのコンフィギュレーションが可能 64 1 あるいは 32 2 ブロックとしてコンフィギュレーションすると Arria V GZ デバイスに対する あるいは のシンプル デュアル ポート SRAM ブロックのコンフィギュレーションが可能

3 AV MLAB 1-3 図 1-2: Arria V GX GT SX および ST デバイスの LAB と MLAB 構造 You can use an MLAB as a regular LAB or configure it as a dual-port SRAM. -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 LAB Control Block LAB Control Block You can use an MLAB as a regular LAB or configure it as a dual-port SRAM. -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 -Based-32 x 2 MLAB LAB

4 1-4 ローカルおよびダイレクト リンク インターコネクト 図 1-3: Arria V GZ デバイスの LAB と MLAB 構造 AV You can use an MLAB as a regular LAB or configure it as a dual-port SRAM. -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 LAB Control Block LAB Control Block You can use an MLAB as a regular LAB or configure it as a dual-port SRAM. -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 -Based-64 x 1 MLAB LAB ローカルおよびダイレクト リンク インターコネクト 各 LAB は高速ローカル インタコネクトとダイレクト リンク インタコネクトを介して 30 個の をドライブすることができます 10 個の が与えられた任意の LAB 内にあり 10 個の が隣接する各 LAB 内にあります ローカル インタコネクトは 同一 LAB 内のカラムとロウのインタコネクトおよび 出力を使用して 同一 LAB 内の をドライブすることができます ダイレクト リンク接続を通して 左側または右側の隣接 LAB MLAB M20K および M10K ブロック あるいはデジタル信号処理 (DSP) ブロックが LAB のローカル インタコネクトをドライブすることもできます このダイレクト リンクによる接続機能は ロウおよびカラム インタコネクトの使用が最小限で済むため さらに高い性能と柔軟性を提供します

5 AV LAB コントロール信号 1-5 図 1-4: Arria V デバイスのための LAB の高速ローカルおよびダイレクト リンク インタコネクト Direct Link Interconnect from Left LAB, Memory Block, DSP Block, or IOE Output Direct Link Interconnect from Right LAB, Memory Block, DSP Block, or IOE Output s s Direct Link Interconnect to Left Fast Local Interconnect Direct Link Interconnect to Right MLAB LAB LAB コントロール信号 各 LAB には にコントロール信号をドライブするための専用ロジックが内蔵されており 2 本の固有のクロック ソースおよび 3 本のクロック イネーブル信号があります LAB コントロール ブロックは 2 本のクロック ソースと 3 本のクロック イネーブル信号を使用して 最大 3 本のクロックを生成します 各クロック信号とクロック イネーブル信号はリンクされています クロック イネーブル信号がディアサートされると 対応する LAB ワイドのクロック信号はオフになります

6 1-6 LAB コントロール信号 図 1-5: Arria V GX, GT, SX, and, ST デバイスの LAB ワイド コントロール信号 この図は LAB 内のクロック ソースおよびクロック イネーブル信号を示しています There are two unique clock signals per LAB. AV Dedicated Row LAB Clocks labclk0 labclk1 labclk2 syncload labclr1 labclkena0 or asyncload or labpreset labclkena1 labclkena2 labclr0 synclr

7 AV リソース 1-7 図 1-6: Arria V GZ デバイスの LAB ワイド コントロール信号 この図は LAB 内のクロック ソースおよびクロック イネーブル信号を示しています Dedicated Row LAB Clocks 6 6 There are two unique clock signals per LAB. 6 labclk0 labclk1 labclk2 syncload labclr1 labclkena0 or asyncload or labpreset labclkena1 labclkena2 labclr0 synclr リソース 1 個の には 4 個のプログラマブル レジスタが含まれています 各レジスタは 次のポートがあります : データ クロック 同期および非同期クリア 同期ロード グローバル信号 汎用 I/O ピン (GPIO) または任意の内部ロジックで レジスタのクロック コントロール信号とクリア コントロール信号をドライブすることができます GPIO ピンまたは内部ロジックは クロック イネーブル信号をドライブします 組み合わせファンクションを実現するときには レジスタがバイパスされ の出力が の出力を直接ドライブします 注 : Quartus II ソフトウェアは自動的に最適な性能を達成するよう をコンフィギュレーションします

8 1-8 リソース 図 1-7: Arria V GX GT SX および ST デバイスにおける の上位レベルのブロック図 AV shared_arith_in carry_in Combinational/ Memory A0 labclk dataf0 datae0 dataa datab 6-Input adder0 D reg0 Q D Q datac Combinational/ Memory A1 reg1 To General or Local Routing datad datae1 dataf1 6-Input adder1 reg2 D Q shared_arith_out carry_out reg3 図 1-8: Arria V GZ デバイスにおける の上位レベルのブロック図 shared_arith_in Combinational/ Memory A0 carry_in labclk dataf0 datae0 6-Input adder0 dataa datab reg0 datac reg1 To General or Local Routing datad datae1 dataf1 6-Input adder1 reg2 Combinational/ Memory A1 shared_arith_out carry_out reg3

9 AV 出力 出力 各 の一般配線出力は ローカル ロウ およびカラム配線リソースをドライブします 2 本の 出力は カラム ロウ またはダイレクト リンク配線接続をドライブできます これらの 出力の 1 本はローカル インタコネクト リソースもドライブできます 加算器 またはレジスタ出力は 出力をドライブすることができます または加算器がある出力をドライブしている状態で レジスタが他の出力をドライブします レジスタ パッキングは 別のレジスタおよび組み合わせロジックをシングル にパッキングできるようにすることで デバイスの稼働率を向上させます フィッティングを向上させる別のメカニズムは レジスタ出力を同じ のルックアップ テーブル () にさせて レジスタを自身のファンアウト とパッキングできるようにする というものです また はラッチされた出力およびラッチされていない出力の両方の 出力もドライブ アウト可能です 1-9

10 1-10 出力 図 1-9: Arria V GX GT SX および ST デバイスの 接続の詳細 AV shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr dataf0 datae0 dataa datab datac0 GND + Local Interconnect datac1 + VCC Local Interconnect datae1 dataf1 shared_arith_out carry_out

11 AV 動作モード 1-11 図 1-10: Arria V GZ デバイスの 接続の詳細 shared_arith_in carry_in syncload aclr[1:0] clk[2:0] sclr dataf0 datae0 dataa datab datac0 GND + 3 datac1 3 + VCC datae1 dataf1 shared_arith_out carry_out 動作モード Arria V は 次のいずれかのモードで動作することができます ノーマル モード 拡張 モード 演算モード 共有演算モード

12 1-12 ノーマル モード ノーマル モード ノーマル モードでは 1 個の Arria V で 2 つのファンクション または 1 個の で最大 6 本の入力を持つ 1 つのファンクションを実装できます LAB ローカル インタコネクトからの最大 8 本のデータ入力が組み合わせロジックの入力になります は 完全に独立したファンクションの特定の組み合わせおよび共通の入力を持つファンクションの様々な組み合わせをサポートできます 拡張 モード このモードでは 7 入力ファンクションがラッチされない場合は 未使用の 8 番目の入力をレジスタ パッキングに使用できます テンプレートに適合するファンクションが 次の図に示すように 多くの場合 デザインに Verilog HDL または VHDL コードの if-else 文として現れます 図 1-11: Arria V デバイスの拡張 モードでサポートされる 7 入力ファンクションのテンプレート AV datae0 datac dataa datab datad dataf0 datae1 5-Input 5-Input combout0 D reg0 Q To General or Local Routing dataf1 This input is available for register packing. 演算モード 演算モードの は 2 個の専用全加算器と共に 2 個の 4 入力 を 2 組使用します 専用加算器によって が加算器前ロジックを実行できるため 各加算器は 2 つの 4 入力ファンクションの出力を加算することができます は組み合わせロジックの出力と加算器のキャリー出力の同時使用をサポートしています この動作では 加算器の出力は無視されます このように加算器と組み合わせロジックの出力を併用すると このモードを使用可能なファンクションのリソースが最大 50% 節約されます

13 AV 共有演算モード 1-13 図 1-12: Arria V デバイスの演算モードでの datae0 carry_in adder0 dataf0 datac datab dataa reg0 datad datae1 adder1 reg1 To General or Local Routing dataf1 reg2 carry_out reg3 キャリー チェイン 演算モードまたは共有演算モードにおいて キャリー チェインは 専用加算器間でのキャリー ファンクションを高速化します ArriaV デバイスの 2 ビット キャリー選択機能は 内でキャリー チェインの伝播遅延を半減します キャリー チェインは LAB 内の最初の または 5 番目の から開始できます 最後のキャリー アウト信号は に接続され そこでローカル ロウ カラムのいずれかのインタコネクトに供給されます 高ファンイン演算ファンクションが実装されたときにデバイス内の 1 つの小さな領域で配線が密集するのを防ぐために LAB は次の LAB に接続する前に LAB の上半分または下半分のいずれかのみを使用するキャリー チェインをサポートできます これにより LAB 内の の別の半分をノーマル モードでより幅の狭いファンイン ファンクションの実装に使用できます 最初の LAB 内の上位 5 個の を使用するキャリー チェインは カラム内で次の LAB 内の の上半分に取り込みます 最初の LAB 内の下位 5 個の を使用するキャリー チェインは カラム内で次の LAB 内の の下半分に取り込みます LAB カラムの上半分および MLAB カラムの下半分をバイパスすることができます Quartus II コンパイラは 複数の LAB を自動的にリンクさせることにより 20 個 ( 演算モードまたは共有演算モードでは 10 個 ) を超える で構成される長いキャリー チェインを作成します フィッティング機能を強化するため 長いチェインは垂直に並べ TriMatrix メモリおよび DSP ブロックへの水平方向の接続を高速化することができます キャリー チェインはカラム全体に延長できます 共有演算モード 共有演算モードでは で 3 入力加算が実装できます

14 1-14 共有演算モード このモードでは 4 入力 で をコンフィギュレーションします 各 は 3 本の入力の和または 3 本の入力のキャリーのいずれかを計算します キャリー計算の出力は 共有演算チェインと呼ばれる専用の接続を使用して 次の加算器に供給されます 図 1-13: Arria V デバイスの共有演算モードでの AV shared_arith_in carry_in labclk datae0 datac datab dataa reg0 datad datae1 reg1 To General or Local Routing reg2 shared_arith_out reg3 carry_out 共有演算チェイン 拡張演算モードで使用可能な共有演算チェインは による 3 入力加算器の実装を可能にします これにより 大きな加算器ツリーまたは相関器ファンクションの実装に必要なリソースが大幅に削減されます 共有演算チェインは LAB 内の最初の または 6 番目の のいずれでも開始できます キャリー チェインと同様に LAB カラムは 1 つおきに共有演算チェインも上半分または下半分をバイパス可能です この機能により 共有演算チェインを LAB 内の の半分でカスケード接続し 別の半分を幅の狭いファンイン ファンクションに使用できます すべての LAB では カラムは上半分がバイパス可能で MLAB では 下半分がバイパス可能です Quartus II コンパイラは 複数の LAB を自動的にリンクさせることにより 20 個以上 ( 演算モードまたは共有演算モードでは 10 個の ) で構成される長い共有演算チェインを作成します フィッティング機能を強化するため 長い共有演算チェインは垂直に並べ TriMatrix メモリおよび DSP ブロックへの水平方向の接続を高速化することができます 共有演算チェインはカラム全体に延長できます

15 AV 改訂履歴 1-15 改訂履歴 日付 2013 年 5 月 2012 年 11 月 2012 年 6 月 2011 年 11 月 2011 年 5 月 バージョン 変更内容 ナレッジベースへ既知の文書の問題に関するリンクを追加 M20Kメモリ ブロックを追加し ローカル インタコネクトおよびダイレクト リンク インタコネクトのセクションを更新 レジスタ チェイン出力の情報を 出力のセクションから削除 Arria V GX GT SX およびSTデバイスにおけるの上位レ ベルのブロック図と 接続の詳細図から reg_chain_in と reg_ chain_out ポートを削除 Arria V GZ デバイスへ MLAB 構造を追加 LAB ワイド コントロール信号を Arria V GZ デバイスへ追加 の上位レベルのブロック図を Arria V GZ デバイスへ追加 接続の詳細図を Arria V GZ デバイスへ追加 コンテンツおよび新しいテンプレートを再編成 Quartus II ソフトウェア v12.0 のリリースにより更新 章を再編成 図 1-6 を更新 章を再編成 初版

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