軽負荷効率向上、小型、10A、4.5V~17V入力、SWIFT同期降圧型コンバータ

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1 参考資料 TPS JAJSBU0 軽負荷効率向上 小型 0A 4.5V~7V 入力 SWIFT 同期降圧型コンバータ 特長 内蔵 MOSFET:8mΩ および 6mΩ 熱特性を強化した 3.5mm 3.5mm の HotRod パッケージ ピーク電流モード制御 Eco-mode TM パルス スキップによる効率の向上 両方のMOSFETに対する過電流保護 選択可能な過電流保護方式 選択可能な過電流保護レベル 分割電源レール :PVINに.6V~7V リファレンス電圧 :0.6V 精度 ±% スイッチング周波数 :200kHz~.2MHz 外部クロックに同期 プリバイアス出力へのスタートアップ 過熱保護および過電圧保護 動作接合部温度範囲 : 40 C~50 C 調整可能なソフト スタート / 電源シーケンシング 低電圧および過電圧用パワー グッド出力監視 SYNC_OUT 機能により位相差 80 の出力クロック信号を提供 V PVIN :.6 V to 7 V V VIN : 4.5 V to 7 V TPS54020 PVIN PWRGD VIN SYNC_OUT EN BOOT ILIM SS RT/CLK COMP RTN PH HICCUP VSENSE PGND L OUT C OUT V OUT UGD-3037 WEBENCH ソフトウェア ツールによるサポート SWIFT TM 関連のドキュメントおよびWEBENCH については アプリケーション FPGA SoC DSP およびプロセッサ用電源 ワイヤレス データ およびクラウド インフラストラクチャ ゲーム デジタル テレビ セットトップ ボックス およびスマート グリッド システム 概要 TPS54020は 0A 4.5V~7V 入力のSWIFT コンバータです 革新的な3.5mm 3.5mmのHotRod パッケージにより 高密度の降圧設計を最適化できます TPS54020は 必要な機能をすべて搭載したコンバータです ハイサイドおよびローサイドMOSFETの革新的な統合とパッケージングによって 高い効率を実現しています TPS54020は 高負荷条件では連続電流モード ( CCM) で動作し 軽負荷ではEco-mode に遷移してパルスをスキップすることで 効率を高めます 両方の MOSF ETに対する電流制限によって デバイスおよびシステムを保護します ハイサイド MOSFETにはサイクル毎の電流 Efficiency (%) T A = 25 C V OUT =.8 V f SW = 500 khz 84 V IN = 5 V 82 V IN = 2 V V IN = 7 V Load Current (A) G000 SWIFT, HotRod, Eco-mode は テキサス インスツルメンツの商標です WEBENCH は テキサス インスツルメンツの商標です この資料は Texas Instruments Incorporated(TI) が英文で記述した資料を 皆様のご理解の一助として頂くために日本テキサス インスツルメンツ ( 日本 TI) が英文から和文へ翻訳して作成したものです 資料によっては正規英語版資料の更新に対応していないものがあります 日本 TI による和文資料は あくまでも TI 正規英語版をご理解頂くための補助的参考資料としてご使用下さい 製品のご検討およびご採用にあたりましては必ず正規英語版の最新資料をご確認下さい TI および日本 TI は 正規英語版にて更新の情報を提供しているにもかかわらず 更新以前の情報に基づいて発生した問題や障害等につきましては如何なる責任も負いません SLVSB0C 翻訳版 最新の英語版資料

2 制限が適用され 過負荷状況に対する保護を提供します ローサイドMOSFETに対してはゼロ電流検出機能が備えられ 軽負荷での動作中はローサイドMOSFETがオフになります また 3つの選択可能な電流制限スレッショルドにより 各種のアプリケーションに対応できます ヒカップまたはサイクル毎の過電流保護方式を選択できます 過熱シャットダウン保護により 内部チップ温度が過熱シャットダウン トリップ点を超えると スイッチングがディスエーブルになります 設定済みの過熱ヒステリシスの分だけ温度が低下した後 シャットダウン ヒカップ時間が経過すると イネーブルに戻ります SSピンはスタートアップ時の出力電圧の上昇を制御し ソフト スタート時間を選択できます また イネーブル ピン ( EN) およびオープン ドレインのパワー グッド ピン ( PWRGD) を構成することで 電源シーケンシングも可能です SYNC_OUTピンとCLKピンを使用して 2つのTPS54020デバイスを位相差 80 で同期させることができます 静電気放電対策 これらのデバイスは 限定的な ESD( 静電破壊 ) 保護機能を内蔵しています 保存時または取り扱い時に MOSゲートに対する静電破壊を防止するために リード線どうしを短絡しておくか デバイスを導電性のフォームに入れる必要があります () 製品情報 T J パッケージピン数供 最小数量 40 C 50 C HotRod VQFN TPS54020RUWT 3000 TPS54020RUWR 対最 定 () VALUE MIN MAX 単位 VIN, PVIN EN Input voltage BOOT V COMP, HICCUP, ILIM, SS/TR, SYNC_OUT, VSENSE PWRGD, RT/CLK BOOT-PH Output voltage PH 20 V PH (0-ns transient) 3 20 RT/CLK ±00 μa Source current Current PH Limit A PH Current Limit Sink current PVIN Current Limit A COMP ±200 μa PWRGD 0. 5 ma Electrostatic discharge (HBM) QSS (JESD22-A4A) 2 kv (CDM) QSS (JESD22-C0B V Operating junction temperature, T J Storage temperature, T stg C 2

3 TPS54020 THERMAL METRIC () RUW (5 PINS) θ JA Junction-to-ambient thermal resistance 6.6 (2) θ JC(top) Junction-to-case (top) thermal resistance 28.8 θ JB Junction-to-board thermal resistance 9.0 ψ JT Junction-to-top characterization parameter 0.7 ψ JB Junction-to-board characterization parameter 8.9 θ JC(bottom) Junction-to-case (bottom) thermal resistance 0.3 C/W CONDITIONS MIN TYP MAX SUPPLY VOLTAGE (VIN AND PVIN PINS) PVIN operating input voltage.6 7 V VIN operating input voltage V VIN Internal UVLO Threshold VIN Rising V VIN Internal UVLO hysteresis 50 mv VIN shutdown supply current V EN = 0 V 2 0 μa VIN operating non switching supply current V VSENSE = 60 mv μa ENABLE AND UVLO (EN PIN) V EN Enable threshold Rising V Falling.0.7 V I IN(EN) Input current V EN =. V.5 μa Hysteresis current V EN =.3 V 3.3 μa VOLTAGE REFERENCE V REF Voltage reference 0 A I OUT 0 A, 40 C T A 50 C V MOSFET DRVH High-side switch resistance BOOT-PH= 3 V mω BOOT-PH= 6 V () 8 4 mω DRVL Low-side switch resistance () V VIN = 2 V 6 mω ERROR AMPLIFIER Error amplifier input bias current V VIN = 2 V 50 na g M Error amplifier transconductance 2 μa < I COMP < 2 μa, V COMP = V 300 μs Error amplifier dc gain V VSENSE = 0.6 V V/V Error amplifier source/sink V COMP = V, 00 mv Overdrive ±00 μa Start switching threshold V COMP 0.27 V I ILIM = NC 20 g M COMP to I SWITCH transconductance I ILIM = RTN 7 A/V 499 kω (%) between ILIM and RTN 3 3

4 CONDITIONS MIN TYP MAX CURRENT LIMIT High-side switch current limit threshold I ILIM = NC I ILIM = RTN High-side switch current limit threshold 499 kω (%) between ILIM and RTN A Low-side switch sourcing current limit I ILIM = NC 3 5 I ILIM = RTN Low-side switch sourcing current limit 499 kω (%) between ILIM and RTN A ve current denotes current sourced from PH Low-side switch sinking current limit ma pin Cycle- Overcurrent protection scheme (HICCUP = RTN) bycycle THERMAL SHUTDOWN Hiccup delay before re-start HICCUP OPEN 6384 Cycles Hiccup wait time HICCUP OPEN 28 Cycles Thermal shutdown 75 C Thermal shutdown hysteresis 0 C Thermal shutdown hiccup time 6384 Cycles TIMING RESISTOR AND EXTERNAL CLOCK (RT/CLK PIN) R RT/CLK = 250 kω (%) Switching frequency R RT/CLK = 00 kω (%) khz R RT/CLK = 50 kω (%) Minimum CLK pulse width 20 ns RT/CLK high threshold 2 V RT/CLK low threshold 0.8 V RT/CLK falling edge to PH rising edge delay Measure at 500 khz with RT resistor in series 66 ns PLL frequency range khz SYNC_OUT (SYNC_OUT PIN) Phase with RT/CLK 80 Degree SYNC_OUT low threshold 0.8 V SYNC_OUT high threshold 2 V PH (PH PIN) t ON(min) Minimum on-time Measured at 90% to 90% of VIN, I PH = 2 A 2 65 ns I PH(LK) PH leakage current V VIN = 7 V, V OUT = 0.6 V, T A = 50 C 300 μa BOOT (BOOT PIN) BOOT-PH UVLO 2. 3 V SOFT-START AND TRACKING (SS/TR PIN) I SS Soft-start charge current μa SS/TR to VSENSE matching V SS/TR = 0.4 V mv POWER GOOD (PWRGD PIN) V VSENSE falling (Fault) 9 VSENSE threshold V VSENSE rising (Good) 95 V VSENSE rising (Fault) 08 %V REF V VSENSE falling (Good) 04 Output high leakage V VSENSE = VREF, V PWRGD = 5.5 V 3 00 na Output low I PWRGD = 2 ma 0.3 V Minimum input voltage for valid output V PWRGD < 0.5V at 00 μa 0.6 V Minimum soft-start voltage for valid PWRGD.4 V A A 4

5 RUW PACKAGE 5 PINS (TOP VIEW) VIN 5 EN HICCUP 2 4 SS ILIM 3 3 VSENSE SYNC_OUT 4 2 COMP PWRGD 5 RTN BOOT RT/CLK PVIN PH PGND BOOT 6 COMP 2 EN 5 HICCUP 2 ILIM 3 PGND 9 PH 8 PVIN 7 PWRGD 5 RT/CLK 0 RTN SS 4 SYNC_OUT 4 VIN VSENSE 3 5

6 PWRGD EN VIN PVIN Shutdown Ip Ih Enable Comparator Thermal Shutdown UVLO UV Logic Shutdown Shutdown OV Enable Threshold Boot Charge Current Sense ERROR AMPLIFIER VSENSE Boot UVLO BOOT SS Pulse Skip HICCUP Voltage Reference HS MOSFET Current Comparator Power Stage & Deadtime Control Logic PH Overload Recovery Slope Compensation Maximum Clamp Oscillator with PLL LS MOSFET Current Limit VIN Regulator Current Sense PGND COMP RT/CLK SYNC_OUT ILIM RTN 6

7 RDS(on) On Resistance mω Boot - PH = 3V Boot - PH = 6V TJ Junction Temperature C RDS(on) On Resistance mω Vin = 2V TJ Junction Temperature C Voltage Reference V Vref Vref f O Oscillator Frequency khz Rt= 00kohm TJ Junction Temperature C TJ Junction Temperature C 4 I sd ShutdownQuiescent Current u A Vin = 7V Vin = 2V Vin = 4.5V TJ Junction Temperature C 5 E N PinHysteresisCurrent - µa Vin = 2V TJ Junction Temperature C 0 7

8 EN Pin Pull-Up Current - ua Vin = 2V TJ Junction Temperature C 7 EN Pin UVLO Threshold-V Rising Falling TJ Junction Temperature C 8 Non-Switching Operating Quiescent Current μa Vin = 7V Vin = 2V Vin = 4.5V TJ Junction Temperature C ISS- Soft Start Charge Current - ua TJ - Junction Temperature- C 9 0 Voff SS/TR to Vsense Offset mv Vss-Vsense TJ Junction Temperature C % of Vref Fault Rising Good Falling Good Rising Fault Falling TJ Junction Temperature C 2 8

9 High Side FET Current (A) K OPEN GND TJ Junction Temperature C 3 Min ON Time (ns) Min ON Time TJ Junction Temperature C BOOT-PH Boot - PH UVLO (V) TJ Junction Temperature C 5 9

10 概要 TPS54020は 2 個のNチャネルMOSFETを内蔵した 7V 0Aの同期降圧型 ( バック ) コンバータです ラインおよび負荷の過渡状態における性能を向上させるため 定周波数のピーク電流モード制御で動作し 外部周波数補償の単純化も実現しています スイッチング周波数の範囲が200kHz~200kHzと広いため 出力フィルタ部品の選択時に効率およびサイズを最適化できます スイッチング周波数は RT/CLKピンからグランドへの抵抗を使用して調整します また RT/CLKピンで制御される内部フェーズ ロック ループ (PLL) により スイッチング サイクルを外部システム クロックの立ち下がりエッジに同期させることができます TPS54020は プリバイアス負荷に対しても安全に起動できます VINピンには内部低電圧誤動作防止 (UVLO) 機能が実装され 公称起動電圧は4V 公称ヒステリシスは50mVです 入力ソースが負荷によって低下するために設計でヒステリシスを大きくしたい場合や 起動と停止のスレッショルドを異なる値にする必要がある場合には ENピンを使用してそれらを実現できます ENピンにはヒステリシスを持つ内部プルアップ電流源が搭載され 2 個の外付け抵抗を使って入力電圧のUVLO を調整可能です TPS54020の合計動作電流は 無負荷の非スイッチング時で約 600mAです TPS54020がディスエーブル時の消費電流は 標準で2mA 未満です 内蔵 MOSFETにより 最大 0Aの連続出力電流で高効率の電源設計が可能になります MOSFETのサイズは デューティ サイクルが低いか中程度のアプリケーションに対して効率が最適となるよう選択されています TPS54020は ブート再充電回路を内蔵しているため 外部部品数を削減できます 内蔵ハイサイドMOSFETのバイアス電圧は BOOT-PHピン間に接続されたコンデンサによって提供されます BOOT-PH 間のUVLO 回路によって ブート コンデンサの電圧が監視されます この監視により デバイスは PHピンをLowにしてブート コンデンサを再充電できるため ハイサイドMOSFETの適切なゲート駆動電流に対して十分な BOOT 電圧が得られます 過渡状態中にブート コンデンサ電圧が設定済みのBOOT-PH UVLOスレッショルド ( 標準 2.V) を上回っていれば TPS54020は00% のデューティ サイクルで動作できます 出力電圧は 最低で0.6Vの電圧リファレンス (V REF ) まで降圧できます TPS54020にはヒステリシス付きのパワー グッド コンパレータ (PWRGD) が備えられ VSENSEピンを通して出力電圧を監視します PWRGDピンはオープン ドレインMOSFET であり VSENSEピンの電圧がリファレンス電圧 (V REF ) の 9% 未満または08% を超えたときにLowとなります また VSENSEピンの電圧がVREFの95%~04% になると Highにアサートされます SS( ソフト スタート ) ピンを使用することで 突入電流を最小限に抑え またパワーアップ時に電源シーケンシングを設定することもできます ソフト スタート時や 電源シーケンシングの要件が重要である場合には このピンに値の小さなコンデンサまたは抵抗分圧回路を接続する必要があります 0A 8A 6Aの各アプリケーションに対応できるように 3 つの設定済み電流制限スレッショルドが用意されています 表 に ILIMピンの設定について示します. 電流制限スレッショルド ILIM-RTN のインピーダンス ( kω) 電流制 値オプション (A) TPS54020は 出力過電圧 過負荷 過熱の各障害状態から保護されます 過電圧回路パワー グッド コンパレータを利用して 過度の出力過電圧遷移を最小限に抑えています 過電圧コンパレータが作動すると ハイサイドMOSFETはオフになり VSENSEピン電圧がV REF の04% を下回るまでオンになりません TPS54020には ハイサイドMOSFETの過負荷保護と ローサイドMOSFETの双方向過負荷保護が実装され インダクタ電流の制御および電流暴走の回避に役立ちます 表 2に示すように ヒカップまたはサイクル毎の過電流保護機能を使用できます 2. 過電流保護 HICCUP-RTN のインピーダンス電流制 オプション 接合部温度が過熱保護トリップ点である75 Cを上回ると TPS54020はシャットダウンされます 接合部温度が過熱保護トリップ点を0 C( 標準 ) 下回ると 内部の過熱シャットダウン ヒカップ タイマがカウントを開始します 過熱シャットダウン ヒカップ時間 (6384サイクル) に達すると TPS54020 は自動的にソフト スタート回路の制御下で再起動されます TPS54020は インダクタ電流が常に正 ( 負荷に向かう方向 ) である負荷状態では CCM( 連続導通モード ) で動作します 軽負荷状態での効率を向上させるため インダクタ電流が逆流し始めると デバイスはパルス スキップ モードに入ってローサイドMOSFETをオフにします 2つのコンバータを互いに同期させる必要があるアプリケーションでは SYNC_OUTピンとRT/CLKピンを使用できます 一方のデバイスのSYNC_OUT 信号をもう一方のデバイスのRT/CLKピンに印加することで 2つのコンバータが互いに 80 の位相差で動作するように構成できます 0

11 詳細説明固定周波数 PWM 制御 連続電流モード動作 ( C C M ) TPS54020は 同期バック コンバータとして インダクタ電流が常に正である負荷条件では 通常 CCM( 連続導通モード ) で動作します 大信号状況では オン時間やオフ時間が延長される (クロック サイクルを超える) 場合があります 例えば 負荷で大きな過渡 ( 増加 ) 事象が生じた場合 ( オン時間が延長 ) や 電流制限またはOVが適用された場合 ( オフ時間が延長 ) です TPS54020は 調整可能な固定周波数のピーク電流モード制御を使用します VSENSEピンの外付け抵抗によって 出力電圧をセンスします このセンスされた電圧が トランスコンダクタ誤差増幅器によって0.6Vの内部電圧リファレンスと比較されます 結果の誤差信号は電流であり この電流によって COMPピンが駆動されます 内部発振器により ハイサイド パワー スイッチのオン動作が開始されます COMPピンの電圧が電流リファレンスに変換されて ハイサイド パワー スイッチ電流と比較されます パワー スイッチ電流が COMP 電圧レベルによって生成された電流リファレンスの値に達すると 次のクロック サイクルまでの間 ハイサイド パワー スイッチがオフ ローサイド パワー スイッチがオンになります より軽負荷の状態では インダクタ電流がゼロに近づくとローサイドMOSFETがオフになり パルス スキップ モードに入ります パルス スキップ モードでは COMPピンの電圧が270mVにクランプされ ハイサイドMOSFETがディスエーブルになります 負荷電流がさらに低下しても COMPピンはこのクランプ電圧レベルを下回りません パルス スキップ モード中にデバイスがスイッチングを行っていない場合 出力電圧は低下する傾向があります 電圧制御ループによって出力電圧の低下が補償されるため COMPピンの電圧は上昇を開始します このとき ハイサイドMOSFET がイネーブルとなり 次のクロック サイクルでスイッチング パルスが開始されます COMPピンの電圧によって ピーク スイッチ電流が設定されます 出力電圧がレギュレーション設定点の値まで再充電された後 ピーク スイッチ電流の需要は低下します 結果として COMPピンの電圧が再びパルス スキップ モード スレッショルドを下回ると デバイスは再度パルス スキップ モードに入ります BOOTレギュレータとハイサイドMOSFETゲート駆動の両方のバイアス回路から PHピンを通してバイアス電流が出力されます 非常に負荷が軽い状態で この電流が小さく 50mA( 公称 ) の範囲内である場合には この電流によって出力電圧が目的の電圧設定点を上回る可能性があります アプリケーションの設計でシステム負荷がこの電流レベルを下回る可能性があることが予期されている場合は この電流を消費する固定抵抗負荷を設計に加えることを推奨します この固定負荷は 帰還分圧抵抗を使って簡単に実装できます より低い分圧抵抗値 ( ここでは2.5kW 以下 ) を使用することを推奨します また この抵抗は 出力電圧の設定点が0.6Vの場合でも使用する必要があります Eco-mode の軽負荷効率動作 TPS54020は 軽負荷電流時にはパルス スキップ モード ( 図 8を参照 ) で動作し スイッチング損失 ゲート駆動損失 および循環電流損失の低減によって効率を向上させます 出力電圧がレギュレーション範囲内のときに 任意のスイッチング サイクルの終わりでピーク スイッチ電流がパルス スキップ電流スレッショルドを下回っている場合 デバイスはパルス スキップ モードに入ります この電流スレッショルドは 公称 COMP 電圧 (270mV) に対応した電流レベルです

12 V OUT = 500 mv/div PH node = 0 V/div V OUT = 500 mv/div PH node = 0 V/div Inductor Current = 2.5 A/div Inductor Current = 2.5 A/div 図 6. 連続導通モードの TPS54020 図 7. 不連続導通モードの TPS54020 PH node = 0 V/div V OUT = 500 mv/div Inductor Current = 2.5 A/div 図 8. パルス スキップ モードの TPS54020 入力電圧ピンと電源入力電圧ピン (VIN および PVIN) このデバイスは VINピンとPVINピンを一緒にまたは別々に使用することで さまざまなアプリケーションに対応できます VINピンの電圧は デバイスの内部制御回路に電源を供給します PVINピンの電圧は デバイスのパワー段に入力電圧を提供します これらのピンを互いに接続する場合 VINおよびPVINの入力電圧範囲は4.5V~7Vとなります VINをPVIN と別個に使用する場合 VINピンの範囲は4.5V~7V PVIN ピンの範囲は.6V~7Vとなります VINピンは内部 UVLO 機能を備えていますが より大きなヒステリシスまたは異なるス レッショルドが必要な場合には ENピンに分圧抵抗回路を接続できます 外部分圧回路を使用する場合には 最小オフ スレッショルドを4.2V 以上 最小オン スレッショルドを4.4V 以上に設計することを推奨します これらの最小スレッショルドは ユーザー定義のUVLOスレッショルド レベルとデバイスの内部 UVLOとの間で競合を避けるために必要となります 電圧リファレンス ( V REF ) 電圧リファレンス システムは 温度に対し安定なバンドギャップ回路の出力をスケーリングすることで 温度に対して ±% の高い精度を持つ電圧リファレンスを生成します 2

13 出力電圧の調整 出力電圧は R UPPER とR LOWER の分圧抵抗回路によって設定されます 下側分圧抵抗 R LOWER は kw~3kwの範囲内とすることを推奨します 軽負荷状態時には この抵抗範囲によって PHピンからソースされる可能性のあるバイアス リーク電流を上回る十分な負荷電流が提供されます 設計の出力電圧を変更するには 抵抗 R UPPER の値を変更します R UPPER の値を変更することにより 出力電圧を0.6V~5Vの範囲で変更できます 特定の出力電圧に対するR UPPER の値は 式 () で計算できます VOUT VREF RLOWER RUPPER () VREF 最小出力設定点電圧はリファレンス電圧である0.6Vより低くできませんが ハイサイドMOSFETの最小オン時間によっても制限される場合があります 最大出力電圧は ブートストラップ電圧 (BOOT-PH 間の電圧 ) によって制限できます 詳細については 最小出力電圧 および ブートストラップ電圧 (BOOT) と低ドロップアウト動作 を参照してください プリバイアス出力への安全なスタートアップ このデバイスは ローサイドMOSFETがプリバイアス出力を放電しないように設計されています プリバイアス スタートアップ中は ハイサイドMOSFETがスイッチングを開始するまでの間 ローサイドMOSFETはオンになりません また ソフト スタート電圧がVSENSEピンの電圧を超えるまでの間 ハイサイドMOSFETはスイッチングを開始しません 誤差増幅器 トランスコンダクタンス誤差増幅器は VSENSEの電圧を SSピンの電圧または内部の0.6V 電圧リファレンスのいずれか低い方と比較します 誤差増幅器のトランスコンダクタンスは 通常動作時には300mA/Vです 周波数補償回路をCOMP ピンとグランドの間に接続します スロープ補償 TPS54020は スイッチ電流信号に補償ランプを追加します このスロープ補償により 50% を超えるデューティ サイクルが求められる動作条件での低調波発振を防いでいます 使用可能なピーク インダクタ電流は デューティ サイクルの範囲全体にわたって一定です イネーブルおよび低電圧誤動作防止の調整 ENピンは デバイスの電気的オン / オフ制御に使用できます ENピンの電圧がスレッショルド電圧を超えると デバイスが動作を開始します ENピンの電圧がスレッショルド電圧を下回った場合 レギュレータはスイッチングを停止し 低静止電流状態になります ENピンにはヒステリシス付きの内部電流源があり ユーザはENピンに分圧抵抗を接続することでオンおよびオフのスレッショルド電圧を設計できます アプリケーションでENピンの制御が必要な場合は ENピンとのインターフェイスにオープン ドレインまたはオープン コレクタの出力ロジックを使用します ENピンは 図 9 図 20 および図 2に示すように構成できます スタートアップ中またはシャットダウン中に不要な繰り返し動作を避けるために UVLOヒステリシスは500mVより大きく設定することを推奨します ENピンには小さな固定プルアップ電流 i P があり これによってスタートアップ シーケンスの前に電流ソース値が設定されます スレッショルド電圧を超えると 第 2の電流源であるi H が使用されます オフ状態とオン状態の間でクリーンな遷移を実現するために VINピンでのオフ スレッショルドは4.2 以上 オン スレッショルドは 4.4V 以上を推奨します UVLOスレッショルドの値は 式 (2) および式 (3) で計算できます TPS54020 TPS54020 VIN TPS54020 VIN I H PVIN I H PVIN I H I P I P I P R3 R3 R3 EN EN EN R5.22 V R5.22 V R5.22 V UDG-3036 UDG-3035 UDG-3034 図 9. 調整可能な VIN 低電圧誤動作防止 図 20. 調整可能な PVIN 低電圧誤動作防止 PVIN 4.5V 図 2. 調整可能な VIN および PVIN 低電圧誤動作防止 3

14 上側のUVLO 分圧抵抗である R3は 式 (2) を使って計算します VEN falling VSTART VSTOP VEN rising R3 (2) VEN falling IP IH VEN rising 下側のUVLO 分圧抵抗である R5は 式 (3) で計算します R3 VEN falling R5 (3) VSTOP VEN falling R3 IP IH Switching Frequency (khz) Timing Resistance (kω) 図 22. タイミング抵抗対スイッチング周波数 G000 この例では 次のようになります I H = 3.3mA I P =.5mA V ENRISING =.22V V ENFALLING =.7V 調整可能なスイッチング周波数および同期 (RT/CLK) RT/CLK ピンを使用して デバイスのスイッチング周波数 を2つのモードで設定できます RTモードでは RT/CLKピンとGNDの間に抵抗 (RT 抵抗 ) が接続されます デバイスのスイッチング周波数は 200kHz~200kHzの範囲で調整できます CLKモードでは 外部クロックを直接 RT/CLKピンに接続します デバイスは内部 PLLによって外部クロックに同期されます CLKモードは RTモードよりも優先されます デバイスは 適切なモードを自動的に検出して RTモードからCLK モードに切り替わります 調整可能なスイッチング周波数 ( R T モード ) 特定のスイッチング周波数に対するR RT 抵抗を決定するには 式 (4) を用いるか 図 22の曲線を使用します ソリューション サイズ全体を小さくするには 一般にスイッチング周波数をできるだけ高く設定しますが 設計の際には最小制御可能オン時間について およびf SW と電源効率の間のトレードオフについても考慮する必要があります fsw R RT (4) 同期 ( C L K モード ) 内部のフェーズ ロック ループ (PLL) によって 200kHz~ 200kHzの周波数で同期が可能になり RTモードからCLK モードへと簡単に切り替えることができます 同期機能を実装するには 20%~80% のデューティ サイクルで RT/CLKピンに方形波クロック信号を接続します クロック信号の振幅は 0.8Vより低い電圧と2.0Vより高い電圧の間で遷移する必要があります スイッチング サイクルの開始は RT/CLKピン信号の立ち下がりエッジに同期します RTモードとCLKモードの両方を必要とするアプリケーションでは デバイスを図 23のように構成できます 外部クロックが供給される前は デバイスはRTモードで動作し スイッチング周波数はR RT 抵抗で設定されます 外部クロックが供給されると CLKモードがRTモードよりも優先されます SYNCピンが最初にRT/CLKのHigh スレッショルド (2.0V) を上回ると デバイスはRTモードから CLKモードに切り替わり RT/CLKピンはハイ インピーダンスとなって 外部クロック周波数へのPLLロックが開始されます CLKモードからRTモードに切り替えることは推奨しません なぜなら R RT 抵抗で設定されたスイッチング周波数に戻る前に 内部のスイッチング周波数がいったん00kHzに降下するためです RT/CLK Mode Select TPS54020 ここで R RT の単位はkW f SW の単位はkHz R RT RT/CLK UDG-3033 図 23. 外部 CLK への同期と RT モード インターフェイス 4

15 ソフト スタート (SS) シーケンス 誤差増幅器には2つの非反転入力があります 一方の入力は 0.6Vリファレンス (V REF ) であり もう一方はSSピンの電圧です デバイスは この2つの電圧のうち低い方にレギュレーションされます SSピンとグランド間のコンデンサにより ソフト スタート時間が設定されます 2.3mAの内部プルアップ電流源によって外部のソフト スタート コンデンサが充電されます ソフト スタート時間 (t SS 0%~90%) およびソフト スタート コンデンサ (C SS ) は 式 (5) で計算されます 電圧リファレンス (V REF ) は0.6V ソフト スタート充電電流(Iss) は 2.3mAです ISS tss CSS (5) VREF ここで C SS : ソフト スタート容量 (nf) I SS : ソフト スタート電流 (ma) t SS : ソフト スタート時間 (ms) V REF : 電圧リファレンス (V) 入力電圧 UVLOが作動するか ENピンが.2V 未満にプルダウンされるか または過熱シャットダウン イベントが発生すると デバイスはスイッチングを停止し 低電流動作に遷移します 次のパワーアップ シーケンス時に シャットダウン条件が解消されている場合 デバイスはSSピンがグランドに放電されるまでスイッチングを開始せず 適切なソフト スタート動作が保証されます パワー グッド ( P W R G D ) PWRGDピンは オープン ドレイン出力です VSENSE ピンが内部電圧リファレンスの95%~04% になると PWRGD ピンのプルダウンがデアサートされてフローティングになります 5.5V 以下の電圧源に対して0kW~00kWのプルアップ抵抗を使用することを推奨します VIN 入力電圧がVを超えると PWRGDは 電流シンク能力は低いですが有効となります VIN 入力電圧が4.5Vを超えると PWRGDの電流シンク能力は最大になります VSENSEピンの電圧が公称入力リファレンス電圧の9% を下回るか または08% を上回ると PWRGDピンはLowになります 入力 UVLOまたは過熱シャットダウンがアサートされた場合 またはENピンがLowになるかSSピンの電圧が.4Vを下回った場合にも PWRGDはLowになります ブートストラップ電圧 (BOOT) と低ドロップアウト動作 TPS54020にはブートストラップ電圧レギュレータが内蔵され ハイサイドMOSFETのゲート駆動電圧を提供するために BOOTピンとPHピンの間に小さなセラミック コンデンサが必要です このブート コンデンサは BOOTピンの電圧がVIN 未満で BOOT-PH 間電圧がレギュレーションに達していないときに充電されます セラミック コンデンサの値は 0.mFとしてください 温度および電圧に対して安定した特性を持つため X7RまたはX5Rクラスの誘電体を持つ電圧定格 0V 以上のセラミック コンデンサを推奨します ドロップアウトを改善するため TPS54020は BOOT-PHピン間の電圧がBOOT-PH UVLOスレッショルド ( 標準 2.V) を上回っていれば 00% のデューティ サイクルで動作するよう設計されています BOOT-PH 間の電圧がBOOT-PH UVLOスレッショルドを下回ると ハイサイドMOSFETがオフになり ローサイドMOSFETがオンになってブート コンデンサが再充電されます 分割入力電圧レールを使用するアプリケーションの場合 (VIN - PVIN) > 4Vが満たされていれば 00% デューティ サイクルの動作を実現できます シーケンシング ( S S ) SS EN およびPWRGDピンを使用して 多くの一般的な電源シーケンシング方法を実装できます 図 24に 2つの TPS54020デバイスを使用したシーケンシャルな方法を示します つ目のデバイスのパワー グッドを2つ目のデバイスのEN ピンに接続し 次電源がレギュレーションに達した時点で2 次電源をイネーブルにします 図 25に 2つのデバイスのSSピンを互いに接続することによるレシオメトリックなシーケンシングの実装方法を示します 各レギュレータの出力は同時に上昇してレギュレーションに達します ソフト スタート時間を計算する際には 式 (5) でプルアップ電流源を2 倍にする必要があります 5

16 TPS54020 TPS54020 PWRGD EN EN PWRGD SS/TR SS/TR C SS C SS UDG シーケンシャルなスタートアップ シーケンス TPS54020 EN SS/TR C SS PWRGD 図 26に示すようなRSとRS2の抵抗回路を トラッキング先の電源または他の電圧リファレンス源の出力に接続することで レシオメトリックな同時電源シーケンシングを実装できます 式 (6) と式 (7) を使用して V OUT の少し前か少し後 または同時にV OUT2 を開始するようトラッキング抵抗を計算できます 式 (8) は V OUT とV OUT2 の電圧差を示します V OUT2 がレギュレーションに達したときにV OUT2 の電圧がV OUT の電圧よりわずかに大きくなるように レシオメトリックなスタートアップを設計するには 式 (6) および式 (7) でDVに負の数を使用します V OUT2 がレギュレーションに達したときにV OUT2 が V OUT よりわずかに低くなるアプリケーションでは 式 (8) は正の数となります 変数 DVは 同時シーケンシングでは0Vです ソフト スタート回路のSS-VSENSE 間の固有のオフセット (V SS(offset) 29mV) およびプルアップ電流源(I SS 2.3mA ) とトラッキング抵抗によって生成されるオフセットの影響を最小限に抑えるため V SS(offset) およびI SS が変数として式に含まれています デバイスの適切な動作を保証するには 式 (6) から計算されたRSの値が 式 (9) の計算値よりも大きい必要があります TPS54020 RS VOUT2 VREF V VSS offset ISS (6) EN SS/TR PWRGD 25 レシオメトリックなスタートアップ シーケンス UDG-303 RS2 VREF RS VOUT2 V VREF V VOUT VOUT2 RS 2800 VOUT 80 V (7) (8) (9) TPS54620 EN SS/TR BOOT PH V OUT C SS PWRGD TPS54620 EN BOOT RS PH V OUT2 SS/TR RS2 PWRGD VSENSE R4 R8 UDG レシオメトリック / 同時スタートアップ シーケンス 6

17 出力過電圧保護 ( O V P) TPS54020には 出力電圧オーバーシュートを最小限に抑える 出力過電圧保護 (OVP) 回路が備えられています 例えば 負荷電流が高い値から低い値へと急激に減少した際に 特に出力電圧バス上の容量が比較的低いときには 出力電圧の応答がOVPトリップ スレッショルドを超える場合があります OVP 機能では VSENSEピンの電圧をOVPスレッショルドと比較することで このオーバーシュートを最小限に抑えます VSENSEピンの電圧がOVPスレッショルドより高い場合には OVが放電されるまでの間 ハイサイドMOSFETがオフになり ローサイドMOSFETがオンになります VSENSE 電圧が OVPスレッショルドを下回ると 次のクロック サイクルでハイサイドMOSFETがオンになります OVPイベント中はローサイドの逆電流制限が引き続き適用され PHピンに電流が流れ込むことはありません 過電流保護 T P S は ハイサイドM O S F E TとローサイドM O S F E Tの両方でサイクル毎に電流を制限することで 過電流状態から保護されます ハイサイド MOSFET の過電流保護 TPS54020は 電流モード制御を実装し COMPピンの電圧を使用して ハイサイドMOSFETのオフとローサイド MOSFETのオンをサイクル毎に制御できます 各サイクルで スイッチ電流が COMPピン電圧によって生成された電流リファレンスと比較されます ピーク スイッチ電流が電流リファレンスを超えた場合 ハイサイド スイッチがオフになります ハイサイドの過電流保護は 電流リファレンスのクランプによって実現されます ローサイド MOSFET の過電流保護 ローサイド MOSFETがオンの間 その導通電流が内部回路で監視されます 通常動作中は ローサイドMOSFETから負荷に電流がソースされます 各クロック サイクルの終わりに ローサイドMOSFETのソース電流が 内部で設定されたローサイド ソース電流制限と比較されます ローサイド ソース電流が制限を超えた場合 ハイサイドMOSFETはオンにならず ローサイドMOSFETは次のサイクルにわたってオンに保持されます サイクルの開始時にローサイドMOSFETの電流がローサイドMOSFETのソース電流制限を下回っている場合 ハイサイドMOSFETが再度オンになります 軽負荷状態での効率を向上させるため 制御回路によって ローサイドMOSFETが負荷から電流をシンクしないよう制御されます 負のローサイドMOSFET 電流が検出された場合 ローサイドMOSFETは直ちにオフとなり そのクロック サイクルの終わりまでオフに保持されます この状況では 次のサイクルの開始まで両方のMOSFETがオフとなります さらに 出力過負荷状態 (COMPピン電圧によって測定) が 28スイッチング サイクルに設定されたヒカップ待ち時間よりも長く続いた場合には デバイスがシャットダウンされ 6384サイクルのヒカップ時間の経過後に再起動されます このヒカップ モードは 大きな過電流の発生時にデバイスの消費電力を低減するために役立ちます 過熱シャットダウン 接合部温度が75 の公称値を超えると 内部の過熱シャットダウン回路によってデバイスのスイッチングが強制的に停止されます 接合部温度が標準 65 を下回ると 内部の過熱ヒカップ タイマがカウントを開始します 設定済みの過熱シャットダウン ヒカップ時間 (6384サイクル) が経過した後で デバイスはパワーアップ シーケンスを再開します ループ応答の小信号モデル 図 27に 周波数応答と過渡応答をチェックするために回路シミュレーション プログラムでモデル化できる デバイス制御ループの等価モデルを示します 誤差増幅器は gmが300ma/v のトランスコンダクタンス アンプです この誤差増幅器は 理想的な電圧制御電流源を使用してモデル化できます 抵抗 R OEA (2.38MW) およびコンデンサC OUT(ea) (20.7pF) により 誤差増幅器の開ループ ゲインと周波数応答がモデル化されます ノードaとbの間の低振幅 (0mV~00mV AC) 電圧源は 周波数応答測定のために制御ループを実質的に分断します a-cのプロットによってプラントの小信号応答が得られ c-bのプロットによって周波数補償の小信号応答が得られます a-bのプロットは ループ全体の小信号応答を示します 時間ドメイン分析で適切な負荷ステップ振幅およびステップ レートを持つ電流源を R LOAD の代わりに使用すれば 動的ループ応答をシミュレートできます 7

18 Power Stage 20 A/V TPS54020 PH a V OUT b R ESR COMP VSENSE R4 C OUT R LOAD VOUT VOUT C0 R6 C V C OUT(ea) g R M OUT(ea) 300 A/V VC VC VC R8 R ESR R ESR gm ps gm ps C O R C ESR O VOUT R L R L R L gm ps C O UDG-3038 図 27. ループ応答の小信号モデル 図 28. 図ピーク電流モード制御の単純な小信号モデル 28. ピーク電流モード制御の単純な小信号モデル ピーク電流モード制御の単純な小信号モデル 図 28に 周波数補償回路の設計方法を理解するために使用できる小信号モデルを示します これは単純化したモデルであり スロープ補償の効果は考慮されていません デバイスのパワー段 ( プラント ) は 出力コンデンサおよび負荷抵抗に電流を供給する電圧制御電流源 ( デューティ サイクル変調器 ) として近似できます 制御 - 出力間の伝達関数は式 (0) に示され DC ゲイン つの支配的な極 およびつのESRゼロで構成されます スイッチ電流の変化とCOMPピン電圧 ( 図 27のノードc) の変化との比が パワー段のトランスコンダクタンス (gm ps ) であり TPS54020では20A/Vです (ILIMがオープンのとき) パワー段のDCゲイン ( 増幅率 )(A DC ) は 抵抗性負荷の場合 式 () に示すようにgm ps と負荷抵抗 RLの積です 負荷電流が増加すると DCゲインは減少します この負荷に対する変化は一見問題となりそうですが 幸い 支配的な極は負荷電流とともに移動します ( 式 (2) を参照 ) それらの組み合わせによる効果は 図 29に点線で示されています 負荷電流が減少すると ゲインが増加して極周波数が低下するため 負荷状態の変化に対して 0dBクロスオーバー周波数は一定に保たれ 周波数補償の設計が容易になります VOUT 図 28. ピーク電流モード制御の単純な小信号モデル VOUT VOUT VOUT VC VC VC gm ps gm ps gm ps R ESR R ESR R L R L C O RC ESR O R L C O Adc Adc Adc fp fp fp fz fz 図 29. 図ピーク電流モード制御の単純な周波数応答 29. ピーク電流モード制御の単純な周波数応答 fz 図 29. ピーク電流モード制御の単純な周波数応答 制御 - 出力の単純化された伝達関数は 式 (0) で示されます VC R ESR R L gm ps C O 図 28. ピーク電流モード制御の単純な小信号モデル s s V OUT V 2 fz OUTAdc 2 fz V Adc s C V s V C s OUT 2 fz Adc 2 f V 2 f C s 2 f Adc パワー段の Adcg DCゲインは 式 M PS g R () で示されます M PS RLOAD Adc gm PS RLOAD (0) (0) (0) () () () 8

19 負荷からの極は 式 (2) で示されます fp COUT RLOAD 2 (2) デバイスのループ補償の設計 デバイスのループ補償の一般的な設計ガイドラインを以下に 示します コンデンサのESRからゼロを計算するには 式 (3) を使用します fz (3) COUT RESR 2 ここで g M(ea) : トランスコンダクタンス増幅器のゲイン (300mA/V) g M(ps) : 電源段のゲイン (20A/V) R LOAD : 負荷抵抗 C OUT : 出力容量 R ESR : 出力コンデンサの等価直列抵抗 周波数補償の小信号モデル TPS54020では 誤差増幅器にトランスコンダクタンス アンプを使用し 図 30に示すように 一般的に使用される2つのタイプII 補償回路と つのタイプIII 周波数補償回路を標準でサポートしています タイプIIAでは 高周波ノイズの減衰のためにつの高周波極 C0が追加されています タイプIIIでは クロスオーバー周波数で位相ブーストを得るために つのコンデンサC7が追加されています タイプIII 補償の詳細については Designing Type III Compensation for Current Mode Step-Down Converters (SLVA352) を参照してください デバイスのループ補償の設計 に示す設計ガイドラインは 一般的な方法で補償を行いたい上級設計者向けに示したものです 下の式は ESRゼロが制御ループの帯域幅より上に位置する設計にのみ適用されます 通常 セラミック出力コンデンサの場合はこの条件が当てはまります 手順 : クロスオーバー周波数 (f C ) を決定します 最初は スイッチング周波数 f SW の/0を選択します 手順 2:R6 の値を決定します 抵抗 R6は式 (4) で計算されます R6 2 COUT fc VOUT gm ea VREF gm ps (4) ここで g M(ea) : トランスコンダクタンス増幅器のゲイン (300mA/V) g M(ps) : 電源段のゲイン (20A/V) V REF : リファレンス電圧 (0.6V) 手順 3: 補償用のゼロを計算します 式 (2) で求められる支配的な極に補償用のゼロを配置します このゼロは R6と 式 (5) で計算される C8の組み合わせによって実現されます COUT RLOAD C8 (5) R6 手順 4: 補償用のノイズ極を計算します C0はオプションです これは 出力コンデンサ (C OUT ) の E S R ( 等価直列抵抗 ) からゼロをキャンセルするために使用できます 注 :COMP-スイッチ間のトランスコンダクタンスg M(ps) は 選択した電流制限レベルに依存します 異なる電流制限オプションを選択した場合は 新しいg M(ps) に合わせて補償を再設 C0 RESR COUT R6 (6) 計する必要があります V OUT TPS54020 R4 C7 COMP VSENSE Type III R6 C0 R6 + g M(ea) V REF R8 C8 C8 C OUT(ea) R OUT(ea) Type IIB Type IIA UDG-3039 図 30. 周波数補償の種 9

20 手順 5: 補償用の位相ブースト ゼロを計算します つのコンデンサC7を追加することで タイプ III 補償を実装できます これにより ループ帯域幅と位相マージンがわずかに増加します 使用する場合 C7は式 (7) から計算できます C7 (7) 2 R4 fc 設計例ステップ毎の設計手順 この例では セラミック出力コンデンサを使用した高周波スイッチング レギュレータ設計の詳細を示します 設計プロセスを開始するには いくつかのパラメータがわかっている必要 があります これらのパラメータは一般に システム レベルで決定されます この例では 表 3に示す既知のパラメータを使用して開始します 標準アプリケーション回路図 図 3に示すアプリケーション回路図は 表 3の要件を満足しています この回路は TPS54020EVM-082 評価モジュールとして提供されています 設計手順はこのセクションで説明します タイプIIおよびタイプIII 周波数補償回路の詳細については Designing Type III Compensation for Current Mode Step- Down Converters (SLVA352) を参照してください 3. 設計例の特性 パラメータ MIN TYP MAX 単位 V OUT.8 V I OUT 0 A ΔV OUT 5 % A V IN V V OUT(ripple) 0 mv (P-P) 7.5 V 7. V f SW 500 khz R R2 0 SYNC OUT PVIN + 8V to 7V VIN_SEL PVIN VIN J4 VIN + 2 8V to 7V TP8 TP J 2 J C0 0.uF C 68uF C6 4.7uF C2 0.uF C3 22uF C4 22uF PVIN U TPS54020RUW VIN TP4 33. R3 PWRGD TP2 0k R4 PVIN EN VIN SS_TR HICCUP VSENSE ILIM COMP SYNC_OUT RTN PWRGD RT_CLK BOOT PVIN 8 PH 9 PGND PH TP7 TP3 C5 0.uF L. uh IND_ C7 00uF VOUT TP5 C8 00uF C9 00uF PGND TP6 J3 2 R A LOOP TP9 R6 69.8k EN TP0 SYNC_IN TP R7 5.k C J5 EN/UVLO 2 TP4 R 3.3k 4 C3 0.uF TRACK/SS J6 2 R8 20.0k R2 20.0k TP2 C4 0.uF C2 22nF R3 3.0k C5 220pF R9 00k 500kHz R0 2.55k AGND TP3 NOTES: DO NOT INSTALL ILIM_SEL 2 3 HICCUP_SEL 4 R6 and R yield Von = 7.5V, Voff = 7.V 9.4A: INSTALL R2 = 500k ohms CYCLE-CYCLE: INSTALL R 2.75A: INSTALL R2 = short 6384 CYCLES: REMOVE R 5A: REMOVE R2 図 3. 標準アプリケーション回路 20

21 動作周波数 最初の手順は レギュレータのスイッチング周波数を決定することです 高いスイッチング周波数と低いスイッチング周波数との間にはトレードオフがあります 高いスイッチング周波数では 低周波数でスイッチングする電源と比較して 低い値のインダクタと小さな出力コンデンサを使用した小サイズのソリューションを実現できます ただし スイッチング周波数が高いと スイッチング損失が増加し コンバータの効率および熱特性を低下させます この設計では 小サイズのソリューションと高効率動作を両立するために 500kHzという中程度のスイッチング周波数を選択しています 出力インダクタの選択 出力インダクタの値を計算するには 式 (8) を使用します K IND は 最大出力電流を基準としたインダクタ リップル電流の大きさを表す係数です インダクタ リップル電流は 出力コンデンサによってフィルタリングされます したがって 大きなインダクタ リップル電流を選択すると それ以上のリップル電流定格を持つ出力コンデンサが必要となるため 出力コンデンサの選択に影響が及びます 一般に インダクタ リップル値は設計者の裁量で決定しますが ほとんどのアプリケーションでは K IND は通常 0.~0.3です VIN max VOUT VOUT L (8) OUT IOUT KIND VIN max fsw この設計例では K IND = 0.3を使用し インダクタ値は.07mHと計算されます この設計では 最も近い標準値として.0mHが選択されています 出力フィルタ インダクタについては RMS 電流および飽和電流の定格を超えないことが重要です RMSおよびピーク インダクタ電流は 式 (20) および式 (2) で計算できます VIN max VOUT VOUT IRIPPLE (9) L VIN max fsw 電流レベルを超えて増加する場合があります 過渡状態では インダクタ電流がデバイスのスイッチ電流制限まで増加する場合があります この理由により 最も保守的なアプローチは ピーク インダクタ電流ではなく スイッチ電流制限以上の飽和電流定格を持つインダクタを指定することです 出力コンデンサの選択 出力コンデンサ値の選択については 3つの主要な考慮事項があります 出力コンデンサは 次の3つの条件に影響を与えます 負荷電流の変化や負荷過渡事象に対するレギュレータの応答 出力電圧リップル 出力電圧バス上の容量値電気的条件が予測できない状態で動作する必要があるレギュレータを設計する場合には このうち最後の考慮事項が重要となります 出力容量は これら3つの条件のうち最も厳しいものに基づいて選択する必要があります 負荷過渡応答 最初の条件は 負荷過渡事象に対して求められる応答です 必要な電流をレギュレータがすぐに供給できないときには 出力コンデンサが負荷に電流を供給する必要があります 出力コンデンサが負荷電流を供給する場合 過渡事象中の電圧変動はコンデンサのインピーダンスによって大きく異なります 制御ループの安定性要件を満足するために このピーク電流モード レギュレータでは 誤差増幅器の設計に補償部品を追加する必要があります これらの補償部品によって制御ループは安定しますが 多くの場合 レギュレータの負荷過渡応答速度が低下します 負荷変動に対するレギュレータの応答の遅延は 制御ループが変化に反応する前の2クロック サイクル以上にわたる場合があります その期間中は 古い負荷電流と新しい負荷電流との差が出力容量によって供給 ( または吸収 ) される必要があります 出力コンデンサのインピーダンスは 出力電圧を許容制限内に保持しながら 差分電流を供給または吸収できるように設計する必要があります 式 (22) は 2スイッチング サイクルの遅延時間に基づいて電圧変動を制限するために必要な最小容量を計算します IL rms IOUT 2 VOUT VIN max VOUT 2 VIN max L fsw 2 (20) COUT ここで 2 IOUT fsw VOUT (22) IL peak IOUT IRIPPLE 2 (2) DI OUT : 出力電流の変化 f SW : スイッチング周波数 DV OUT : 出力電圧で許容される変化 この設計では RMSインダクタ電流は0.04A ピーク インダクタ電流は.6Aとなります 選択したインダクタは.0mHであり 飽和電流定格は3Aです インダクタを流れる電流は インダクタ リップル電流 + 出力電流です パワーアップ時 障害発生時 または負荷過渡状態中は インダクタ電流が上で計算したピーク インダクタ この例では 負荷過渡応答が 5Aの負荷ステップに対する V OUT の5% の変化と指定されています この例では DI OUT = 5.0A およびDV OUT = = 0.09Vです これらの値を使用して 222mFの最小容量が得られます この値は 出力電圧の変化について出力コンデンサのESRを考慮していません セラミック コンデンサの場合 ESRは通常十分に小さいため この計算では無視できます 2

22 出力電圧リップル 2 番目の条件は 出力電圧リップルです 式 (23) は 出力電圧リップル仕様を満足するために必要な最小の出力容量を計算します IRIPPLE COUT (23) 8 fsw VOUT ripple ここで f SW : スイッチング周波数 V RIPPLE : 許容される最大出力電圧リップル I RIPPLE : インダクタのリップル電流この場合 最大出力電圧リップルは0mVです この条件で リップルに対する最小出力容量 ( 式 (23) で計算 ) は80.5mFとなります 式 (24) は 出力電圧リップル仕様を満足するために出力コンデンサに許容される最大 ESRを計算します 式 (24) で ESRは3mW 未満と示され これは 出力容量のインピーダンスでESRが支配的な成分である場合 ( 電解コンデンサなど ) の要件となります ただし 出力電圧リップルは容量性リップルと抵抗性リップルの組み合わせであるため 容量が純粋にセラミックである場合には ESRがこの結果よりもずっと低くなる必要があります これは セラミック コンデンサの低い容量値によって 合計リップルに占める容量性リップル成分の割合が大きくなるためです VOUT ripple RESR (24) IRIPPLE エージング 温度 およびDCバイアスに対して 追加の容量ディレーティングを考慮する必要があるため この最小必要容量値は増加します この設計例では 2mWのESRを持つ00mF/6.3V のX5Rセラミック コンデンサが 3 個使用されます 一般に コンデンサでは 障害や過熱を発生させずに処理できるリップル電流の大きさに制限があります インダクタ リップル電流に対して対応可能な出力コンデンサを指定する必要があります 一部のコンデンサのデータシートでは 最大リップル電流の RMS(2 乗平均平方根 ) 値が指定されています 出力コンデンサで処理できる必要のあるRMS リップル電流値は 式 (25) で計算できます このアプリケーションでは 式 (25) により 929mAが得られます VOUT VIN max VOUT I (25) C rms 2 VIN max L fsw バス容量 3 番目の条件は バス容量の大きさです この要件はオプションです ただし 電気的環境が予測できない ( または完全に定義されていない ) システム またはホット プラグや静電気放電 (ESD) など影響の大きな事象が発生するシステムでは 出力バス容量の追加を考慮する必要があります レギュレータの出力に放電された負荷コンデンサが接続され るホット プラグ時には この負荷容量の充電のために瞬間的に大きな電流需要が生じ 制御ループではその電流を供給できません 多くの場合には ピーク充電電流がレギュレータの電流制限の数倍にもなります 出力容量を追加することで バス電圧を許容制限内に保持することができます ホット プラグに対しては 負荷容量が既知であれば 電荷の保持という概念に基づいて必要なバス容量の大きさを計算できます ESDが発生した場合 または 次回路レベルで間接的な雷サージが生じた場合などにも このコンバータのシステム レベルでグリッチが生じる可能性があります グリッチの振幅が大きいためにOVPまたはUVLOが誤ってトリップされると 数クロック サイクルにわたる外乱につながります そのような場合は 単純な負荷過渡およびリップル要件に対して必要な値よりも大きなバス容量を使用することで 状況を改善できます 追加のバス容量の大きさは 外乱中に出力電圧を許容制限内に保持することを基準に計算できます これには最大で コンバータ動作の中断期間全体にわたって負荷を完全にサポートできるような容量が必要となります 入力コンデンサの選択 TPS54020は PVIN 入力電圧ピンと VIN 入力電圧ピンの両方に 4.7mF 以上の実効容量を持つ高品質のセラミック ( タイプ X5R または X7R) 入力デカップリング コンデンサを必要とします アプリケーションによっては PV IN 入力に追加のバルク容量も必要となる場合があります 実効容量には DCバイアスの影響も含まれます 入力コンデンサの電圧定格は 最大入力電圧よりも高い必要があります また コンデンサのリップル電流定格は 全負荷時のデバイスの最大入力電流リップルよりも大きい必要があります 入力リップル電流は 式 (26) で計算できます I CIN rms I OUT V V OUT IN min V IN min V IN min V OUT (26) セラミック コンデンサの値は 温度およびコンデンサに印加されるDCバイアスの大きさによって大きく変化します 温度による容量の変化は 温度に対して安定な誘電体を選択することで最小限に抑えることができます X5RおよびX7Rセラミック誘電体は 容量 / 体積比が大きく 温度に対してかなり安定しているため パワー レギュレータのコンデンサとして一般に選択されます また 出力コンデンサはDCバイアスも考慮して選択する必要があります コンデンサ両端にかかる DCバイアスが増加すると コンデンサの容量値は減少します この設計例では 最大入力電圧に対応するために25V 以上の電圧定格を持つセラミック コンデンサが必要です この例では PV IN 電圧レールに対して 22mF/25Vのセラミック コンデンサを2 個と 68mF/25Vの電解コンデンサ 個を並列に使用しています V IN 電圧レールに対しては 4.7mF/25Vのセラミック コンデンサを 個使用しています 通常は TPS54020が単一電源から動作できるように V IN 入力とPV IN 入力を互いに接続します 入力容量の値によって レギュレータの入力リップル電圧が決まります 入力電圧リップルは 式 (27) で計算できます 設計 22

23 例の値である I OUT(max) = 0A C IN = 48.7mF f SW = 500kHzを使用すると 03mVの入力電圧リップル および 4.8ArmsのRMS 入力リップル電流が得られます 電解コンデンサは一般に ESRがずっと高いため この計算には含めていません 入力コンデンサのリップル電圧は 式 (27) で計算します V IN I 0.25 OUT max C IN f SW ソフト スタート コンデンサの選択 (27) ソフト スタート コンデンサは パワーアップ中に出力電圧がその公称設定値に達するまでにかかる最小の時間を決定します これは 負荷に対して制御された電圧スルー レートが必要である場合に有用です また 出力容量が非常に大きく コンデンサを出力電圧レベルまですばやく充電するのに大きな電流を必要とするような場合にも 利用されます 出力容量の充電に必要な追加電流によって TPS54020が電流制限に達する可能性があります また 入力からのソフト スタート電流サージによって 入力電圧レールが低下する場合があります 出力電圧のスルー レートを制限することで その両方の問題を解決できます このソフト スタート コンデンサの値は式 (28) を使って計算できます この例の回路では 出力コンデンサ値がわずか300mFで.8Vまでの充電に大きな電流を必要としないため ソフト スタート時間はそれほど重要ではありません この回路ではソフト スタート時間が任意値の30msに設定され 00nFのコンデンサが必要となります この場合 I SS は 2.3mA V REF は0.6Vです 路を使用して設計できます R6はTPS54020のVINとENピンの間に接続し RはENとGNDの間に接続します UVLOには2つのスレッショルドがあり つは入力電圧が上昇するパワーアップ中に適用され もうつは入力電圧が下降するパワーダウンまたはブラウンアウト中に適用されます この設計例では 入力電圧が7.5V 以上に上昇 (UVLO 開始またはイネーブル ) したときに 電源がオンになりスイッチングを開始する必要があります レギュレータがスイッチングを開始した後は 入力電圧が7.Vを下回る (UVLO 停止またはディスエーブル ) までの間 スイッチングを継続する必要があります 式 (2) および式 (3) を使用して 上側および下側の抵抗値を計算できます 指定されたUVLO 電圧に対して R6の最も近い標準抵抗値は69.8kW Rは3.3kWです 出力電圧帰還抵抗の選択 抵抗分圧回路 R7およびR0は 出力電圧の設定に使用されます この設計例では R0が2.55kWに設定されています その結果 R7の値は5.kWとなります これらの比較的低い値を使用することで PHピンのバイアス リーク電流よりも高い最小 DC 負荷電流が提供されます 最小出力電圧 TPS54020の内部設計制限により 与えられた入力電圧に対して最小出力電圧制限が存在します 出力電圧は 内部リファレンス電圧 0.6Vより低くなることはできません ただし 出力電圧は 最小制御可能オン時間によって0.6Vより高い値に制限される場合もあります この例での最小出力電圧は 式 (29) で与えられます C SS I SS V t REF SS ここで C SS : ソフト スタート容量 ( n F ) I SS : ソフト スタート電流 ( ma ) t SS : ソフト スタート時間 ( m s ) V REF : 電圧リファレンス ( V ) (28) VOUT min ton min fsw max ( V IN max I OUT min ( R DS2 min R DS min )) ( ) I OUT min R LOAD R DS2 min (29) ブートストラップ コンデンサの選択 適切な動作のためには BOOTピンとPHピンの間に0.mFのセラミック コンデンサを接続する必要があります X5R 以上の誘電体を持つセラミック コンデンサの使用を推奨します コンデンサは0V 以上の電圧定格を持つ必要があります 低電圧誤動作防止の設定点 オフからオン およびオンからオフへの遷移をクリーンに行うために ENピンに外部分圧回路を接続することを推奨します 低電圧誤動作防止 (UVLO) は R6とRによる外部分圧回 ここで V OUT(min) : 実現可能な最小出力電圧 t ON(min) : 最小制御可能オン時間 ( 最大 35ns) f SW(max) : 最大スイッチング周波数 ( 公差を含む ) V IN(max) : 最大入力電圧 I OUT(min) : 最小負荷電流 R DS(min) : 最小ハイサイドMOSFETオン抵抗 ( 標準 36mW~32mW) R DS2(min) : 最小ローサイドMOSFETオン抵抗 ( 標準 9mW) R LOAD : 出力インダクタの直列抵抗 23

24 補償部品の選択 DC/DCレギュレータの補償には業界でいくつかの手法が使用されています ここで説明する方法は 計算が簡単で 高い位相マージンを得ることができます ほとんどの条件に対して レギュレータの位相マージンは 60 ~90 となります ここに示す方法では TPS54020 内部のスロープ補償による影響は無視しています スロープ補償が無視されるため 実際のクロスオーバー周波数は 計算で使用されるクロスオーバー周波数よりも通常は低くなります より詳細な設計には PSPICEモデルを使用してください 最初に 式 ( 3 0 ) と式 ( 3 ) を使用して 変調回路の極 f P(mod) および ESRゼロf Z(mod) を計算する必要があります 出力容量には ディレーティング値として 225mFを使用します おおまかな見積もりとして f C 値には 出力フィルタの二重極周波数の3~5 倍の値を選択します ここでは f C に35kHzを選択しています f P(mod) は3.93kHz f Z(mod) は.06MHzです f f P mod Z mod I OUT 2 V C OUT 2 R C ESR OUT OUT (30) (3) これで 補償部品を計算することができます 最初に C2の値を計算します この値は f C よりずっと下の低周波数での補償回路のゲインを設定します 目的の f C は35kHzであり 予想されるゲイン曲線は単一極ロールオフであるため f C の2ディケード下 (350Hz) でのゲインは +40dBとなります この論理に従い DCでのプラント ゲインは式 (32) で計算されます VOUT AVdc 20 log gm ea 2.38M gm ps 80.94dB IOUT (32) これは 350Hzでは 補償極コンデンサC2によってゲインが ( )= 40.94dBだけ低下すること つまり結果として 40.94dBのゲインとなることを意味します ( 式 (33) を参照 ) fz comp (36) 2 R3 C2 R fz comp C (37) ここで f Z(comp) の単位はkHz C2の単位はnF R3の単位はkW この値は 実際のボード測定後に3.0kWに調整されています 必要に応じて R3とC2の直列結合と並列にコンデンサを追加することにより 追加の高周波極を使用できます この極周波数は 式 (3) で与えられる出力コンデンサのESRゼロ周波数に配置できます 式 (38) を使用して C0に必要なコンデンサ値を計算します RESR COUT 666 μω 225 μf R3 3.0 kω (38) この値は ジッタを低減するために 220pFへと上方調整されています アプリケーション V OUT = 00 mv/div AC coupled I OUT = 2.5 A/div Load step = 2.5Ato 7.5A Slew rate = 625 ma/μs Z C 20 log db 2.38M (33) Timebase = 200 μs/div 図 32. 負荷過渡応答 C (34) V IN = 5 V/div C 2 fsw ZC nF (35) I OUT = 2 A/div ここで f SW の単位はkHz 最も近い標準値は22nFです 式 (30) から R3によって必要となる補償ゼロをf P(mod) = 3.93kHzに配置する必要があります V OUT = 500 mv/div Timebase = 5 ms/div 図 33. VINによるスタートアップ 24

25 V IN = 5 V/div I OUT = 2 A/div V IN = 5 V/div PH = 0 V/div V OUT = 500 mv/div V OUT = 500 mv/div EN = 2 V/div, EN = 2 V/div Timebase = 5 ms/div Timebase = 5 ms/div PH = 5 V/div PH = 5 V/div V OUT = 20 mv/div AC coupled V IN = 200 mv/div AC coupled Timebase = μs/div Timebase = μs/div Gain (db) V OUT =.8 V V IN = 2 V R LOAD = 5 A Magnitude [B/A] 20 Phase [B A] 60 Zero Frequency (Hz) Phase ( ) G000 Output Voltage (V) I OUT = 0. A I OUT = A T J = 25 C.805 I OUT = 5 A f SW = 500 khz I OUT = 0 A V OUT =.8 V Input Voltage (V) G

26 アプリケーション Output Voltage (V) V IN = 5 V T J = 25 C.805 V IN = 2 V f SW = 500 khz V IN = 7 V V OUT =.8 V Output Current (A) G000 Efficiency (%) T A = 25 C V OUT =.8 V f SW = 500 khz V IN = 5 V V IN = 2 V V IN = 7 V Output Current (A) G000 図 40. 負荷レギュレーション 図 4. 効率 高速過渡応答の考慮 高速過渡応答が非常に重要であるようなアプリケーションでは 従来のタイプII 周波数補償の代わりに タイプIII 周波数補償を使用できます タイプIIおよびタイプIII 周波数補償回路の詳細については Designing Type III Compensation for Current Mode Step- Down Converters (SLVA352) を参照してください PCB レイアウトのガイドライン レイアウトは 優れた電源設計のために重要な要素です PCBレイアウト例については 図 42を参照してください 上層には PVIN VIN VOUT およびVPHASEのメイン電源パターンが含まれています また 上層には TPS54020のいくつかのアナログ ピンの接続と PGNDで占められる大きな領域とがあります 内部の2つの層は同一であり 主に電源プレーン (PGND Vout PVIN VPHASEなど ) を含んでいます 下層には 残りのアナログ回路接続に加えて 内部の層と同様な電源プレーンが含まれています 上層の電源プレーンとグランド プレーンは 基板の周囲に設けられた複数のビアによって下層および内部の電源およびグランド プレーンに接続されています これには 上層の電源プレーンから他の層の電源プレーンまでの熱パスを提供する TPS54020デバイス直下の数個のビアも含まれています 高速で変化する電流または電圧を通す信号パスがいくつかあるため 浮遊インダクタンスや寄生容量によってノイズが発生したり 電源の性能が低下したりする可能性があります このようなノイズの問題をなくすために PVINピンは X5RまたはX7R 誘電体を使用した低 ESRのセラミック バイパス コンデンサを使用してグランドにバイパスする必要があります バイパス コンデンサ接続 PVINピン およびグランド接続によって形成されるループの面積は 最小限に抑えるよう注意が必要です また VINピンも X5RまたはX7R 誘電体を使用した低 ESRのセラミック コンデンサを使用してグランドにバイパスする必要があります このコンデンサは PVInバイパス コンデンサのパワー グランド パターンではなく 低雑音のアナログ グランド パターンに接続するようにしてください PH 接続はスイッチング ノードであるため 出力インダクタはPHピンに近づけて配置し 過度の容量性カップリングを避けるためにPCB 導体の面積はできるだけ小さくしてください 出力フィルタ コンデンサのグランドには PVIN 入力バイパス コンデンサと同じパワー グランド パターンを使用する必要があります このパターンは 十分な幅を保ちながらできるだけ短くしてください 小信号部品は 図に示すようにアナログ グランド パスに接地する必要があります RT/CLKピンはノイズの影響を受けやすいため RTの抵抗はICにできるだけ近づけて配置し 最短のパターンで配線する必要があります 追加の外部部品は図に示されるように配置できます 別の PCBレイアウトでも許容される性能を得ることは可能ですが このレイアウトは良好な結果が得られることが実証済みであり ガイドラインとして示しています ランド パターンおよびステンシルに関する情報は データシートの付録に記載されています 記載されている寸法および外形に関する情報は 標準 RUWパッケージに対するものです 26

27

28 44 28

29 パッケージ情報 製品情報 Orderable Device Status () Package Type Package Drawing Pins Package Qty Eco Plan TPS54020RUWR ACTIVE VQFN RUW Green (RoHS & no Sb/Br) TPS54020RUWT ACTIVE VQFN RUW Green (RoHS & no Sb/Br) (2) Lead/ Ball Finish MSL Peak Temp (3) Op Temp ( C) Top-Side Markings (4) CU NIPDAU Level--260C-UNLIM 40 to CU NIPDAU Level--260C-UNLIM 40 to Samples () マーケティング ステータスは次のように定義されています ACTIVE: 製品デバイスが新規設計用に推奨されています LIFEBUY:TI によりデバイスの生産中止予定が発表され ライフタイム購入期間が有効です NRND: 新規設計用に推奨されていません デバイスは既存の顧客をサポートするために生産されていますが TIでは新規設計にこの部品を使用することを推奨していません PRE VIE W: デバイスは発表済みですが まだ生産が開始されていません サンプルが提供される場合と 提供されない場合があります OB SO LE TE:TI によりデバイスの生産が中止されました (2) エコ プラン - 環境に配慮した製品分類プランであり Pb-Free(RoHS) Pb-Free(RoHS Expert) およびGreen(RoHS & no Sb/Br) があります 最新情報および製品内容の詳細については TBD:Pb-Free/Green 変換プランが策定されていません Pb-Free(RoHS):TI における Lead-Free または Pb-Free ( 鉛フリー ) は 6つの物質すべてに対して現在の RoHS 要件を満たしている半導体製品を意味します これには 同種の材質内で鉛の重量が0.% を超えないという要件も含まれます 高温で半田付けするように設計されている場合 TIの鉛フリー製品は指定された鉛フリー プロセスでの使用に適しています Pb-Free(RoHS Exempt): この部品は ) ダイとパッケージの間に鉛ベースの半田バンプ使用 または 2) ダイとリードフレーム間に鉛ベースの接着剤を使用 が除外されています それ以外は上記の様にPb-Free(RoHS) と考えられます Green(RoHS & no Sb/Br):TI における Green は Pb-Free (RoHS 互換 ) に加えて 臭素 (Br) およびアンチモン (Sb) をベースとした難燃材を含まない ( 均質な材質中のBrまたはSb 重量が0.% を超えない ) ことを意味しています (3) MSL ピーク温度 -- JEDEC 業界標準分類に従った耐湿性レベル およびピーク半田温度です 重要な情報および免責事項 : このページに記載された情報は 記載された日付時点でのTIの知識および見解を表しています TIの知識および見解は 第三者によって提供された情報に基づいており そのような情報の正確性について何らの表明および保証も行うものではありません 第三者からの情報をより良く統合するための努力は続けております TIでは 事実を適切に表す正確な情報を提供すべく妥当な手順を踏み 引き続きそれを継続してゆきますが 受け入れる部材および化学物質に対して破壊試験や化学分析は実行していない場合があります TIおよびTI 製品の供給者は 特定の情報を機密情報として扱っているため CAS 番号やその他の制限された情報が公開されない場合があります TIは いかなる場合においても かかる情報により発生した損害について TIがお客様に 年間に販売した本書記載の問題となった TIパーツの購入価格の合計金額を超える責任は負いかねます 29

30 パッケージ マテリアル情報 REEL DIMENSIONS TAPE DIMENSIONS K0 P Reel Diameter Cavity A0 B0 W A0 B0 K0 W P Dimension designed to accommodate the component width Dimension designed to accommodate the component length Dimension designed to accommodate the component thickness Overall width of the carrier tape Pitch between successive cavity centers Reel Width (W) QUADRANT ASSIGNMENTS FOR PIN ORIENTATION IN TAPE Sprocket Holes Q Q2 Q Q2 Q3 Q4 Q3 Q4 User Direction of Feed Pocket Quadrants *All dimensions are nominal Device Package Type Package Drawing Pins SPQ Reel Diameter (mm) Reel Width W (mm) A0 (mm) B0 (mm) K0 (mm) P (mm) W (mm) Pin Quadrant TPS54020RUWT VQFN RUW Q 30

31 パッケージ マテリアル情報 *All dimensions are nominal Device Package Type Package Drawing Pins SPQ Length (mm) Width (mm) Height (mm) TPS54020RUWT VQFN RUW

32 メカニカル データ RUW(S-PVQFN-N5) PLASTIC QUAD FLATPACK NO-LEAD 注 : A. 直線寸法はすべてミリメートル単位です 寸法および許容誤差は ASME Y4.5M-994 によります B. 本図は予告なしに変更することがあります C. QFN( クゥアド フラットパック ノーリード ) パッケージ構造 D See the Product Data Sheet for details regarding the exposed buss dimensions. E. RoHS exempt flip chio application. Internal solder joints may contain Pb. F. Exposed terminals are Pb-free. 32

33 サーマルパッド メカニカル データ RUW(S-PVQFN-N5) 熱的特性に関する資料このパッケージには 外部ヒートシンクに直接接続するように設計された 露出したサーマル パッドが装備されています このサーマル パッドは プリント基板 (PCB) をヒートシンクとして使用できるように PCBに直接半田付けする必要があります また サーマル ビアを使用して サーマル パッドをグランド プレーンまたはPCB 内に設計された特別なヒートシンク構造に直接接続することができます この設計により ICからの熱伝導が最適化されます QFN(Quad Flatpack No-Lead) パッケージとその利点については アプリケーション レポート Quad Flatpack No- LeadLogic Packages (Texas Instruments 文献番号 SLUA27) を参照してください このドキュメントは ホームページwww. ti.comで入手できます このパッケージの露出したサーマル パッドの寸法を次の図に示します 注 :A. 全ての線寸法の単位はミリメートルです サーマル パッド寸法図 33

34 ランド パターン RUW(S-PVQFN-N5) PLASTIC QUAD FLATPACK NO-LEAD 注 : A. 全ての線寸法の単位はミリメートルです B. 図は予告なく変更することがあります C. 代替設計には IPC 735 規格を推奨します D. このパッケージは 基板上のサーマル パッドに半田付けされるように設計されています 熱に関する具体的な情報 ビア要件 および推奨基板レイアウトについては アプリケーション ノート Quad Flat-Pack Packages (TI 文献番号 SLUA27) および製品データシートを参照してください これらのドキュメントは ホームページ で入手できます E. レーザ切断開口部の壁面を台形にし 角に丸みを付けることで ペーストの離れがよくなります ステンシル設計要件については 基板組み立て拠点にお問い合わせください ステンシル設計上の考慮事項については IPC 7525 を参照してください F. 信号パッド間および信号パッド周囲の半田マスク許容差については 基板組み立て拠点にお問い合わせください (SLVSB0C) 34

35 IMPORTANT NOTICE

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