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1 QPHY-DDR2 DDR2 Serial Data オペレーターズ マニュアル Revision A July, 2009 Relating to the Following Release Versions: Software Option Rev. 5.9 DDR2 Script Rev. 1.0 Style Sheet Rev. 1.2

2 LeCroy Corporation 700 Chestnut Ridge Road Chestnut Ridge, NY Tel: (845) , Fax: (845) Internet: by LeCroy Corporation. All rights reserved. LeCroy, ActiveDSO, WaveLink, JitterTrack, WavePro, WaveMaster, WaveSurfer, WaveExpert, WaveRunner WaveJet はレクロイ コーポレーションの登録商標です その他の製品名またはブランド名は それぞれの所有者の商標または登録商標です 本書に記載の情報は 以前のすべての版に優先します 仕様は 予告なしに変更されることがあります 本製品は ISO 9000 登録の品質管理体系に基づき製造されています Visit to view the certificate. この電子製品の廃棄処分とリサイクルに関しては 国および地域ごとに異なる各種規制が適用されます ほとんどの国では 電子機器を一般ごみと一緒に廃棄することが禁止されています レクロイ製品の正しい廃棄 / リサイクル方法については を参照してください Document Number: Rev A 2 QPHY-DDR2-OM-E Rev A

3 QPHY-DDR2 Software Option 目次 QPHY-DDR2 概要...6 テストに必要な機器... 6 計測信号...6 CK, CK# INPUT... 6 DQ INPUT/OUTPUT... 6 DQS, DQS# INPUT/OUTPUT... 6 ADD/CTRL... 6 基本機能...7 読み出しバースト... 7 書き込みバースト... 8 QUALIPHY DDR2 の使用...9 QUALIPHY COMPLIANCE TEST PLATFORM...10 オシロスコープのオプション キーのインストール 一般 ( 推奨 ) 構成 リモート ( ネットワーク ) 構成 オシロスコープの選択 QUALIPHY による QPHY-DDR2 ソフトウェアへのアクセス QUALIPHY のカスタマイズ QPHY-DDR2 OPERATION DDR2 測定準備...19 TF-DSQ を使った差動プローブのデスキュー手順 PCF200 と ZI オシロスコープを使った差動プローブのデスキュー手順 PCF200 フィクスチャ概要 PCF200 をオシロスコープに接続 プローブを PCF200 へ接続 プローブ キャリブレーション メニュー アドバンスドメニュー アドバンスド プローブ キャリブレーション D620 Probe Calibration Procedure QPHY-DDR2 テスト構成 ) CLOCK TESTS DDR2-667 (1 PROBE) ) CKDIFF-DQSE-DQSDIFF 667 WRITE BURST (3 PROBES) ) CKDIFF-DQSE-DQSDIFF 667 READ BURST (3 PROBES) ) EYE DIAGRAM (3 PROBES DEBUG) ) ALL TESTS THAT REQUIRE 4 PROBES D1) DEMO OF ALL CLOCK TESTS D2) DEMO OF EYE DIAGRAM (DEBUG) D3) DEMO OF ALL TESTS D4) DEMO OF ALL CKDIFF-DQSDIFF-DQSE TESTS QPHY-DDR2 スクリプト変数...33 QPHY-DDR2-OM-E Rev A 3

4 一般変数...33 DUT Speed Grade in MT/s...33 DQ Signal Name...33 DQS Signal Name...33 Clock Signal Name...33 DUT Power Supply VDDQ TH プローブ名...33 DQSp Signal Name...33 DQSn Signal Name...33 ADD/CTRL signal name...33 Clock Positive Signal Name...33 Clock Negative Signal Name...33 DM Signal Name...33 スクリプト設定...34 Save Acquired Waveforms...34 Silent mode control...34 Stop On Test to review results...34 Waveform Path...34 デモ設定...34 Use Stored Waveforms...34 Recalled Waveform File Index (5 digits)...34 Define format used to set trace names...34 Use Stored Trace for Speed Grade...34 高度な設定...35 Clock Period per Screen Division...35 Number of cycles for Clock test...35 Max. Number Of Samples Per Clock Period...35 テスト構成仕様変数...35 XX Channel Gain...35 XX Channel Index...35 XX Channel Invert...35 XX Channel Offset...36 Select Signal Under Test if many...36 Previously measured thp in seconds...36 Max Overshoot Peak Amplitude...36 QPHY-DDR2 LIMIT SETS...37 DDR DDR DDR DDR DDR QPHY-DDR2 テスト...38 クロック試験...38 アイパターン...42 電気試験...43 ライト バースト ( 入力 )...43 リード バースト ( 出力 )...46 タイミング試験 QPHY-DDR2-OM-E Rev A

5 QPHY-DDR2 Software Option リード バースト ライト バースト QPHY-DDR2-OM-E Rev A 5

6 QPHY-DDR2 概要 QPHY-DDR2 は JEDEC 規格 No. 79-2E に従い リアルタイム オシロスコープで行われる全ての DDR の試験を実行する自動テストパッケージです QualiPHY-DDR2 ソフトウェアはレクロイの SDA/DDA/WavePro 725/735/740/760Z SDA/DDA/WaveMaster 8Zi の全てのシリーズで実行することができます テストに必要な機器 SDA/DDA/WavePro 725/735/740/760Zi 又は SDA/DDA/WaveMaster 8Zi オシロスコープ D620 プローブ 4 本 (WL-Plink Prolink プローブボディ付き ) もし電圧のスィングが +/- 2.5Vp-p 以内の信号を測るのならば D610 プローブを D620 プローブの代わりに使う事ができるでしょう TF-DSQ プローブデスキューやキャリブレーションフィクスチャ (Zi オシロスコープを使用する場合には必要ありません ) 計測信号 コンプライアンステストでは下記の信号をプロービングする必要があります (# は差動信号のマイナス側です ) CK, CK# Input Clock: CK や CK# は差動クロック入力です 全てのアドレスやコントロール入力信号は CK# のネガティブエッジや CK のポジティブエッジのクロスポイントでサンプルされます 出力 (read) データは CK や CK# のクロスポイント ( 両方のクロス方向 ) を参照します DQ Input/Output Data Input/Output: 双方向データバス DQS, DQS# Input/Output Data Strobe: 読み出しサイクル中のデータ ストローブは出力として動作し 書き込みサイクル中では入力として動作します この信号と DQ に流れる読み込みデータは同位相であり ライトデータでは 90 度外れています データストローブ DQS はシングルエンドモード 又はオプションの DQS# コンプリメンタリ信号との差動ペアモードの 2 つをサポートしています ADD/CTRL クロック データ ストローブ信号に加え アドレスやコントロール信号が計測できます バンク アドレス (BA0 BA2) やチップ セレクト (CS), コマンド入力 (RAS, CAS and WE), クロック イネーブル (CKE) On Die Termination (ODT) をテスト対象として指定する事ができます 6 QPHY-DDR2-OM-E Rev A

7 QPHY-DDR2 Software Option 基本機能 計測に関する機能は JEDEC 規格 No. 79-2E section 3 を元に作られています DDR2 SDRAM への読み出し / 書き出しアクセスはバーストで動作します バーストは選択された場所からアクセスが開始され 4 つまたは 8 つの長さのバーストが続きます Active コマンドの登録でアクセスが開始し そして Read 又は Write コマンドが続きます 通常のオペレーションの前に DDR2SDRAM は初期化されなければなりません 読み出しバースト 読み出しバースト コマンドはクロックの立ち上がりで RAS# 及び WE# が HIGH CS# と CAS# が LOW にホールドされることにより開始されます アドレスの入力によりバーストの先頭カラムアドレスを決定します データ ストローブ出力は有効なデータ (DQ) がデータバスにドライブされるまえに 1 クロック LOW にドライブされます バーストの始めのビットはデータ ストローブの立ち上がりに同期しています それに続くデータ出力はそれぞれソース同期方法で DQS に同期しながら DQ ピンに出力されます 図 1. データ出力 ( リード ) タイミング [JESD79-2E figure 32] 図 2. バースト リードに続くバースト ライト [JESD79-2E figure 35] QPHY-DDR2-OM-E Rev A 7

8 読み出しバースト コマンドから書き込みバースト コマンドへの最小時間は a read-to-write-turnaround-time で定義されます BL=4 ならば 4 クロック BL=8 ならば 6 クロックです 書き込みバースト 書き込みバースト コマンドはクロックの立ち上がりで RAS# が HIGH CS# と CAS# と WE# が LOW にホールドされることにより開始されます アドレスの入力によりバーストの先頭カラムアドレスを決定します ライト レーテンシはリード レーテンシ -1 によって定義されます それは AL+CL-1 と同じです そしてライト レーテンシはライトコマンドが登録された時間から DQS ストローブが開始するまでに必要とされるディレイ クロックの数です データ ストローブ信号 (DQS) はバーストが開始される立ち上がりエッジより半クロック前に LOW にドライブされます バースト サイクルの最初のデータ ビットは DQS ラインのプリアンブルの後に続く立ち上がりエッジで DQ ピンのデータが適用されます tdqss 仕様はライト サイクルの期間にポジティブ DQS のトランジションとそれに関係したクロックエッジのタイミングを満足しなければなりません それに続くバースト ビット データは 4 又は 8 ビットのデータ バースト長まで連続した DQS エッジで発行されます 図 3. データ入力 ( ライト ) タイミング [JESD79-2E figure 38] 図 4. バースト ライト動作 [JESD79-2E figure 39] 8 QPHY-DDR2-OM-E Rev A

9 QPHY-DDR2 Software Option QUALIPHY DDR2 の使用 図 5. バースト ライトに続くバースト リード [JESD79-2E figure 41] QualiPHY DDR2 は JEDEC 規格 No. 79-2E で宣言されたそれぞれのソーステストをステップバイステップでガイドし実行します ユーザーは実行するテスト構成を選択します あらかじめいくつかのテスト構成があります 1) Clock tests DDR2-667 (1 Probe) 2) CKdiff-DQse-DQSdiff 667 Write Burst (3 probes) 3) CKdiff-DQse-DQSdiff 667 Read Burst (3 probes) 4) Eye Diagram (3 Probes Debug) 5) All tests that require 4 Probes D1) Demo of All Clock tests D2) Demo of Eye Diagram (Debug) D3) Demo of All tests D4) Demo of All Ck-diff-DQSdiff-DQse tests 予め登録された構成を選択すれば すばやくそして簡単にコンプライアンステストを始められます ( 詳細は QualiPHY を見てください ) スクリプト変数はコンプライアンス テスト用の標準的な設定がロードされます スクリプト変数を自由に変更することもできます QPHY-DDR2-OM-E Rev A 9

10 QUALIPHY COMPLIANCE TEST PLATFORM QualiPHY はコンプライアンス テストの実行を助けるレクロイのコンプライアンス テスト フレームワークです QualiPHY は接続図をユーザーに示し 試験の実行を確実にします そしてオシロスコープを自動的に設定し コンプライアンス テスト レポートを生成します QualiPHY アプリケーションはテストやレポートの生成を自動化します 図 6. QualiPHY の General Setup のレポート メニュー 10 QPHY-DDR2-OM-E Rev A

11 QPHY-DDR2 Software Option QualiPHY フレームワークの使用方法の詳細は QualiPHY Operator s Manual を参照してください 図 7. テスト レポートの例 ( 要約されたサマリー テーブルは 詳細情報にリンクされています ) QPHY-DDR2-OM-E Rev A 11

12 オシロスコープのオプション キーのインストール QPHY-DDR2 オプションを有効にするためオプションキーを購入する必要があります 詳しくは弊社営業所までお問い合わせください キーを入力してオプションを入力する方法 : 1. オシロスコープのメニューから Utilities Utilities Setup... を選択します 2. Options タブを選択し Add Key ボタンを押します. 3. オンスクリーンキーボードを使ってキーを入力します. 4. オプションを有効にするため再起動します. 一般 ( 推奨 ) 構成 QualiPHY ソフトウェアはオシロスコープ又はホストコンピュータから実行することができます 最初のステップは QualiPHY をインストールすることです QualiPHY オペレーターズマニュアルを参照してください. レクロイはオシロスコープにオプションのデュアルディスプレイを取り付けて QualiPHY を動作させることをお勧めします ( DMD-1 は外部ディスプレイ オプションです ) QualiPHY が動作している間 オシロスコープに計測された波形を表示し セカンドモニターにテスト結果を表示させることができます QualiPHY はオシロスコープ上での実行がデフォルトです QualiPHY からオシロスコープへの接続はローカル ホストのように見えます そのため Oscilloscope Selection の IP アドレスが に設定されていることを確認してください リモート ( ネットワーク ) 構成 QualiPHY をホストコンピュータ上にインストールし ネットワークを通してオシロスコープをコントロールする事ができます オシロスコープの IP アドレスを割り当て 既に接続が確立している状態にしなければなりません. オシロスコープの選択 LAN 経由で QualiPHY を使う設定は次のようにします 1. ホストコンピュータはオシロスコープと同じ LAN 上に接続されていることを確認してください もし確かではないなら 御社のシステム アドミニストレータにお問い合わせください 2. オシロスコープメニューで Utilities Utilities Setup を選択します 3. Remote タブを選択します 4. オシロスコープが IP アドレスを取得し コントロールが TCP/IP に設定されていることを確認します 5. ホストコンピュータ側で QualiPHY を起動して General Setup ボタンをクリックします 6. Connection タブを選択します 12 QPHY-DDR2-OM-E Rev A

13 QPHY-DDR2 Software Option 7. ステップ 4 で得られた IP アドレスを入力します 8. Close ボタンをクリックします QualiPHY でオシロスコープを操作する準備ができました QualiPHY テストは Start ボタンをクリック後 オシロスコープに接続されます もし接続に問題がある場合 ユーザーに接続の失敗をポップアップで知らせます また QualiPHY の Scope Selector 機能を使用して QualiPHY の設定時に接続を確認することもできます Scope Selector を使用方法は QualiPHY Operator s Manual を参照してください QPHY-DDR2-OM-E Rev A 13

14 QualiPHY による QPHY-DDR2 ソフトウェアへのアクセス ここでは QualiPHY の機能の概要を説明します 詳細については QualiPHY 操作マニュアル を参照してください QPHY-DDR2 へのアクセスは次の順番のように行います 1. オシロスコープが開始されるまで待ちます 2. オシロスコープに QualiPHY をインストールした場合 Analysis メニューから QualiPHY を起動します ホストコンピュータに QualiPHY をインストールしている場合 デスクトップのアイコンから起動します 3. QualiPHY メイン ウィンドから Standard, ボタンを押し DDR2 をポップアップメニューから選択します Pause on Failure のチェックがされると 測定が失敗するたびに測定を再試行するかどうかを確認するメッセージが表示されます 図 8. QualiPHY のメイン メニューと試験規格の選択メニュー QuliPHY メインメニューで Configureation ボタンをクリックします 14 QPHY-DDR2-OM-E Rev A

15 QPHY-DDR2 Software Option 4. ポップアップメニューからコンフィギュレーションを選択します 5. Start ボタンを押す 図 9. QualiPHY configuration 選択メニュー 6. ポップアップウィンドが開きます QPHY-DDR2-OM-E Rev A 15

16 QualiPHY のカスタマイズ [Configuration] 画面にある鍵マークの付いた工場出荷時の定義済み試験構成は変更することができません 但し 鍵マークの付いた定義済み試験構成のコピーを作成し そのコピーに修正を加えて独自の試験構成を作成する事ができます 試験構成を選択すると その試験の内容が下の説明フィールドに表示されます 図 10. QualiPHY 試験項目選択メニュー 16 QPHY-DDR2-OM-E Rev A

17 QPHY-DDR2 Software Option 一度カスタム試験構成が定義されると スクリプト変数やテスト リミットは Edit/View Configuration 内の Variable Setup や Limits Manager タブで変更することができます 図 11. Variable Setup と Limits Manager 画面 QPHY-DDR2-OM-E Rev A 17

18 QPHY-DDR2 Operation QualiPHY のメニューの中で Start ボタンを押した後 ソフトウェアはポップアップ接続図を使ってどのようにテストを設定するかをユーザーに指示します QualiPHY はまた テスト信号の変更が必要なときにも対象プロダクト (PUT) のセットをどのようにするか指示します. 図 12. Start ボタン 図 13. ポップアップで表示される接続図とダイアログの例 18 QPHY-DDR2-OM-E Rev A

19 QPHY-DDR2 Software Option DDR2 測定準備 テストやデータ捕捉を開始する前にオシロスコープは少なくとも 20 分はウォームアップしておく必要があります キャリブレーションはソフトウェアにより自動的にコントロールされ マニュアルでのキャリブレーションは必要ありません オシロスコープの温度が数度以上の変化した場合 この手順を再度実行してください TF-DSQ を使った差動プローブのデスキュー手順 Note: Another procedure can be used for Zi oscilloscopes, refer to the next section for details. 次の手順は TF-DSQ Probe Calibration and Deskew Fixture マニュアルの中に書かれています EXT トリガ (AUX IN) に与えられた信号をリファレンスとして 各プローブ チャンネルのデスキューを実行します TF-DSQ に関する更に詳しい情報はオシロスコープのヘルプを開き プローブ キャリブレーションについて検索してください デスキュー操作セオリーのセクションがあります PCF200 と Zi オシロスコープを使った差動プローブのデスキュー手順 PCF200 特性フィクスチャは WaveLink シリーズの標準アクセサリとして提供されています このフィクスチャは AT や ST(Dx10, Dx20 モジュールに SI, SP, QC を接続して使用 ) プローブを使用してテスト対象の回路に与えるプローブの入力負荷やそのプローブで計測された信号への応答がどの程度あるか影響を調べるために使われます プローブ キャリブレーションは次のフローチャートで説明される基本的なステップを通して PCF200 フィクスチャで行う事ができます PCF200 の拡張機能を良く知るためにここでインストラクションを読む事を薦めます テスト対象回路へのプローブ接続は困難な手順になるかもしれません これを考慮して レクロイのシステムは一度プローブ校正用のフィクスチャにプローブをセットアップし それぞれのプローブをそのフィクスチャを使いキャリブレーションを行い その後に回路へプローブを接続する方法で設計されています 一度プローブを回路に取り付けた後は 次のキャリブレーションまでフィクスチャに再度接続する必要がありません QPHY-DDR2-OM-E Rev A 19

20 テスト対象回路へのプローブの接続は困難な手順であるかもしれません これを考慮して レクロイのシステムは一度プローブキャリブレーションフィクスチャをセットアップし 回路へプローブを接続し そしてフィクスチャの接続を外す方法でデザインされています 一度プローブが回路にあると 次のキャリブレーションの時までフィクスチャを再度接続する必要がありません 次のトピックをよく理解しておかなければなりません : PCF200 フィクスチャ概要 プローブを PCF200 へ接続 プローブ キャリブレーション メニュー D620 プローブ キャリブレーション アドバンスド モードで可能になること アドバンスドモード キャリブレーション メニュー アドバンスド プローブ キャリブレーション 20 QPHY-DDR2-OM-E Rev A

21 QPHY-DDR2 Software Option PCF200 フィクスチャ概要 PCF200 フィクスチャの主要コンポーネントを図 14 に示します 入力を接続する SMA オス コネクタ 50Ω 終端の AUX IN に接続する SMA メス コネクタソルダーイン プローブを接続するクリップスクェアピン プローブを接続するための 2 ピン ヘッダ 図 14. PCF200 フィクスチャ PCF200 をオシロスコープに接続 キャリブレーションを実行するのに SMA オス -BNC オスの 50Ω ケーブルが必要です 次の手順に従って PCF200 をオシロスコープに接続します Ω ケーブルの BNC 側をオシロスコープの AUX IN に接続 Ω ケーブルの SMA 側を PCF200 フィクスチャの SMA メス コネクタ側に接続 3. PCF200 SMA オス コネクタをオシロスコープの Fast Edge SMA 出力に接続 SMA コネクタは RF トルク レンチでトルクを与え きつく締めてください プローブを PCF200 へ接続 PCF200 は様々な種類のプローブのために複数のプローブコネクタを提供しています キャリブレーションするためのプローブタイプにより 2 つの回路があります 上の回路は Solder-In (SI) や Quick-Connect (QC) プローブ用です この回路は AT と書かれているエリアを使う事により AT プローブにも使用することができます 下の回路は Square-Pin (SP) プローブ用です プローブは電気的にはシングルエンドで接続されます : プローブのポジティブ (+) 側は信号ラインに接続し ネガティブ (-) 側はグランドプレーンに接続してください QPHY-DDR2-OM-E Rev A 21

22 プローブ キャリブレーション メニュー 図 15. 差動プローブ ( ソルダーイン ) とフィクスチャの接続例 プローブキャリブレーションメニューは Vertical ドロップダウンメニュー又はチャンネルダイアログからアクセスできます 図 16. プローブ キャリブレーション メニューの呼び出し 22 QPHY-DDR2-OM-E Rev A

23 QPHY-DDR2 Software Option 図 17. ベーシック プローブ キャリブレーション メニュー プローブ キャリブレーション メニューは次のようなコントロールやプローブの情報が横に並んで表示されています チャンネル番号がカラー アイコン表示され そのチャンネルに接続されているプローブタイプが横に並びます キャリブレーションを実行する Full Calibration ボタン これは TF-DSQ を使ったキャリブレーションの時だけ使用され PCF200 では動作しません ゲインやオフセットのための DC 補正情報 スキュー補正情報 Clear ボタン Probe ここではチャンネルに接続されたプローブタイプが表示されます 横に並ぶ他の全ての情報はこのプローブに関係した情報です Full Calibration Button このボタンはオシロスコープが自動的に全ての DC やデスキューのキャリブレーションを実行します 詳しくは TF-DSQ Operation マニュアルの DC Calibration Theory of Operation and Deskew Theory を参照してください この機能は TF-DSQ のときだけ実行できます PCF200 では使用できません Gain & Offset このフィールドはプローブに適用されたゲインやオフセットを表示します もしプローブが V の電圧を計測したら 新しいキャリブレーション電圧は次のようになります V calibrated オフセットは Volt で ゲインに単位はありません V Gain Offset DC キャリブレーションの情報はユーザーがマニュアル入力するか 自動校正の結果が入力されます 自動校正では Full Calibration の実行 又はアドバンスド モードで単独に DC キャリブレーションを実行することで Gain や Offset フィールドに値が入力されます TF-DSQ フィクスチャを使った自動校正は複数の感度 (volt/div) で DC キャリブレーションのデータが作成され 現在選択されているチャンネル感度で校正されたゲインやオフセットがフィールドに表示されます ( 詳しくは TF-DSQ Operator s Manual の DC Calibration Theory of Operation を参照してください ) このケースの場合 チャンネル感度が変わるときこれらの値が変わります DC キャリブレーション情報をマニュアルで入力した場合 QPHY-DDR2-OM-E Rev A 23

24 自動校正で得られた全ての結果はクリアされ 全体的に新しい値に置き換わります これは新しいゲインやオフセットがマニュアルで入力されると それらの値はオシロスコープのあらゆる状況で適用される事を意味します ゲインは 0.8 から 1.2 の範囲で設定できますが オフセットには入力制限はありません Note: 幾つかのパッシブプローブやオシロスコープに正確なプローブ識別情報が提供されない場合は注意が必要です このケースでオシロスコープは適したアッテネーションの値を決定できないかもしれないので ユーザーは垂直軸の設定メニューからチェンネルに接続されたプローブに適したアッテネーションが選択されているかを確認する必要があります こちらのゲイン補正は適切なアッテネーションの値が入力されている状態で入力しなければなりません もし PCF200 を使うならば この値をマニュアルで入力します Skew このフィールドはリファレンス チャンネルと指定されたチャンネルとの間のスキューを表示します これはマニュアルで入力するか 又は自動校正の結果が入力されます 自動校正では Full Calibration の実行 又はアドバンスド モードで単独に Deskew Calibration が実行されると Skew フィールドに値が入力されます また自動校正でデスキューが実行された後にデスキュー補正をマニュアルで入力することができます Clear このボタンは指定されたチャンネルに対応するプローブ キャリブレーションをクリアすることができます Calibration Source このフィールドは DC キャリブレーションに用いる信号ソースを指定します ( この信号はデスキューには適用されません )TF-DSQ フィクスチャを使用している場合には TF-DSQ Fixture を選択します PCF200 フィクスチャを使っている場合 AUXOUT をキャリブレーションとして指定します Calibration Skew Reference こちらの値はスキューのリファレンスとして提供されるチャンネル 又は AUX IN を指定します スキューのリファレンスは全てのデスキューを調整するために使われる絶対的な時間のリファレンスです PCF200 フィクスチャでは EXT(AUX IN) を選択します Recall Calibration プローブ キャリブレーションが何時適用されようとも オシロスコープのディスク上にキャリブレーションの情報が保存されています オシロスコープが再起動されると プローブ キャリブレーション情報は常にクリアされますが マニュアルでこのボタンを押して 再度キャリブレーション情報を読み込むことができます 24 QPHY-DDR2-OM-E Rev A

25 QPHY-DDR2 Software Option Advanced Mode Checkbox Advanced Mode チェックボックスにチェックがされていないとき ベーシック プローブ キャリブレーション メニューが表示されています このベーシック プローブ キャリブレーション メニューはプローブ キャリブレーションに必要な基本的なものだけを表示します アドバンス モードがチェックされると 個別のキャリブレーションやアドバンス モード プローブ キャリブレーション メニューにアクセスできます PCF200 の使用時はこちらのアドバンス モードにアクセスしてください 図 18. アドバンスド モード プローブ キャリブレーション メニューこのボックスのチェックで可能な事 ゲインやオフセットだけのキャリブレーション デスキューだけのキャリブレーション アドバンス メニューへのアクセス ( Probes Cal ダイアログに隠れてたタブが現れます ) Gain/Offset Only このボタンを押すと指定されたチャンネルのプローブの DC キャリブレーションだけが実行されます TF-DSQ Operation Manual の中で DC Calibration Theory of Operation に詳細が書かれています Deskew Only このボタンを押すと指定されたチャンネルのプローブのデスキューだけが実行されます TF-DSQ Operation Manual の中で DC Deskew Theory of Operation に詳細が書かれています これは Fast Edge 出力を PCF200 に接続して使うためのボタンです アドバンスドメニュー 図 19. プローブ キャリブレーション メニューの Advanced タブ このアドバンスメニューは PCF200 フィクスチャのアドバンスド ユーザーに有用な機能や情報を含んでいます QPHY-DDR2-OM-E Rev A 25

26 Rise Time スキュー補正 差動 ( 又はシングルエンド ) プローブの選択 Deskew All ( 又は共通デスキュー機能 ) キャリブレーションのためのコモンモード電圧設定 Rise Time Skew Correction このフィールドは信号の立ち上がり時間や立ち上がり時間をベースとしたスキュー補正に一致したものが表示されます プローブがデスキューされるとき デスキューに使われるエッジの立ち上がり時間計測はそのプローブに対応する RiseTime フィールドに表示されます 追加スキュー補正にゼロが適用されます 信号の RiseTime 計測は RiseTime フィールドに入力されます オシロスコープは自動的に計算し デスキューキャリブレーション手順の間計算されるデスキューの量に加えて利用される新しいスキュー補正係数が適用されます これを使うのと共に 信号のライズタイム計測は計算の中に取り入れられているのでより細かなデスキュー補正が実行されます 26 QPHY-DDR2-OM-E Rev A

27 QPHY-DDR2 Software Option Differential (or Single-Ended) Probe Selection PCF200 フィクスチャはプローブの種類によって差動又はシングルエンドモードでキャリブレーションします 選択はプローブが検出されたとき自動的に行われます もしプローブが検出できない場合 マニュアルで選択できます D620 プローブをキャリブレーションするとき 自動的に検出され 差動にチェックされます Deskew All (or Common Skew) これは全てのチャンネルに適用するデスキューの量です このフィールドの中に入力された時間はオシロスコープがディレイされることによって全ての波形が表示される絶対時間です この値はシステムの零時間リファレンスを効果的に調整します 詳細は TF-DSQ Operation Manual マニュアルの Deskew Theory of Operation を参照してください Common Mode Voltage Selection 差動プローブはプローブのゲインやオフセットの補正がコモンモード成分によって決まるような状況でキャリブレーションの精度を改善するため DC キャリブレーションの間にコモンモード電圧成分を適用されることができます 詳細は TF-DSQ Operation Manual の DC Calibration Theory of Operation or Differential and Single-ended Probe Basics を参照してください アドバンスド プローブ キャリブレーション Advanced Mode がチェックされた場合 Gain/Offset Only 又は Deskew Only を押すことで別々にデスキューや DC キャリブレーションを実行することができます DC キャリブレーションを実行するとき キャリブレーションの間プローブに提供される差動 DC レベルにコモンモード成分を適用するためのオプションがあります 詳細は TF-DSQ Operation Manual の DC Calibration Theory of Operation or Differential and Single-ended Probe Basics を参照してください デスキュー キャリブレーションを実行した後 システムのゼロ時間リファレンスを調整するため全てのチャンネルに共通のスキューを適用するオプションがあります もし計測された信号の立ち上がり時間をしっているなら 立ち上がり時間の計算をして更に高度なスキュー補正をするため Rise Time フィールドの中に信号の計測されたライズタイムを入力する事ができます もしその立ち上がり時間がキャリブレーションの間計測された立ち上がり時間より低く入力されたなら 補正は適用されません さもなければシステムは信号の立ち上がり時間を計算するため補正を計算します 立ち上がり時間を計測するために入力することは重要です D620 Probe Calibration Procedure PCF200 フィクスチャは D620 プローブをキャリブレーションするために使われます PCF200 フィクスチャの組み立てます PCF200 Fixture Overview で記述されているようにフィクスチャの取り付けます アドバンスド モードでプローブ キャリブレーション メニューにアクセスします QPHY-DDR2-OM-E Rev A 27

28 次はそれぞれのプローブに適用される手順 プローブをオシロスコープのチャンネルに接続します プローブを PCF200 フィクスチャに取り付けます アドバンスドプローブキャリブレーションメニューで Deskew Only ボタンを押します プローブがキャリブレーションされるまで数秒待ちます キャリブレーションが終了するとき PCF フィクスチャからプローブを外します これで回路にプローブし 計測を実行する準備ができました もし電源が計測中に中断したらオシロスコープをリブートしマニュアルで設定を呼び出します 28 QPHY-DDR2-OM-E Rev A

29 QPHY-DDR2 Software Option QPHY-DDR2 テスト構成 テスト構成はテスト項目の選択だけではなくスクリプト変数やリミットの情報も含まれています それぞれのスクリプト変数やそのデフォルト値の記述のためのセクションを見てください QPHY-DDR2 Limit Sets セクションは limit セットについてより多くの情報があります 1) Clock tests DDR2-667 (1 Probe) このテスト構成は全てのクロックテストを実行します 全てのスクリプト変数はデフォルトが適用されます 使われるテストリミットは DDR2-667 です tck(avg) tck(abs) tch(avg) tcl(avg) tch(abs) tcl(abs) tjit(duty) tjit(per) tjit(cc) terr(n per) 2) CKdiff-DQse-DQSdiff 667 Write Burst (3 probes) この試験構成はプローブ 3 本が必要とされる DDR2 信号の write バーストで行われる全てのテストが実行されます 全てのスクリプト変数はデフォルトが適用されます 使われるテストリミットは DDR2-667 です Eye Diagram Write Bursts (Inputs) SlewR SlewF VIH(ac) VIH(dc) VIL(ac) VIL(dc) VSWING AC Overshoot Peak Amplitude AC Overshoot Area above VDDQ AC Undershoot Peak Amplitude AC Undershoot Area below VSSQ QPHY-DDR2-OM-E Rev A 29

30 tdqss tdqsh tdqsl tdss tdsh tds(base) tdh(base) twpre twpst 3) CKdiff-DQse-DQSdiff 667 Read Burst (3 probes) この試験構成はプローブ 3 本が必要とされる DDR2 信号の read バーストで行われる全てのテストが実行されます 全てのスクリプト変数はデフォルトが適用されます 使われるテストリミットは DDR2-667 です Eye Diagram Read Bursts (Outputs) SoutR SoutF tslmr tdqsq tqhs tqh tdqsck tac thz(dq) tlz(dq) tlz(dqs) trpre trpst 4) Eye Diagram (3 Probes Debug) この試験構成は read バーストや write バーストの両方でアイパターン試験を実行します Eye Diagram Write Bursts (Inputs) Eye Diagram Read Bursts (Outputs) 30 QPHY-DDR2-OM-E Rev A

31 QPHY-DDR2 Software Option 5) All tests that require 4 Probes この試験構成はプローブ 4 本を必要とする全てのテストを実行します DQS がシングルエンドプローブであったり CK がシングルエンドであったり または一つのアドレスがテスト対象の信号であったり Control や Mask ラインであるテストがあります VID(ac) VIX(ac) VOX(ac) tds1(base) tdh1(base) SlewR (on Add/Ctrl signal) SlewF (on Add/Ctrl signal) VIH(ac) (on Add/Ctrl signal) VIH(dc) (on Add/Ctrl signal) VIL(ac) (on Add/Ctrl signal) VIL(dc) (on Add/Ctrl signal) VSWING (on Add/Ctrl signal) AC Overshoot Peak Amplitude (on Add/Ctrl signal) AC Overshoot Area above VDDQ (on Add/Ctrl signal) AC Undershoot Peak Amplitude (on Add/Ctrl signal) AC Undershoot Area below VSSQ (on Add/Ctrl signal) tis(base) (on Add/Ctrl signal) tih(base) (on Add/Ctrl signal) QPHY-DDR2-OM-E Rev A 31

32 D1) Demo of All Clock tests この試験構成は D:\Waveforms\DDR2 フォルダに保存された波形を使い 全てのクロックテストを行います 全てのスクリプト変数は Use Stored Waveforms が Yes に設定されている以外はデフォルトを使用します tck(avg) tck(abs) tch(avg) tcl(avg) tch(abs) tcl(abs) tjit(duty) tjit(per) tjit(cc) terr(n per) D2) Demo of Eye Diagram (Debug) この試験構成は D:\Waveforms\DDR2 フォルダに保存された波形を使い read バーストや write バーストのアイパターンの全てのテストを行います 全てのスクリプト変数は Use Stored Waveforms が Yes に設定され Use Stored Trace for Speed Grade が Yes. に設定されている以外はデフォルトを使用します Eye Diagram Write Bursts (Inputs) Eye Diagram Read Bursts (Outputs) D3) Demo of All tests この試験構成は D:\Waveforms\DDR2 フォルダに保存された波形を使い 全てのテストを行います 全てのスクリプト変数は Use Stored Waveforms が Yes に設定され Use Stored Trace for Speed Grade が Yes. に設定されている以外はデフォルトを使用します D4) Demo of All CKdiff-DQSdiff-DQse tests この試験構成は D:\Waveforms\DDR2 フォルダに保存された波形を使い シングルエンドのデータ信号やクロックやストローブ信号を差動にプロービングする必要がある全てのクテストを行います 全てのスクリプト変数は Use Stored Waveforms が Yes に設定され Use Stored Trace for Speed Grade が Yes. に設定されている以外はデフォルトを使用します 32 QPHY-DDR2-OM-E Rev A

33 QPHY-DDR2 Software Option QPHY-DDR2 スクリプト変数 一般変数 次のスクリプト変数は全ての試験構成によって使われます これらはカスタム構成を作成するためにテスト項目の選択やリミットと併せて使われます DUT Speed Grade in MT/s DUT の転送スピード オシロスコープのタイムベースやサンプリング レートを決定するために使われます Clock Period Per Screen Division スクリプト変数に詳しく説明されています 選択範囲 :400, 533, 667 and 800 MT/s. デフォルトは 667 MT/s. DQ Signal Name データ (DQ) の名称を選択 選択範囲 :DDR で可能な信号名 デフォルトは DQ0 DQS Signal Name ストローブ (DQS) の名称を選択 選択範囲 :DDR で可能な信号名 デフォルトは DQS0 Clock Signal Name クロック (CK) の名称を選択 選択範囲 :DDR で可能な信号名 デフォルトは CK DUT Power Supply VDDQ VDDQ の値は JEDEC 規格によって定められたテストリミットを計算するために使われる デフォルトは 1.8V 4 th プローブ名 DQSp Signal Name ポジティブ ストローブ (DQSp) の名称を選択 選択範囲 :DDR で可能な信号名 デフォルトは DQS0p DQSn Signal Name ネガティブ ストローブ (DQSn) の名称を選択 選択範囲 :DDR で可能な信号名 デフォルトは DQS0n ADD/CTRL signal name アドレス 又はコントロール名前を選択 選択範囲 :DDR で可能な信号名 デフォルトは A0 Clock Positive Signal Name ポジティブ クロック (CKp) の名称を選択 選択範囲 :DDR で可能な信号名 デフォルトは CKp Clock Negative Signal Name ネガティブ クロック (CKn) の名称を選択 選択範囲 :DDR で可能な信号名 デフォルトは CKn DM Signal Name データマスクの名称を選択 選択範囲 :DDR で可能な信号名 デフォルトは DM0 QPHY-DDR2-OM-E Rev A 33

34 スクリプト設定 Save Acquired Waveforms Saved waveforms は後からデモンストレーションする場合やスクリプト バージョンが最適化したときに使われます 選択範囲 :Yes or No この設定はもしデモモードで保存された波形の使用を有効にしている場合には無視されます ( 保存されません ) Silent mode control silent mode が ON の場合 ユーザーとのやりとりはありません 選択範囲 :Yes or No デフォルトは No これはバックグランドで途切れなく実行させるときには有効です Stop On Test to review results Yes にセットされると スクリプトはユーザーが結果をそのつど見れるようにそれぞれのテストの後ストップします セットアップは保存され オシロスコープの設定はユーザーによって変更する事ができます 再開するとセットアップはリコールします 少しでも新しくアクイジションが実行されるとスクリプトは思いがけない結果を出力するかもしれません Waveform Path 波形を保存 / 読み込みを行うためオシロスコープのパスを指定 Demo Mode ではなく Save acquired waveforms が有効のとき 波形はこのフォルダに保存されます Demo Mode の時 又は Use stored trace for pixel clock measure のとき 波形の読み出しはこのフォルダから可能です デフォルトのパスは D:\Waveforms\DDR2. です デモ設定 Use Stored Waveforms 有効のとき あらかじめ保存された DDR2 波形が使われます デフォルトは No Recalled Waveform File Index (5 digits) リコールしたいファイルのインデックスに相当する 5 桁の数字を入力 Define format used to set trace names LeCroy or Dialog. を選択できます LeCroy は波形の名前がソフトウェアによって自動的に生成されます Dialog. は波形の名前をカスタムで入力するためにダイアログが表示されます デフォルトは LeCroy です Use Stored Trace for Speed Grade これは一度だけでクロック周波数を計測するための特別な最適化です 選択は Yes or No デフォルトは No です 34 QPHY-DDR2-OM-E Rev A

35 QPHY-DDR2 Software Option 高度な設定 Clock Period per Screen Division DUT Speed Grad in MT/s や Max. Number of Samples Per Clock Period の設定やここで設定する水平軸に表示させるクロックの数からオシロスコープタイムベースやサンプリングレートが設定されます デフォルトは 3341 クロックです (DUT スピードが 667 MT/s 1 クロック周期あたりの最大サンプル数 100 で 3.3MS 10us/div になります ) Timebase = [Clock Period Per Screen Division] / ([DUT Speed Grade in MT/s] / 2 * 1e6) Maximum Samples = [Max. Number Of Samples Per Clock Period] * [Clock Period Per Screen Division] * 10 Number of cycles for Clock test JEDEC 規格ではクロックコンプライアンステストのために 200 サイクルが必要です これはこの変数のデフォルト値です どんな整数でも入力することができます Max. Number Of Samples Per Clock Period. オシロスコープのタイムベースやサンプリングレートはクロックピリオドに対するポイントの数によって与えられるアクイジションを設定します オシロスコープは少なくとも 20GS/s でアクイジションされるように設定されます 追加 もし 6GHz 以上の帯域のオシロスコープが使われていたならば 帯域は 6GHz に制限されます Clock Period Per Screen Division の項を見てください 選択範囲 : 10;20;50;100;200;500 or デフォルトは 100 です テスト構成仕様変数 次のスクリプト変数は試験全体で使われるテスト構成の仕様です これらの変数の幾つかが複数の構成で使われます XX Channel Gain ユーザーが垂直軸を XX のため V/div をマニュアルで指定することを許します XX は Clock, DQ, DQS, DQSn, ADD/CTRL, or DM. にすることができます デフォルトはオートスケールの 0 です XX Channel Index ユーザーがチャンネル XX をマニュアルで指定することを許します XX は Clock, DQ, DQS, DQSn, ADD/CTRL, or DM. にすることができます デフォルトは Ck が 1 DQS が 2 DQ が 3 その他が 4 XX Channel Invert ユーザーが XX を反転させることができます XX は Clock, DQ, DQS, DQSn, ADD/CTRL, or DM. デフォルトは False です QPHY-DDR2-OM-E Rev A 35

36 XX Channel Offset ユーザーが XX のため Volts でオフセットをマニュアル指定することを許します XX は Clock, DQ, DQS, DQSn, ADD/CTRL, or DM. デフォルトは 0 でオートスケールです Select Signal Under Test if many これらのスクリプト変数はユーザーが個々のテストのため信号を指定することを許します デフォルトの状態は全て適切な信号をテストすることです ADD/CTRL テストのためデフォルトは ADD DM テストのためのデフォルトは DM Previously measured thp in seconds thp は通常 tch/tcl. の結果から計算されます しかしながら もし結果が利用可能でない場合 その値をここで入力します もしこの値が 0 に設定されていると thp は DUT Speed Grade in MT/s. から計算されます Max Overshoot Peak Amplitude アドレスやコントロール信号のため 最大値はピーク振幅が 0.9 から 0.5 へ減衰させることが必要とされます デフォルトは 0.5V です Note: レジスタ ベンダ データシートは RDIMM アプリケーションで勧められている最大オーバーシュート / アンダーシュートを明記しています DRAM ベンダ データ シートはまた DRAM が許容できる最大オーバーシュート / アンダーシュートについて明記しています これは DRAM が RDIMM 仕様で勧められているオーバーシュートを許容できるかどうかを RDIMM サプライヤーが理解できるようにしています 36 QPHY-DDR2-OM-E Rev A

37 QPHY-DDR2 Software Option QPHY-DDR2 LIMIT SETS DDR MT/s の JEDEC JESD79-2E DDR2 規格仕様に準じています DDR MT/s の JEDEC JESD79-2E DDR2 規格仕様に準じています. DDR MT/s の JEDEC JESD79-2E DDR2 規格仕様に準じています DDR MT/s の JEDEC JESD79-2E DDR2 規格仕様に準じています DDR MT/s の JEDEC JESD79-2E DDR2 規格仕様に準じています QPHY-DDR2-OM-E Rev A 37

38 QPHY-DDR2 テスト クロック試験 クロック CK での全ての時間計測は VREF レベルで行われます tck(avg), Average Clock Period tck(avg) は連続した 200 サイクルのクロック周期を計測して平均したクロックとして定義します tck(avg) = SUM(tCKi) / 200 where i=1 to 200 スロープ設定を立ち上がりと立ち下がりの両方で計測 tck(abs), Absolute Clock Period tck(abs) は連続した 200 サイクルの各クロック周期を計測して絶対的なクロック周期として定義します 測定のスロープの設定は立ち上がりと立ち下がりの両方を計測 tch(avg), Average High Pulse Width tch(avg) は Hi 側パルス幅の平均として定義され 連続的した 200 サイクルの Hi 側パルス幅を使い計算します tch(avg) = SUM(tCHi) / (200 x tck(avg)) where I = 1 to 200 図 20 を参照 tcl(avg), Average Low Pulse Width tcl(avg) は Low 側パルス幅の平均として定義され 連続的した 200 サイクルの Low 側パルス幅を使い計算します tcl(avg) = SUM(tCLi) / (200 x tck(avg)) where i=1 to 200 図 20 を参照 図 20. データ出力 ( リード ) タイミング [JESD79-2E figure 32] tch(abs), Absolute High Pulse Width tch(abs) は絶対的な Hi 側パルス幅として定義されます 連続した 200 サイクルの各 Hi 側パルスの値 38 QPHY-DDR2-OM-E Rev A

39 QPHY-DDR2 Software Option tcl(abs), Absolute Low Pulse Width tcl(abs) は絶対的な Low 側パルス幅として定義される 連続した 200 サイクルの各 Low 側パルスの値 QPHY-DDR2-OM-E Rev A 39

40 tjit(duty), Half Period Jitter 667MHz, 又は 800MHz デバイスのみ適用可能 tjit(duty) は連続した 200 サイクルを通して累積した一連の tch jitter や tcl jitter として定義されます tch jitter は tch(avg) から各 tch を引いた値の最大偏差 tcl jitter は tcl(avg) から各 tcl を引いた値の最大偏差 tjit(duty) = Min/max of {tjit(ch), tjit(cl)} where, tjit(ch) = {tchi - tch(avg) where i=1 to 200} tjit(cl) = {tcli - tcl(avg) where i=1 to 200} tjit(per), Clock Period Jitter 667MHz, 又は 800MHz デバイスのみ適用可能 tjit(per) は tck(avg) から各 tck の偏差を計算し その最大値として定義されます このテストはクロック周期の平均値とウィンド内にある各周期を比較します 最大値や最小値がリミット以下になければなりません tjit(per) = Min/max of {tcki - tck(avg)} where i=1 to 200 立ち上がり 立ち下がりエッジのどちらも計測 DLL が既にロックされているかどうかによって異なるリミットがあります tjit(per) は DLL が既にロックされているときのシングルピリオドジッタとして定義されます tjit(per,lck) は DLL がロックしている周期だけの間 シングルピリオドジッタと同じ定義を使います テスト構成のリミット変数は使用するリミットを定義することが可能です tjit(cc), Cycle to Cycle Period Jitter 667MHz, 又は 800MHz デバイスのみ適用可能 tjit(cc) は隣り合うクロック間での周期の差として定義されます このテストは 200 サイクルウィンドの中で それぞれ隣り合う 2 つのクロック周期の差を求め 最大や最小の値を比較します tjit(cc) = Min/max of {tcki+1 tcki} where i = 1 to 199 立ち上がり 立ち下がりエッジのどちらも計測 DLL が既にロックされているかどうかによって異なるリミットがあります tjit(cc) は DLL が既にロックされているときのシングルピリオドジッタとして定義されます tjit(cc,lck) は DLL がロックしている周期だけの間 シングルピリオドジッタと同じ定義を使います テスト構成のリミット変数は使用するリミットを定義することが可能です 40 QPHY-DDR2-OM-E Rev A

41 QPHY-DDR2 Software Option terr(n per), Cumulative Error 667MHz, 又は 800MHz デバイスのみ適用可能 terr は tck(avg) の周期を基準にして複数の連続したサイクルに渡る累積エラーとして定義されます このテストは平均クロック周期とウィンド内の各 n-bit の周期とを比較します 最大や最小の値はリミットの範囲に入っている必要があります 6 つの異なるテストがあります : terr(2per), terr (3per), terr (4per), terr (5per), terr (6-10per), terr (11-50per) terr(nper) = Min/max of {SUM(tCKi) - n x tck(avg)} where i=1 to n and: n = 2 for terr(2per) n = 3 for terr(3per) n = 4 for terr(4per) n = 5 for terr(5per) 6 n 10 for terr(6-10per) 11 n 50 for terr(11-50per) 立ち上がり 立ち下がりエッジのどちらも計測 QPHY-DDR2-OM-E Rev A 41

42 アイパターン Write Burst (Inputs) これは波形中の全ての書き込みバーストからアイパターンを生成します リミットはなく 情報だけが表示されます Read Burst (Outputs) これは波形中の全ての読み込みバーストからアイパターンを生成します リミットはなく 情報だけが表示されます 42 QPHY-DDR2-OM-E Rev A

43 QPHY-DDR2 Software Option 電気試験 ライト バースト ( 入力 ) Slew ( 入力スルーレート ) 全ての入力信号が対象になります SlewR SlewF 入力信号の最小スルーレートはシングルエンド信号の立ち上がりとして VREF から VIH(ac) min まで範囲 立ち下がりとして VREF から VIL(ac) max までの範囲を維持していることです クロックのような差動信号の立ち上がりスルーレートは CK - CK# = mv から CK - CK# = mv ( 立ち下がりエッジは mv to mv) まで計測されます 図 21. AC 入力試験信号波形 [JESD79-2E figure 73] ロジック レベル VIH(ac), maximum AC input logic high VREF から次の VREF までのローカル最大値を計測 もし複数のパルスが計測されたならば ワーストケースとして最も低い値や最も高い値が使用されます 最小は最小リミット値以上 最大値は最大リミット値以下でなければなりません VIH(dc), minimum DC input logic high 初めの VIH(ac)min クロスポイントから 1V/ns スルーレートの傾きで VIH(dc)min クロスに相当する時間までのローカル最小値と最大値を計測します 複数のパルスが計測された場合 最小値 各最大値 ワースト ケースとしての数を取ります ローカル最小値は minimum リミット以上でなければなりません ローカル最大値は maximum リミット以下でなければなりません VIL(ac), maximum AC input logic low VREF から次の VREF までのローカル最小値を計測 もし複数のパルスが計測されたならば ワーストケースとして最も低い値や最も高い値が使用されます 最小は最小リミット値以上 最大値は最大リミット値以下でなければなりません QPHY-DDR2-OM-E Rev A 43

44 VIL(dc), minimum DC input logic low 初めの VIL(ac)max クロスポイントから 1V/ns スルーレートの傾きで VIL(dc)max クロスに相当する時間までのローカル最小値と最大値を計測 もし複数のパルスが計測されたならば 最小値 各最大値 ワーストケースとしての数を取ります ローカル最小値は minimum リミット以上でなければなりません ローカル最大値は maximum リミット以下でなければなりません VSWING(MAX), input signal maximum peak to peak swing ライトフレームで与えられる信号のピーク ツー ピークを計測します もし複数のフレームが計測されたならば ワースト ケースとして最大値を残します AC オーバーシュート / アンダーシュート AC Overshoot, Maximum peak amplitude オーバーシュート エリアに許される最大ピーク アンプリチュード AC Overshoot, Maximum overshoot area above VDDQ 必要条件 : AC Overshoot, Maximum peak amplitude, エリアを算出するために必要 最大オーバーシュート エリアは VDDQ より上です AC Undershoot, Maximum peak amplitude アンダーシュートに許される最大ピーク アンプリチュード AC Undershoot, Maximum overshoot area above VDDQ 必要条件 : AC Undershoot maximum peak amplitude, エリアを算出するために必要 最大アンダーシュート エリアは VSSQ より下です Note: ピーク アンプリチュードに必要な最大値は 0.9 から 0.5 に減少しました レジスタ ベンダ データ シートは RDIMM アプリケーションの仕様で勧められている最大オーバー / アンダーシュートを明示しています これは DRAM が RDIMM 仕様で勧められているオーバーシュートを許容できるかどうかを RDIMM サプライヤーが理解できるようにしています スクリプト変数はこのリミットの変更を許します 44 QPHY-DDR2-OM-E Rev A

45 QPHY-DDR2 Software Option 差動信号のシングルエンド プロービングが必要なテスト VID(ac), AC Differential Input Voltage VID(ac) は VTR が正の入力信号 (CK, DQS, LDQS または UDQS のように ) やVCPがコンプリメンタリ入力電圧 (CK, DQS, LDQS または UDQS のように ). であるようなスイッチングのために必要とされる VTR - VCP 入力差動電圧を定義します 最小値は VIH(ac) - VIL(ac) と等しくなります このテストは差動信号のそれぞれ半分をプロービングする必要があります これは4つのプローブを使う試験構成のみで可能です VIX(ac), AC Differential Input Cross Point Voltage VIX(ac) の代表的な値は大体 0.5 x VDDQ( 送信デバイス ) が期待され VDDQ の変動に追従することが期待されます VIX(ac) は差動入力信号がクロスする所での電圧を表します このテストは差動信号の各半分でプロービングする必要があり 4つのプローブを使う試験構成のみで可能です 図 22. 差動信号レベル [JESD79-2E figure 74] QPHY-DDR2-OM-E Rev A 45

46 リード バースト ( 出力 ) Sout ( 出力スルーレート ) このテストは全ての出力信号が対象になります SoutR SoutF 400, 533 and 667 MHz のデバイスが対象であり 800MHz は対象となりません 出力スルーレートは VIL(ac) から VIH(ac) までを立ち上がりエッジとして計測します そして VIH(ac) から VIL(ac) を立ち下りエッジとして計測します DRAM 出力スルーレート仕様は 400, MHz のデバイスに適用されます PLEASE NOTE THE FOLLOWING: (dc) から (dc) へ計測されるものとしてのスルーレートの絶対値 >= (ac) から (ac) へ計測したものとしてのスルーレート これはデザインや特性により保証されています. 立ち上がりや立下りのための出力スルーレートはシングルエンド信号で VTT mv と VTT mv の間を計測されます 差動信号 ( つまり DQS - DQS#) 出力スルーレートは DQS - DQS# = mv と DQS - DQS# = mv の間で計測されます 出力スルーレートは設計により保証されています しかしそれぞれのデバイスでテストする必要はありません tslmr これは立ち上がりエッジのスルーレートと立ち下りエッジのスルーレートとの割合です このテストは Intel によって推奨されていますが しかし JEDEC JESD79-2E 仕様の中ではリポートされません そのため標準テスト校正では選択されていません All Tests configuration. の中だけです 差動信号のシングルエンド プロービングが必要なテスト VOX(ac), AC Differential Output Cross Point Voltage VOX(ac) の代表的な値は大体 0.5 x VDDQ( 送信デバイス ) が期待され VDDQ の変動に追従することが期待されます VOX(ac) は差動出力信号がクロスする所での電圧を表す このテストは差動信号の各半分でプロービングする必要がある これは 4 つのプローブを使うテスト構成のみで可能です 図 23. 差動信号レベル [JESD79-2E figure 74] 46 QPHY-DDR2-OM-E Rev A

47 QPHY-DDR2 Software Option タイミング試験 リード バースト tdqsq, DQS-DQ Skew for DQS and Associated DQ Signals リード バーストでの DQS ラインと関係する DQ ライン間の最大スキューを計測します VREF を閾値とした DQS 信号から DQ 信号の立ち上がりは VIH(ac)min まで 立ち下りは VIL(ac)max までの時間を計測します 図 24. データ出力 ( リード ) タイミング [JESD79-2E figure 32] thp, CK half pulse width 必要条件 :tcl や tch クロックテストの結果が必要 thp はそのデバイスに提供されているような実際の LOW クロックや HIGH クロックより短い時間を参照します ( すなわちこの値は tcl や tch の最小リミットを越えることができる )thp は実際の入力クロックの絶対的ハーフ ピリオドの中で最小の値を指します thp は入力パラメータとなりますが 仕様は定められていません そのためリミットがなく 情報としてだけ提供されます thp は DRAM 出力タイミング tqh から来る tqhs と共に使われます thp = Min ( tch(abs), tcl(abs) ) where, tch(abs) is the minimum of the actual instantaneous clock HIGH time; tcl(abs) is the minimum of the actual instantaneous clock LOW time; tqhs, DQ hold skew factor これは VREF と CK のクロスポイントから VREF と DQS のクロスポイントまでの時間と VIH(dc) ( 又は VIL(dc)) をクロスポイントとした DQ までの時間を合計した時間を計測します tqh, DQ/DQS Output Hold Time From DQS これは VREF と DQS のクロスポイントから VIH(dc)( 又は VIL(dc)) と DQ のクロスポイント QPHY-DDR2-OM-E Rev A 47

48 までの時間を計測します (Figure24 を参照 ) 必要条件 :thp のリミットが計算されていること tdqsck, DQS Output Access Time from CK/CK # VREF での CK から VREF での DQS までの時間 図 25. バースト リード動作 [JESD79-2E figure 33] これは tdqss と同じような計測になります しかしこのテストでは読み込みフレームを使い かつ立ち上がり 立ち下りエッジの両方のエッジで計測します ( 結果はマイナスになる場合があります ) 必要条件 :: terr(6-10per) ディレーティング係数がクロック ジッタによるリミットが適用され 次の両テストのために 667MHz や 800MHz だけに適用されます tac, DQ Output Access Time from CK/CK# VREF と CK のクロスポイントから VIH(ac) 又は VIL(ac) レベルを通過する DQ までの時間 必要条件 :: terr(6-10per) ディレーティング係数がクロックジッタによるリミットが適用されている これは下記のテスト両方だけのため 667MHz や 800MHz に適用されます thz(dq), DQ High Impedance Time From CK/CK# CK/CK# と VREF のクロスポイントから DQ がこれ以上ドライブされないポイントまでの時間 ( バーストの最後 ) tlz(dq), DQ Low-Impedance Time from CK/CK# DQ がドライブされるとき ( バーストの開始 ) から最も近い CK/CK# エッジまでの時間 tlz(dqs), DQS Low-Impedance Time from CK/CK# 48 QPHY-DDR2-OM-E Rev A

49 QPHY-DDR2 Software Option DQS がドライブされる時 ( プリアンブルの開始 ) から最も近い CK/CK# までの時間 QPHY-DDR2-OM-E Rev A 49

50 trpre, Read Preamble これは DQS がドライブされ始める ( プリアンブルの開始 ) ときから VREF をクロスするまでの時間これは読み込みサイクルでのみ計測されます 必要条件 :: tjit(per), ディレーティング係数がクロックジッタによるリミットに適用されます これはめ 667MHz や 800MHz のデバイスだけに適用されます trpst, Read Postamble これは DQS がドライブされ始める ( プリアンブルの開始 ) ときから DQS がドライブされるのが止まるまでの時間 ( プリアンブルの最後 ) これは読み込みサイクルでのみ計測されます 必要条件 : tjit(per), ディレーティング係数がクロック ジッタによるリミットに適用されます これはめ 667MHz や 800MHz のデバイスだけに適用されます 50 QPHY-DDR2-OM-E Rev A

51 QPHY-DDR2 Software Option ライト バースト tdqss, DQS latching rising transitions to associated CK edge CK 信号の立ち上がりと VREF レベルとのクロスポイントから DQS 信号と VREF レベルとのクロスポイントまでの時間を計測します 図 26 を参照してください 図 26. バースト ライト動作 [JESD79-2E figure 39] tdqsh, DQS Input High Pulse Width VREF を基準にして DQS 信号の HI 側パルスの幅を計測します 図 27 を参照してください 図 27. データ入力 ( ライト ) タイミング [JESD79-2E figure 38] tdqsl, DQS Input Low Pulse Width VREF を基準にして DQS 信号の LOW 側パルスの幅を計測します 図 27 を参照してください QPHY-DDR2-OM-E Rev A 51

52 tdss, DQS Falling Edge to CK Setup Time DQS 信号の立ち下りと VREF レベルとのクロスポイントから CK 立ち上がりと VREF レベルとのクロスポイントまでの時間 図 26 を参照 tdsh, DQS Falling Edge Hold Time from CK CK 信号の立ち上がりとこれは VREF レベルとのクロスポイントから DQS 信号の立ち下りと VREF レベルとのクロスポイントまでの時間 図 26 を参照 twpre, Write Preamble これは DQS がドライブ開始 ( プリアンブルの開始 ) してから VREF をクロスするまでの時間 これはライトサイクルでのみ計測されます ( 図 27 参照 ) twpst, Write Postamble ポストアンブルの開始で DQS 信号と VREF との交点から DQS 信号のドライブがストップするまでの時間 ( ポストアンブルの最後 ) を計測します これはライトサイクルでのみ計測されます ( 図 27 参照 ) 必要条件 :SLEW of DQ and DQS ディレーティング係数は信号のスルーレートによるリミットが適用されます これは下記の 4 つのテストに適用されます tds(base), DQ and DM Input Setup Time 差動データストローブが有効となる状態で入力波形タイミング tds は 対象デバイスに適用される立ち上がりとして DQ 入力信号の立ち上がり信号が VIH(ac)min レベルでクロスする時間から DQS 差動データストローブが VREF とクロスするまでの時間や対象デバイスに適用される立ち下がりとして DQ 入力信号の立下り信号が VIL(ac)max レベルでクロスする時間から DQS 差動データストローブの VREF がクロスするまでの時間が参照されます 図 28 や図 29 を参照してください DQS や DQS# 信号は VIL(dc)max や VIH(dc)min. の区間ではモノトニックでなければなりません 立ち上がりの Setup(tDS) 名目スルーレートは終わりの VREF(dc) のクロスと始まりの VIH(ac) のクロスまでのスルーレートと定義されます 立ち下がりの Setup(tDS) 名目スルーレートは終わりの VREF(dc) のクロスと始まりの VIL(ac) のクロスまでのスルーレートと定義されます JESD79-2E 仕様 Note8( ページ 85-94) と同じくテーブル 43 や 44 は計測された信号のスルーレートに対する補償リミットについて説明されています タイミングリミットは始めにシングルエンド信号で 1V/ns 作動信号で 2V/ns で入力スルーレートを指定されています tdh(base), DQ and DM Input Hold Time 差動データストローブが有効となる状態で入力波形タイミング tdh は 対象デバイスに適用される立ち上がりとして DQS 差動データストローブが VREF とクロスする時間から DQ 入力信号の立ち下がりが VIH(dc)min レベルでクロスまでの時間や対象デバイスに適用される立ち下がりとして DQS 差動データストローブが VREF とクロスする時間から DQ 入力信号の立ち上がりが VIL(dc)max レベルでクロスまでの時間が参照されます 図 28 や図 29 を参照してください DQS や DQS# 信号は VIL(dc)max や VIH(dc)min. の区間ではモノトニックでなければなりません 52 QPHY-DDR2-OM-E Rev A

53 QPHY-DDR2 Software Option 立ち上がりの Hold (tdh) 名目スルーレートは VIL(dc)max の終わりのクロスと VREF(dc) の始まりのクロスまでのスルーレートと定義されます 立下りの Hold(tDH) 名目スルーレートは VIH(dc)min の終わりのクロスと VREF(dc) の始まりのクロスまでのスルーレートと定義されます JESD79-2E 仕様 Note8( ページ 85-94) と同じくテーブル 43 と 44 は計測信号のスルーレートに対するリミット補償を説明している タイミングリミットは始めにシングルエンド信号用に 1V/ns の入力スルーレートで指定され 差動信号では 2V/ns で指定されます 図 28. データ入力 ( ライト ) タイミング [JESD79-2E figure 38] 図 29. 差動入力波形タイミング tds と tdh [JESD79-2E figure 98] tds1(base), DQ and DM input setup time (single-ended strobe) このテストは 400 や 533MHz デバイスだけに適用されます シングルエンドストローブが有効となる状態で入力波形タイミングは 対象デバイスに適用される立ち上がりとして DQ 入力信号が VIH(ac)min レベルでクロスする時間から DQS シングルエンドデータストローブがトランジションのスタートで VIH(dc)min 又は VIL(dc)max レベルでクロスするまでの時間や対象デバイスに適用される立ち下がりとして DQ 入力信号が VIL(ac)max レベルでクロスする時間から DQS シングルエンドデータストローブがトランジションのスタートで VIH(dc)min 又は VIL(dc)max レベルでクロスするまでの時間が参照されます DQS 信号は VIL(dc)max や VIH(dc)min. の区間ではモノトニックでなければなりません 図 30 を参照してください QPHY-DDR2-OM-E Rev A 53

54 JESD79-2E 仕様 Note8( ページ 85-94) と同じくテーブル 45 は計測された信号のスルーレートに対する補償リミットについて説明されています タイミングリミットは始めにシングルエンド信号で 1V/ns 差動信号で 2V/ns で入力スルーレートを指定されています tdh1(base), DQ and DM input hold time (single-ended strobe) このテストは 400 や 533MHz デバイスだけに適用されます シングルエンドストローブが有効となる状態で入力波形タイミングは 対象デバイスに適用される立ち上がりとして DQ 入力信号が VIH(dc)min レベルでクロスする時間から DQS シングルエンドデータストローブのトランジションの終わりで VIH(ac)min 又は VIL(ac)max レベルでクロスするまでの時間や対象デバイスに適用されるの立ち下がりとして DQ 入力信号が VIL(dc)max レベルでクロスする時間から DQS シングルエンドデータストローブがトランジションの終わりで VIH(ac)min 又は VIL(ac)max レベルでクロスするまでの時間が参照されます DQS 信号は VIL(dc)max や VIH(dc)min. の区間ではモノトニックでなければなりません 図 30 を参照してください JESD79-2E 仕様 Note8( ページ 85-94) と同じくテーブル 45 は計測信号のスルーレートに対するリミット補償を説明している タイミングリミットは始めにシングルエンド信号用に 1V/ns の入力スルーレートで指定され 差動信号では 2V/ns で指定されます 図 30. シングルエンド入力波形タイミング tds1 と tdh1 54 QPHY-DDR2-OM-E Rev A

55 QPHY-DDR2 Software Option 次のテストはアドレスやコントロール信号のプロービングが必要となります これらのテストは 4 つのプローブを使ったテスト構成のみ可能になります 必要条件 :CK やアドレス又はコントロールの SLEW ディレーティング係数は信号のスルーレートによりリミットが適用されまう これは次のテストの両方に適用できます tis(base) - Address and Control Input Setup Time 入力波形タイミングは対象デバイスに適用される立ち上がりとして入力信号が VIH(ac)min レベルとクロスする時間から差動クロッククロスポイント (VREF) までの時間や対象デバイスに適用される立ち下がりとして入力信号が VIL(ac)max レベルでクロスする時間から差動クロッククロスポイント (VREF) までの時間が参照されます 図 31 を参照してください 立ち上がりの Setup(tIS) 名目スルーレートは最後の VREF(dc) のクロスと始めの VIH(ac)min のクロスまでのスルーレートと定義されます 立ち下がりの Setup(tIS) 名目スルーレートは最後の VREF(dc) のクロスと始めの VIL(ac)max のクロスまでのスルーレートと定義されます JESD79-2E 仕様 Note9( ページ ) と同じくテーブル 46 や 47 は計測された信号のスルーレートに対する補償リミットについて説明されています タイミングリミットは始めにシングルエンド信号で 1V/ns 差動信号で 2V/ns で入力スルーレートを指定されています tih(base) - Address and Control Input Hold Time 入力波形タイミングは対象デバイスに適用される立ち上がりとして入力信号が VIL(dc)max レベルとクロスする時間から差動クロッククロスポイント (VREF) までの時間や対象デバイスに適用される立ち下がりとして入力信号が VIH(dc)min レベルでクロスする時間から差動クロッククロスポイント (VREF) までの時間が参照されます 図 31 を参照してください 立ち上がりの Setup(tIH) 名目スルーレートは終わりの VIL(dc)max のクロスと初めの VREF(dc) のクロスまでのスルーレートと定義されます 立ち下がりの Setup(tIS) 名目スルーレートは終わりの VIH(dc)min のクロスと始めの VREF(dc) のクロスまでのスルーレートと定義されます JESD79-2E 仕様 Note9( ページ ) と同じくテーブル 46 や 47 は計測された信号のスルーレートに対する補償リミットについて説明されています タイミングリミットは始めにシングルエンド信号で 1V/ns 差動信号で 2V/ns で入力スルーレートを指定されています QPHY-DDR2-OM-E Rev A 55

56 図 31. 差動入力波形タイミング - tis と tih [JESD79-2E figure 99] 56 QPHY-DDR2-OM-E Rev A

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