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1 DATA SHEET TE7740RPF Processor Peripheral I/O Expander 1

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3 目次 1. 概要 特徴 ブロック図 端子配列 端子配置図 (Top View) 端子配列表 端子説明 CPU I/F 拡張 I/O I/F クロック / リセット 電源 テスト GPIO にマルチプレクスされた機能 レジスタ レジスタマップ レジスタ詳細 Common Configuration 1 Register Common Configuration 2 Register Common Configuration 3 Register GPIO Port 1 Configuration Register GPIO Port 2 Configuration Register GPIO Port 3 Configuration Register GPIO Port 4 Configuration Register GPIO Port 5 Configuration Register Interrupt Factor Status 1 Register Interrupt Factor Status 2 Register Interrupt Factor Status 3 Register GPIO Port 1 Input/Output Data Register (P1-P8) GPIO Port 2 Input/Output Data Register (P9-P16) GPIO Port 3 Input/Output Data Register (P17-P24) GPIO Port 4 Input/Output Data Register (P25-P32) GPIO Port 5 Input/Output Data Register (P33-P36) I 2 C Clock Control Register I 2 C Control Register I 2 C Command Register I 2 C Interrupt Enable Register I 2 C Interrupt Status Register I 2 C Send/Receive Data Register UART Reciever Buffer Register (DLAB=0) UART Transmitter Holding Register (DLAB=0) UART Interrupt Enable Register (DLAB=0) UART Interrupt Identifier Register UART FIFO Control Register UART Line Control Register UART Modem Control Register UART Line Status Register

4 UART Modem Status Register UART Divisor Latch LSB Register (DLAB=1) UART Divisor Latch MSB Register (DLAB=1) Pulse Counter Control Register Pulse Counter Clock Divide Ratio Register Pulse Counter Count Value Register Pulse Counter Minimum RPM Register Pulse Counter Interrupt Status Register PWM Control Register PWM Clock Divide Ratio Register PWM Pulse Duty Register PWM Cycle Register PWM Interrupt Status Register SPI Control Register SPI Status Register SPI System Control 1 Register SPI System Control 2 Register SPI Transmit Buffer Register SPI Receive Buffer Register SPI Transmit FIFO Threshold Register SPI Recieve FIFO Threshold Register Chip Version Register 動作説明 初期化制御フロー クロック構成図 割り込み 割り込み構成図 割込み要因とマスク及びクリア 割り込みシーケンス GPIO GPIO ポートと GPIO データレジスタの関係 I 2 C I 2 C 処理フロー I 2 C 動作例 I 2 C SCL 端子周波数設定例 UART 外部入力クロック (XI 端子 or CKIN 端子 ):48MHz の場合 外部入力クロック (XI 端子 or CKIN 端子 ):40MHz の場合 外部入力クロック (XI 端子 or CKIN 端子 ):33MHz の場合 外部入力クロック (XI 端子 or CKIN 端子 ):24MHz の場合 外部入力クロック (XI 端子 or CKIN 端子 ):18.5MHz の場合 外部入力クロック (XI 端子 or CKIN 端子 ): MHz の場合 自動 CTS 端子の動作 自動 RTS の動作 PWM PWM 概略ブロック図 PWM タイミング図 Pulse Counter

5 Pulse Counter 概略ブロック図 Pulse Counter 動作説明 SPI クロック極性 SPI 動作説明 電気的仕様 絶対最大定格 推奨動作条件 直流特性 消費電流 入出力端子容量 交流特性 CPU インタフェース GPIO I 2 C UART PWM SPI 割り込み クロック入力条件 リセット入力条件 電源投入シーケンス 外形寸法図 Appendix 1 推奨外付け発振子

6 図 図 7-1 初期化制御フロー 図 7-2 クロック構成図 図 7-3 割り込み構成図 図 7-4 割り込みシーケンス参考例 図 7-5 I 2 C 処理フロー 図 7-6 スレーブアドレスのみ送信 図 7-7 データ送信 図 7-8 データ受信 図 7-9 UART 分周比ブロック図 図 7-10 CTS 端子タイミング図 図 7-11 RTS タイミング図 図 7-12 PWM 分周比ブロック図 図 7-13 PWM タイミング図 図 7-14 Pulse Counter ブロック図 図 7-15 Pulse Counter エラー監視 図 7-16 SPI タイミング図 (FBS ビット = 0 の場合 ) 図 7-17 SPI タイミング図 (FBS ビット = 1 の場合 ) 図 7-18 チップセレクト信号自動制御タイミング図 図 7-19 チップセレクト信号自動制御タイミング 図 7-20 SPI メモリデバイスアクセスタイミング例 図 8-1 推奨電源投入 電源切断順序 図 8-2 HVDD が LVDD より先に投入 後から切断される場合 表 表 7-1 Interrupt Factor Status 2 Register 関係表 表 7-2 Interrupt Factor Status 2 Register 関係表 表 7-3 Interrupt Factor Status 3 Register 関係表 表 7-4 GPIO ポートと GPIO データレジスタの関係 表 7-5 SCL 端子の周波数設定例 ( 外部入力クロック =48MHz の場合 ) 表 7-6 外部入力クロック =48MHz の場合 表 7-7 外部入力クロック =40MHz の場合 表 7-8 外部入力クロック =33MHz の場合 表 7-9 外部入力クロック =24MHz の場合 表 7-10 外部入力クロック =18.5MHz の場合 表 7-11 外部入力クロック = MHz の場合 表 7-12 外部入力クロック =48MHz の場合

7 1. 概要 TE7740RPF は CPU の周辺に接続する LSI で 各種 I/O を 1 チップに集約した LSI です TE7740RPF は 必要なインタフェース機能や汎用入出力ポートをレジスタ設定で選択する事が出来ますので お客様のシステムに柔軟に対応する事が可能です 2. 特徴 I/O 拡張部 GPIO (1) 36 本を提供 (2) ポート単位で入出力の設定可能 UART (1) 5ch を提供 (2) 1ch のみフロー制御対応 (3) Baud Rate 用の分周比を設定可能 :16(1 16) 分周 ~1,048,560(65,535 16) 分周外部入力クロック :48MHz 入力時 Max.3Mbps (4) パリティの有無 偶数 / 奇数パリティの選択 STOP ビットのビット数選択可能 (5) 各 ch の送受信毎に 16Byte の FIFO を内蔵 SPI (1) 4ch を提供 (2) SPI クロック用の分周比を設定可能 :8 分周 ~2048 分周外部入力クロック :48MHz 入力時 Max.6MHz (3) CS 信号自動制御機能搭載 (4) 2ch のみ送受信毎に 32Byte の FIFO を内蔵 PWM (1) 2ch を提供 (2) 内部動作周波数 :1 分周 ~2048 分周外部入力クロック :48MHz 入力時 48MHz~23.4KHz (3) 変換周期 : 内部動作周期 2~256 クロック外部入力クロック :48MHz 入力時 41.7ns~10.9ms (4) 分解能 :8bit (5) ストップ時の極性 ( High or Low ) 選択可能 (6) アウトプットコンペア機能搭載 7

8 Pulse Counter (1) 2ch を提供 (2) 内部動作周波数 :1 分周 ~48 分周 (3) パルスカウント周期 :200ms/500ms/1s ( 入力動作周波数による ) (4) カウンタビット長 :8bit (5) 各 ch において エラー出力機能有り I 2 C (1) 2ch を提供 (2) I 2 C シングルマスタ機能 (3) 各 ch 毎に転送スピード (100KHz or 400KHz) の選択可能 CPU I/F 8bit 非同期バス I/F 全般 外部入力クロック :Max.48MHz 動作周囲温度範囲 :-40 ~+85 電源電圧 :Core 1.8V, I/O 3.3V パッケージ :81pin PFBGA ( ボールピッチ :0.8mm) パッケージサイズ :8mm 8mm 8

9 3. ブロック図 P1:P2 P3:P4 P5:P6 P7:P8 2 bit 2 bit 2 bit 2 bit UART CH1 I/F UART CH2 I/F UART CH3 I/F UART CH4 I/F 共通レジスタ XCS P9:P12 P13:P16 4 bit 4 bit UART CH5 I/F SPI CH1 I/F UART 用レジスタ XRD P17:P20 P21:P24 4 bit 4 bit SPI CH2 I/F SPI CH3 I/F SPI 用レジスタ XWR P25:P28 P29 P30 P31 4 bit SPI CH4 I/F PWM CH1 I/F PWM CH2 I/F Pulse Counter CH1 I/F PWM 用レジスタ Pulse Counter 用レジスタ CPU I/F A0:A6 D0:D7 P32 Pulse Counter CH2 I/F P33:P34 P35:P36 2 bit 2 bit I 2 C CH1 I/F I 2 C CH2 I/F I 2 C 用レジスタ XINT XRST 8 bit Input /Output Port P1:P8 8 bit Input /Output Port P9:P16 8 bit Input /Output Port P17:P24 GPIO Port 1 GPIO Port 2 GPIO Port 3 GPIO 用レジスタ P25:P32 P33:P36 8 bit Input /Output Port 4 bit Input /Output Port GPIO Port 4 GPIO Port 5 内部動作用発振器 XO XI CKIN 9

10 4. 端子配列 4-1. 端子配置図 (Top View) 9 VSS P1/ TxD_1 P3/ TxD_2 P5/ RxD_3 P9/ TxD_5 P10/ RxD_5 P11/ RTS_5 CKIN VSS 8 P29/ PWM_1 P30/ PWM_2 P2/ RxD_1 P4/ RxD_2 P6/ RxD_3 P7/ TxD_4 P12/ CTS_5 LVDD XI 7 P31/ PC_1 P32/ PC_2 LVDD VSS HVDD P8/ RxD_4 P33/ SCL_1 P34/ SDA_1 XO 6 P13/ MOSI_1 P14/ MISO_1 LVDD VSS P35/ P36/ VSS VSS SCL_2 SDA_2 VSS 5 P15/ MCLK_1 P16/ XMCS_1 P17/ MOSI_2 VSS VSS VSS XWR XINT XRST 4 P18/ MISO_2 P19/ MCLK_2 P20/ XMCS_2 HVDD VSS HVDD D7 XCS XRD 3 P21/ MOSI_3 P22/ MISO_3 P23/ MCLK_3 LVDD HVDD LVDD D4 D5 D6 2 P24/ XMCS_3 P25/ MOSI_4 P26/ MISO_4 A0 A1 A2 D1 D2 D3 1 TEST1 P27/ MCLK_4 P28/ XMCS_4 A3 A4 A5 A6 D0 TEST2 A B C D E F G H J ロジック信号 端子番号 CPU I/F D1, E1, F1, G1, H1, D2, E2, F2, G2, H2, J2, G3, H3, J3, G4, H4, J4, G5, H5 GPIO/UART F7, C8, D8, E8, F8, G8, B9, C9, D9, E9, F9, G9 GPIO/SPI B1, C1, A2, B2, C2, A3, B3, C3, A4, B4, C4, A5, B5, C5, A6, B6 GPIO/I 2 C G6, H6, G7, H7 GPIO/PWM/Pulse Counter A7, B7, A8, B8 クロック / リセット J5, J7, J8, H9 電源 端子番号 1.8V 内部コア用電源 D3, F3, C6, C7, H8 3.3V I/O 電源 E3, D4, F4, E7 GND E4, D5, E5, F5, D6, E6, F6, J6, D7, A9, J9 テスト 端子番号 テスト A1, J1 10

11 4-2. 端子配列表 No Ball 配置 信号名 属性 バッファタイプ 機能 1 機能 2 端子機能 ドライブ能力 [ma] 1 B9 P1 I/O 3.3V (CMOS) GPIO TxD_1 4mA UART CH1 2 C8 P2 I/O 3.3V (CMOS) GPIO RxD_1 4mA 3 C9 P3 I/O 3.3V (CMOS) GPIO TxD_2 4mA UART CH2 4 D8 P4 I/O 3.3V (CMOS) GPIO RxD_2 4mA 5 D9 P5 I/O 3.3V (CMOS) GPIO TxD_3 4mA UART CH3 6 E8 P6 I/O 3.3V (CMOS) GPIO RxD_3 4mA 7 F8 P7 I/O 3.3V (CMOS) GPIO TxD_4 4mA UART CH4 8 F7 P8 I/O 3.3V (CMOS) GPIO RxD_4 4mA 9 E9 P9 I/O 3.3V (CMOS) GPIO TxD_5 4mA 10 F9 P10 I/O 3.3V (CMOS) GPIO RxD_5 4mA UART CH5 11 G9 P11 I/O 3.3V (CMOS) GPIO RTS_5 4mA 12 G8 P12 I/O 3.3V (CMOS) GPIO CTS_5 4mA 13 A6 P13 I/O 3.3V (CMOS) GPIO MOSI_1 4mA 14 B6 P14 I/O 3.3V (CMOS) GPIO MISO_1 4mA SPI CH1 15 A5 P15 I/O 3.3V (CMOS) GPIO MCLK_1 4mA 16 B5 P16 I/O 3.3V (CMOS) GPIO XMCS_1 4mA 17 C5 P17 I/O 3.3V (CMOS) GPIO MOSI_2 4mA 18 A4 P18 I/O 3.3V (CMOS) GPIO MISO_2 4mA SPI CH2 19 B4 P19 I/O 3.3V (CMOS) GPIO MCLK_2 4mA 20 C4 P20 I/O 3.3V (CMOS) GPIO XMCS_2 4mA 21 A3 P21 I/O 3.3V (CMOS) GPIO MOSI_3 4mA 22 B3 P22 I/O 3.3V (CMOS) GPIO MISO_3 4mA SPI CH3 23 C3 P23 I/O 3.3V (CMOS) GPIO MCLK_3 4mA 24 A2 P24 I/O 3.3V (CMOS) GPIO XMCS_3 4mA 25 B2 P25 I/O 3.3V (CMOS) GPIO MOSI_4 4mA 26 C2 P26 I/O 3.3V (CMOS) GPIO MISO_4 4mA SPI CH4 27 B1 P27 I/O 3.3V (CMOS) GPIO MCLK_4 4mA 28 C1 P28 I/O 3.3V (CMOS) GPIO XMCS_4 4mA 29 A8 P29 I/O 3.3V (CMOS) GPIO PWM CH1 PWM_1 8mA 30 B8 P30 I/O 3.3V (CMOS) GPIO PWM CH2 PWM_2 8mA 31 A7 P31 I/O 3.3V (CMOS) GPIO Pulse Counter CH1 PC_1 8mA 32 B7 P32 I/O 3.3V (CMOS) GPIO Pulse Counter CH2 PC_2 8mA 33 G7 P33 I/O 3.3V シュミットトリガ GPIO SCL_1 8mA I 2 C CH1 34 H7 P34 I/O 3.3V (CMOS) GPIO SDA_1 8mA 35 G6 P35 I/O 3.3V シュミットトリガ GPIO SCL_2 8mA I 2 C CH2 36 H6 P36 I/O 3.3V (CMOS) GPIO SDA_1 8mA 37 D2 A0 I 3.3V (CMOS) A0-38 E2 A1 I 3.3V (CMOS) A1 - CPU I/F 39 F2 A2 I 3.3V (CMOS) A2-40 D1 A3 I 3.3V (CMOS) A3-11

12 No Ball 配置信号名属性バッファタイプ機能 1 機能 2 端子機能ドライブ能力 [ma] 41 E1 A4 I 3.3V (CMOS) A4-42 F1 A5 I 3.3V (CMOS) A5-43 G1 A6 I 3.3V (CMOS) A6-44 H1 D0 I/O 3.3V (CMOS) D0 4mA 45 G2 D1 I/O 3.3V (CMOS) D1 4mA 46 H2 D2 I/O 3.3V (CMOS) D2 4mA 47 J2 D3 I/O 3.3V (CMOS) D3 4mA 48 G3 D4 I/O 3.3V (CMOS) CPU I/F D4 4mA 49 H3 D5 I/O 3.3V (CMOS) D5 4mA 50 J3 D6 I/O 3.3V (CMOS) D6 4mA 51 G4 D7 I/O 3.3V (CMOS) D7 4mA 52 H4 XCS I 3.3V (CMOS) XCS - 53 J4 XRD I 3.3V (CMOS) XRD - 54 G5 XWR I 3.3V (CMOS) XWR - 55 H5 XINT OD 3.3V (CMOS) XINT 4mA 56 J8 XI I 1.8V ( 水晶発振 ) XI - 57 J7 XO O 1.8V ( 水晶発振 ) System XO - 58 J5 XRST I 3.3V シュミットトリガ XRST - 59 A1 TEST1 I 3.3V (CMOS) pull-down - - テスト端子 60 J1 TEST2 I 3.3V (CMOS) pull-down H9 CKIN I 3.3V (CMOS) System CKIN - 62 E4 V SS P D5 V SS P E5 V SS P F5 V SS P D6 V SS P E6 V SS P F6 V SS P J6 V SS P D7 V SS P A9 V SS P J9 V SS P D3 LV DD P F3 LV DD P C6 LV DD P C7 LV DD P H8 LV DD P E3 HV DD P D4 HV DD P F4 HV DD P E7 HV DD P

13 5. 端子説明 5-1. CPU I/F Symbol Pin No. I/O Name Description XCS *1 H4 I Chip Select チップセレクト端子 XRD *1 J4 I Read Enable リードイネーブル端子 XWR *1 G5 I Write Enable ライトイネーブル端子 A[6:0] D[7:0] D2, E2, F2, D1, E1, F1, G1 H1, G2, H2, J2, G3, H3, J3, G4 I Address Bus アドレス入力端子 I/O Data Bus データ入出力端子 XINT *1 H5 OD Interrupt 割り込み出力端子 ( レベル出力 ) *1: 端子名の先頭文字に X が付く端子は 負論理を示します 5-2. 拡張 I/O I/F Symbol Pin No. I/O Name Description P1:P8 *2 P9:P16 *2 P17:P24 *2 P25:P32 *2 B9, C8, C9, D8, D9, GPIO Input/ I/O E8, F8, F7 Output Port GPIO 入出力ポート ( ビット単位 ) E9, F9, G9, G8, A6, GPIO Input/ I/O B6, A5, B5 Output Port GPIO 入出力ポート ( ビット単位 ) C5, A4, B4, C4, A3, GPIO Input/ I/O B3, C3, A2 Output port GPIO 入出力ポート ( ビット単位 ) B2, C2, B1, C1, A8, GPIO Input/ I/O B8, A7, B7 Output port GPIO 入出力ポート ( ビット単位 ) GPIO Input/ P33:P36 *2 G7, H7, G6, H6 I/O GPIO 入出力ポート ( ビット単位 ) Output Port *2: UART SPI PWM Pulse Counter I 2 C の機能が有効になった場合は GPIO 端子として使用出来ません 詳細は 5-6.GPIO にマルチプレクスされた機能を参照して下さい 5-3. クロック / リセット Symbol Pin No. I/O Name Description XRST *3 J5 I Hardware Reset リセット入力端子 CKIN H9 I Clock input 水晶発振器接続端子 XI J8 I XI XO J7 O XO 水晶発振子接続端子 *3: 端子名の先頭文字に X が付く端子は 負論理を示します 5-4. 電源 V SS Symbol Pin No. I/O Name Description E4, D5, E5, F5, D6, - V SS Ground 端子 E6, F6, J6, D7, A9, J9 LV DD D3, F3, C6, C7, H8-1.8V V DD 1.8V 電源端子 HV DD E3, D4, F4, E7-3.3V V DD 3.3V 電源端子 13

14 5-5. テスト Symbol Pin No. I/O Name Description TEST1 A1 - TEST1 テスト端子 TEST2 J1 - TEST2 テスト端子 [ 注意事項 ] 1. 水晶発振子を接続する場合は XI/XO 端子を使用して下さい その際は CKIN 端子を GND に接続して下さい 水晶発振器を接続する場合は CKIN 端子を使用して下さい その際は XI 端子は GND に接続し XO 端子は 未接続 (Open) として下さい 端子 水晶発振子接続の場合 水晶発振器接続の場合 XI 使用 ( 水晶発振子接続 ) GND 接続 XO 使用 ( 水晶発振子接続 ) 未接続 (Open) CKIN GND 接続 使用 ( 水晶発振器接続 ) 2. 未使用端子はシステム仕様に応じて pull-up または pull-down 処理を施して下さい 3. TEST1 と TEST2 は GND に接続して下さい 14

15 5-6. GPIO にマルチプレクスされた機能 ポート P1~P36 は マルチプレクスされた端子となっていますので Common Configuration 1/2/3 Register の設定により 端子の割り付けは以下の通りとなります GPIO Symbol I/O Name Enable bit Description P1 TxD_1 O Transmit Data 1 UART 用シリアル送信データ端子 UART CH1=1 P2 RxD_1 I Receive Data 1 UART 用シリアル受信データ端子 P3 TxD_2 O Transmit Data 2 UART 用シリアル送信データ端子 UART CH2=1 P4 RxD_2 I Receive Data 2 UART 用シリアル受信データ端子 P5 TxD_3 O Transmit Data 3 UART 用シリアル送信データ端子 UART CH3=1 P6 RxD_3 I Receive Data 3 UART 用シリアル受信データ端子 P7 TxD_4 O Transmit Data 4 UART 用シリアル送信データ端子 UART CH4=1 P8 RxD_4 I Receive Data 4 UART 用シリアル受信データ端子 P9 TxD_5 O Transmit Data 5 UART 用シリアル送信データ端子 UART CH5=1 P10 RxD_5 I Receive Data 5 UART 用シリアル受信データ端子 P11 RTS_5 O Request to Send 5 UART CH5 UART 用送信要求 P12 CTS_5 I Clear to Send 5 RTS/CTS EN=1 UART 用受信準備完了 P13 MOSI_1 O Master Out Slave In 1 SPI 用マスタ出力データ端子 P14 MISO_1 I Master In Slave Out 1 SPI 用マスタ入力データ端子 SPI CH1=1 P15 MCLK_1 O Serial Clock 1 SPI 用シリアルクロック出力端子 P16 XMCS_1 O Chip Select 1 SPI 用チップセレクト出力端子 P17 MOSI_2 O Master Out Slave In 2 SPI 用マスタ出力データ端子 P18 MISO_2 I Master In Slave Out 2 SPI 用マスタ入力データ端子 SPI CH2=1 P19 MCLK_2 O Serial Clock 2 SPI 用シリアルクロック出力端子 P20 XMCS_2 O Chip Select 2 SPI 用チップセレクト出力端子 P21 MOSI_3 O Master Out Slave In 3 SPI 用マスタ出力データ端子 P22 MISO_3 I Master In Slave Out 3 SPI 用マスタ入力データ端子 SPI CH3=1 P23 MCLK_3 O Serial Clock 3 SPI 用シリアルクロック出力端子 P24 XMCS_3 O Chip Select 3 SPI 用チップセレクト出力端子 P25 MOSI_4 O Master Out Slave In 4 SPI 用マスタ出力データ端子 P26 MISO_4 I Master In Slave Out 4 SPI 用マスタ入力データ端子 SPI CH4=1 P27 MCLK_4 O Serial Clock 4 SPI 用シリアルクロック出力端子 P28 XMCS_4 O Chip Select 4 SPI 用チップセレクト出力端子 P29 PWM_1 O PWM 1 Output PWM CH1=1 PWM 用データ出力端子 P30 PWM_2 O PWM 2 Output PWM CH2=1 PWM 用データ出力端子 P31 PC_1 I Pulse Counter 1 Input Pulse Counter CH1=1 Pulse Counter 用データ入力端子 P32 PC_2 I Pulse Counter 2 Input Pulse Counter CH2=1 Pulse Counter 用データ入力端子 P33 SCL_1 I/O Serial Clock 1 I 2 I 2 C 用シリアル クロック ライン C CH1=1 P34 SDA_1 I/O Serial Data 1 I 2 C 用シリアル データ ライン P35 SCL_2 I/O Serial Clock 2 I 2 I 2 C 用シリアル クロック ライン C CH2=1 P36 SDA_2 I/O Serial Data 2 I 2 C 用シリアル データ ライン 15

16 それぞれのポートは 各々の機能を使用しない場合 GPIO ポートとして使用可能です 例えば Port 4 の P25~P28 のみを SPI CH4 として使用する場合 P29~P32 は GPIO ポートとして使用可能となります Port 1, 2, 3, 5 についても同様になります 表中の Enable bit は Common Configuration 1/2/3 Register のビット名を示します 表中の I/O で記述している内容は I: Input, O: Output を示します 16

17 6. レジスタ 6-1. レジスタマップ [ 注意事項 ] 未使用アドレスはレジスタを実装していませんので 書き込み値は無効となり 読み出し値は不定となります Address Register Name R/W 00h Common Configuration 1 Register Read/Write 01h Common Configuration 2 Register Read/Write 02h Common Configuration 3 Register Read/Write 03h GPIO Port Configuration 1 Register Read/Write 04h GPIO Port Configuration 2 Register Read/Write 05h GPIO Port Configuration 3 Register Read/Write 06h GPIO Port Configuration 4 Register Read/Write 07h GPIO Port Configuration 5 Register Read/Write 08h Interrupt Factor Status 1 Register Read Only 09h Interrupt Factor Status 2 Register Read Only 0Ah Interrupt Factor Status 3 Register Read Only 0Bh GPIO Port 1 Input/Output Data Register (P1-P8) Read/Write 0Ch GPIO Port 2 Input/Output Data Register (P9-P16) Read/Write 0Dh GPIO Port 3 Input/Output Data Register (P17-P24) Read/Write 0Eh GPIO Port 4 Input/Output Data Register (P25-P32) Read/Write 0Fh GPIO Port 5 Input/Output Data Register (P22-P36) Read/Write 10h I 2 C Clock Control Register Read/Write 11h I 2 C CH1 Control Register Read/Write 12h I 2 C CH1 Command Register Read/Write 13h I 2 C CH1 Interrupt Enable Register Read/Write 14h I 2 C CH1 Interrupt Status Register Read/Write 15h I 2 C CH1 Send/Receive Data Register Read/Write 16h I 2 C CH2 Control Register Read/Write 17h I 2 C CH2 Command Register Read/Write 18h I 2 C CH2 Interrupt Enable register Read/Write 19h I 2 C CH2 Interrupt Status Register Read/Write 1Ah I 2 C CH2 Send/Receive Data Register Read/Write 1Bh~1Fh Unassigned - UART CH1 Reciever Buffer Register (DLAB=0) Read Only 20h UART CH1 Transmitter Holding Register (DLAB=0) Write Only UART CH1 Divisor Latch LSB Register (DLAB=1) Read/Write 21h UART CH1 Interrupt Enable Register(DLAB=0) Read/Write UART CH1 Divisor Latch MSB Register(DLAB=1) Read/Write 22h UART CH1 Interrupt Identifier Register Read Only UART CH1 FIFO Control Register Write Only 23h UART CH1 Line Control Register Read/Write 24h UART CH1 Modem Control Register Read/Write 17

18 Address Register Name R/W 25h UART CH1 Line Status Register Read Only 26h~27h Unassinged - UART CH2 Reciever Buffer Register (DLAB=0) Read Only 28h UART CH2 Transmitter Holding Register (DLAB=0) Write Only UART CH2 Divisor Latch LSB Register(DLAB=1) Read/Write 29h UART CH2 Interrupt Enable Register(DLAB=0) Read/Write UART CH2 Divisor Latch MSB Register(DLAB=1) Read/Write 2Ah UART CH2 Interrupt Identifier Register Read Only UART CH2 FIFO Control Register Write Only 2Bh UART CH2 Line Control Register Read/Write 2Ch UART CH2 Modem Control Register Read/Write 2Dh UART CH2 Line Status Register Read Only 2Eh~2Fh Unassigned - UART CH3 Reciever Buffer Register (DLAB=0) Read Only 30h UART CH3 Transmitter Holding Register (DLAB=0) Write Only UART CH3 Divisor Latch LSB Register(DLAB=1) Read/Write 31h UART CH3 Interrupt Enable Register(DLAB=0) Read/Write UART CH3 Divisor Latch MSB Register(DLAB=1) Read/Write 32h UART CH3 Interrupt Identifier Register Read Only UART CH3 FIFO Control Register Write Only 33h UART CH3 Line Control Register Read/Write 34h UART CH3 Modem Control Register Read/Write 35h UART CH3 Line Status Register Read Only 36h~37h Unassigned - UART CH4 Reciever Buffer Register (DLAB=0) Read Only 38h UART CH4 Transmitter Holding Register (DLAB=0) Write Only UART CH4 Divisor Latch LSB Register(DLAB=1) Read/Write 39h UART CH4 Interrupt Enable Register(DLAB=0) Read/Write UART CH4 Divisor Latch MSB Register(DLAB=1) Read/Write 3Ah UART CH4 Interrupt Identifier Register Read Only UART CH4 FIFO Control Register Write Only 3Bh UART CH4 Line Control Register Read/Write 3Ch UART CH4 Modem Control Register Read/Write 3Dh UART CH4 Line Status Register Read Only 3Eh~3Fh Unassigned - UART CH5 Reciever Buffer Register (DLAB=0) Read Only 40h UART CH5 Transmitter Holding Register (DLAB=0) Write Only UART CH5 Divisor Latch LSB Register(DLAB=1) Read/Write 41h UART CH5 Interrupt Enable Register(DLAB=0) Read/Write UART CH5 Divisor Latch MSB Register(DLAB=1) Read/Write 42h UART CH5 Interrupt Identifier Register Read Only UART CH5 FIFO Control Register Write Only 43h UART CH5 Line Control Register Read/Write 18

19 Address Register Name R/W 44h UART CH5 Modem Control Register Read/Write 45h UART CH5 Line Status Register Read Only 46h UART CH5 Modem Status Register Read Only 47h Unassigned - 48h Pulse Counter CH1 Control Register Read/Write 49h Pulse Counter CH1 Clock Divide Ratio Register Read/Write 4Ah Pulse Counter CH1 Count Value Register Read Only 4Bh Pulse Counter CH1 Minimum RPM Register Read/Write 4Ch Pulse Counter CH1 Interrupt Status Register Read/Write 4Dh Pulse Counter CH2 Control Register Read/Write 4Eh Pulse Counter CH2 Clock Divide Ratio Register Read/Write 4Fh Pulse Counter CH2 Count Value Register Read Only 50h Pulse Counter CH2 Minimum RPM Register Read/Write 51h Pulse Counter CH2 Interrupt Status Register Read/Write 52h PWM CH1 Control Register Read/Write 53h PWM CH1 Clock Divide Ratio Register Read/Write 54h PWM CH1 Pulse Duty Register Read/Write 55h PWM CH1 Cycle Register Read/Write 56h PWM CH2 Control Register Read/Write 57h PWM CH2 Clock Divide Ratio Register Read/Write 58h PWM CH2 Pulse Duty Register Read/Write 59h PWM CH2 Cycle Register Read/Write 5Ah PWM Interrupt Status Register Read/Write 5Bh~5Fh Unassigned - 19

20 Address Register Name R/W 60h SPI CH1 Control Register Read/Write 61h SPI CH1 Status Register Read/Write 62h SPI CH1 System Control 1 Register Read/Write 63h SPI CH1 System Control 2 Register Read/Write 64h SPI CH1 Transmit Buffer Register Write Only 65h SPI CH1 Recieve Buffer Register Read Only 66h SPI CH1 Transmit FIFO Threshhold Register Read/Write 67h SPI CH1 Receive FIFOThreshhold Register Read/Write 68h SPI CH2 Control Register Read/Write 69h SPI CH2 Status Register Read/Write 6Ah SPI CH2 System Control 1 Register Read/Write 6Bh SPI CH2 System Control 2 Register Read/Write 6Ch SPI CH2 Transmit Buffer Register Write Only 6Dh SPI CH2 Recieve Buffer Register Read Only 6Eh SPI CH2 Transmit FIFO Threshhold Register Read/Write 6Fh SPI CH2 Receive FIFO Threshhold Register Read/Write 70h SPI CH3 Control Register Read/Write 71h SPI CH3 Status Register Read/Write 72h SPI CH3 System Control 1 Register Read/Write 73h SPI CH3 System Control 2 Register Read/Write 74h SPI CH3 Transmit Buffer Register Write Only 75h SPI CH3 Recieve Buffer Register Read Only 76h~77h Unassigned - 78h SPI CH4 Control Register Read/Write 79h SPI CH4 Status Register Read/Write 7Ah SPI CH4 System Control 1 Register Read/Write 7Bh SPI CH4 System Control 2 Register Read/Write 7Ch SPI CH4 Transmit Buffer Register Write Only 7Dh SPI CH4 Recieve Buffer Register Read Only 7Eh Unassigned - 7Fh Chip Version Register Read Only 20

21 6-2. レジスタ詳細 [ 注意事項 ] 1. 未使用ビット ( - ) は レジスタを実装していませんので 書き込み値は 無効となり 読み出し値 は 不定となります Common Configuration 1 Register Address: 00h Read/Write Register Bit Name (W) Name (R) SoftReset UART CH1 UART CH2 UART CH3 UART CH4 UART CH5 - - UART CH1 UART CH2 UART CH3 UART CH4 UART CH5 - Initial UART CH5 RTS/CTS EN UART CH5 RTS/CTS EN 本レジスタは マルチプレクスされた端子のコンフィグレーションを行うために使用するレジスタに なります 本レジスタで使用する機能の設定を行って下さい SoftReset: UART CH1: UART CH2: UART CH3: UART CH4: UART CH5: 全てのレジスタ及び端子を初期状態に戻すビットになります 1: 初期化します 0: 何もしません本ビットを読み出した際は 常に 0 が読み出されます UART CH1 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 UART CH2 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 UART CH3 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 UART CH4 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 UART CH5 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 UART CH5 RTS/CTS EN: UART CH5 のフロー制御端子 RTS/CTS を有効にするかどうかを選択する ビットになります 1: 有効 0: 無効 21

22 [ 注意事項 ] 1. 各機能が動作中に有効から無効に設定変更した場合は その入出力に関して保証しません 2. 各機能が無効時に割り込みが発生しても その割り込み要因をクリアする事が出来ません 従って 各機能を有効から無効に設定変更する場合は 必ずその前にその機能の割り込みを全てマスクして下さい 3. 各機能のイネーブルビットを 有効 無効 に設定変更 ( ディセーブル ) しても 各機能のレジスタの値は リセットされず 最後の状態を保持しています 4. UART CH5 が 無効 の設定の場合は UART CH5 RTS/CTS EN ビットを有効とする事は出来ません 5. 各機能が有効時のみ関連レジスタへの書き込み 読み出しが可能となります 各機能が無効時は 関連レジスタへのアクセスは無効となります 22

23 Common Configuration 2 Register Address: 01h Read/Write Register Bit Name (R/W) SPI CH1 SPI CH2 SPI CH3 SPI CH Initial 本レジスタは マルチプレクスされた端子のコンフィグレーションを行うために使用するレジスタに なります 本レジスタで使用する機能の設定を行って下さい SPI CH1: SPI CH2: SPI CH3: SPI CH4: SPI CH1 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 SPI CH2 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 SPI CH3 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 SPI CH4 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 [ 注意事項 ] 1. 各機能が動作中に有効から無効に設定変更した場合は その入出力に関して保証しません 2. 各機能が無効時に割り込みが発生しても その割り込み要因をクリアする事が出来ません 従って 各機能を有効から無効に設定変更する場合は 必ずその前にその機能の割り込みを全てマスクして下さい 3. 各機能のイネーブルビットを 有効 無効 に設定変更 ( ディセーブル ) しても 各機能のレジスタの値は リセットされず 最後の状態を保持しています 4. 各機能が有効時のみ関連レジスタへの書き込み 読み出しが可能となります 各機能が無効時は 関連レジスタへのアクセスは無効となります 23

24 Common Configuration 3 Register Address: 02h Read/Write Register Bit Name (R/W) PWM CH1 PWM CH2 Pulse Counter CH1 Pulse Counter CH2 I 2 C CH1 I 2 C CH2 - - Initial 本レジスタは マルチプレクスされた端子のコンフィグレーションを行うために使用するレジスタに なります 本レジスタで使用する機能の設定を行って下さい PWM CH1: PWM CH2: Pulse Counter CH1: Pulse Counter CH2: I 2 C CH1: I 2 C CH2: PWM CH1 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 PWM CH2 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 Pulse Counter CH1 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 Pulse Counter CH2 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 I 2 C CH1 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 I 2 C CH2 を有効にするかどうかを選択するビットになります 1: 有効 0: 無効 [ 注意事項 ] 1. 各機能が動作中に有効から無効に設定変更した場合は その入出力に関して保証しません 2. 各機能が無効時に割り込みが発生しても その割り込み要因をクリアする事が出来ません 従って 各機能を有効から無効に設定変更する場合は 必ずその前にその機能の割り込みを全てマスクして下さい 3. 各機能のイネーブルビットを 有効 無効 に設定変更 ( ディセーブル ) しても 各機能のレジスタの値は リセットされず 最後の状態を保持しています 4. 各機能が有効時のみ関連レジスタへの書き込み 読み出しが可能となります 各機能が無効時は 関連レジスタへのアクセスは無効となります 24

25 GPIO Port 1 Configuration Register Address: 03h Read/Write Register Bit Name (R/W) GPIO P1 GPIO P2 GPIO P3 GPIO P4 GPIO P5 GPIO P6 GPIO P7 GPIO P8 Initial 本レジスタは GPIO Port1~8 入出力の設定を行うレジスタになります GPIO P1: GPIO P2: GPIO P3: GPIO P4: GPIO P5: GPIO P6: GPIO P7: GPIO P8: GPIO ポート 1 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 2 の入出力設定を行うビットになります 1: 出力ポート 0 入力ポート GPIO ポート 3 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 4 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 5 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 6 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 7 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 8 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート [ 注意事項 ] 1. Common Configuration Register と GPIO Port Configuration Register の設定では Common Configuration Register の設定が優先されます 25

26 GPIO Port 2 Configuration Register Address: 04h Read/Write Register Bit Name (R/W) GPIO P9 GPIO P10 GPIO P11 GPIO P12 GPIO P13 GPIO P14 GPIO P15 GPIO P16 Initial 本レジスタは GPIO Port9~16 入出力の設定を行うレジスタになります GPIO P9: GPIO P10: GPIO P11: GPIO P12: GPIO P13: GPIO P14: GPIO P15: GPIO P16: GPIO ポート 9 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 10 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 11 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 12 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 13 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 14 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 15 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 16 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート [ 注意事項 ] 1. Common Configuration Register と GPIO Port Configuration Register の設定では Common Configuration Register の設定が優先されます 26

27 GPIO Port 3 Configuration Register Address: 05h Read/Write Register Bit Name (R/W) GPIO P17 GPIO P18 GPIO P19 GPIO P20 GPIO P21 GPIO P22 GPIO P23 GPIO P24 Initial 本レジスタは GPIO Port17~24 入出力の設定を行うレジスタになります GPIO P17: GPIO P18: GPIO P19: GPIO P20: GPIO P21: GPIO P22: GPIO P23: GPIO P24: GPIO ポート 17 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 18 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 19 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 20 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 21 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 22 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 23 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 24 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート [ 注意事項 ] 1. Common Configuration Register と GPIO Port Configuration Register の設定では Common Configuration Register の設定が優先されます 27

28 GPIO Port 4 Configuration Register Address: 06h Read/Write Register Bit Name (R/W) GPIO P25 GPIO P26 GPIO P27 GPIO P28 GPIO P29 GPIO P30 GPIO P31 GPIO P32 Initial 本レジスタは GPIO Port25~32 入出力の設定を行うレジスタになります GPIO P25: GPIO P26: GPIO P27: GPIO P28: GPIO P29: GPIO P30: GPIO P31: GPIO P32: GPIO ポート 25 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 26 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 27 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 28 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 29 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 30 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 31 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 32 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート [ 注意事項 ] 1. Common Configuration Register と GPIO Port Configuration Register の設定では Common Configuration Register の設定が優先されます 28

29 GPIO Port 5 Configuration Register Address: 07h Read/Write Register Bit Name (R/W) GPIO P33 GPIO P34 GPIO P35 GPIO P Initial 本レジスタは GPIO Port32~35 入出力の設定を行うレジスタになります GPIO P33: GPIO P34: GPIO P35: GPIO P36: GPIO ポート 33 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 34 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 35 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート GPIO ポート 36 の入出力設定を行うビットになります 1: 出力ポート 0: 入力ポート [ 注 ] 1. Common Configuration Register と GPIO Port Configuration Register の設定では Common Configuration Register の設定が優先されます 29

30 Interrupt Factor Status 1 Register Address: 08h Read Only Register Bit Name (R) - UART CH1 UART CH2 UART CH3 UART CH4 UART CH5 - - Initial 本レジスタは 割り込み要因を示すレジスタになります 本レジスタで各機能の割り込みを確認し 割り込みの詳細に関しては 各機能のレジスタを参照して下さい 尚 各機能の割り込み許可レジスタでマスクされた割り込みに関しては 本レジスタには反映されません UART CH1: UART CH2: UART CH3: UART CH4: UART CH5: UART CH1 Interrupt Identifier Register に割り込みがセットされたかどうかを示すビットになります 1: 割り込み発生 0: 割り込み未発生 UART CH2 Interrupt Identifier Register に割り込みがセットされたかどうかを示すビットになります 1: 割り込み発生 0: 割り込み未発生 UART CH3 Interrupt Identifier Register に割り込みがセットされたかどうかを示すビットになります 1: 割り込み発生 0: 割り込み未発生 UART CH4 Interrupt Identifier Register に割り込みがセットされたかどうかを示すビットになります 1: 割り込み発生 0: 割り込み未発生 UART CH5 Interrupt Identifier Register に割り込みがセットされたかどうかを示すビットになります 1: 割り込み発生 0: 割り込み未発生 30

31 Interrupt Factor Status 2 Register Address: 09h Read Only Register Bit Name (R) SPI CH1 SPI CH2 SPI CH3 SPI CH Initial 本レジスタは 割り込み要因を示すレジスタになります 本レジスタで各機能の割り込みを確認し 割り込みの詳細に関しては 各機能のレジスタを参照して下さい 尚 各機能の割り込み許可レジスタでマスクされた割り込みに関しては 本レジスタには反映されません SPI CH1: SPI CH1 Status Register に割り込みがセットされたかどうかを示すビットにな ります 1: 割り込み発生 0: 割り込み未発生 SPI CH2: SPI CH2 Status Register に割り込みがセットされたかどうかを示すビットにな ります 1: 割り込み発生 0: 割り込み未発生 SPI CH3: SPI CH3 Status Register に割り込みがセットされたかどうかを示すビットにな ります 1: 割り込み発生 0: 割り込み未発生 SPI CH4: SPI CH4 Status Register に割り込みがセットされたかどうかを示すビットにな ります 1: 割り込み発生 0: 割り込み未発生 31

32 Interrupt Factor Status 3 Register Address: 0Ah Read Only Register Bit Name (R) PWM CH1 PWM CH2 Pulse Counter CH1 Pulse Counter CH2 I 2 C CH1 I 2 C CH2 - - Initial 本レジスタは 割り込み要因を示すレジスタになります 本レジスタで各機能の割り込みを確認し 割り込みの詳細に関しては 各機能のレジスタを参照して下さい 尚 各機能の割り込み許可レジスタでマスクされた割り込みに関しては 本レジスタには反映されません PWM CH1: PWM CH1 Interrupt Status Register に割り込みがセットされたかどうかを示す ビットになります 1: 割り込み発生 0: 割り込み未発生 PWM CH2: PWM CH2 Interrupt Status Register に割り込みがセットされたかどうかを示す ビットになります 1: 割り込み発生 0: 割り込み未発生 Pulse Counter CH1: Pulse Counter CH1 Interrupt Status Register に割り込みがセットされたかどう かを示すビットになります 1: 割り込み発生 0: 割り込み未発生 Pulse Counter CH2: Pulse Counter CH2 Interrupt Status Register に割り込みがセットされたかどう かを示すビットになります 1: 割り込み発生 0: 割り込み未発生 I 2 C CH1: I 2 C CH1 Interrupt Status Register に割り込みがセットされたかどうかを示すビ ットになります 1: 割り込み発生 0: 割り込み未発生 I 2 C CH2: I 2 C CH2 Interrupt Status Register に割り込みがセットされたかどうかを示すビ ットになります 1: 割り込み発生 0: 割り込み未発生 32

33 GPIO Port 1 Input/Output Data Register (P1-P8) Address: 0Bh Read/Write Register Bit Name (R/W) P1 P2 P3 P4 P5 P6 P7 P8 Initial GPIO Port 2 Input/Output Data Register (P9-P16) Address: 0Ch Read/Write Register Bit Name (R/W) P9 P10 P11 P12 P13 P14 P15 P16 Initial GPIO Port 3 Input/Output Data Register (P17-P24) Address: 0Dh Read/Write Register Bit Name (R/W) P17 P18 P19 P20 P21 P22 P23 P24 Initial GPIO Port 4 Input/Output Data Register (P25-P32) Address: 0Eh Read/Write Register Bit Name (R/W) P25 P26 P27 P28 P29 P30 P31 P32 Initial GPIO Port 5 Input/Output Data Register (P33-P36) Address: 0Fh Read/Write Register Bit Name (R/W) P33 P34 P35 P Initial 本レジスタは GPIO Port 1/2/3/4/5 の入出力データの設定を行うレジスタになります GPIO Port Input/Output Data Register は GPIO Port の入出力データ用として使用します 全ての GPIO Port は GPIO Port Configuration Register の設定により 入力 / 出力の設定を行います GPIO Port は 他の機能とのマルチプレクスされたポートになっていますので 他の機能を使用しな いビットのみ GIPO として使用出来ます 33

34 I 2 C Clock Control Register Address: 10h Read/Write Register Bit Name (R/W) I 2 C CLK [2:0] Initial I 2 C CLK[2:0]: I 2 C 用内部動作クロックを設定するビットになります この内部動作クロックが 16MHz 以下になる様に設定して下さい I 2 C 内部動作クロック = 外部入力クロック /( I 2 C CLK[2:0]+1) I 2 C CLK [2] I 2 C CLK [1] I 2 C CLK [0] 分周 設定禁止 分周 分周 分周 分周 分周 分周 分周 [ 注意事項 ] 1. 全ての I 2 C チャネルが動作していない時のみ変更可能です 動作中に変更した場合は 動作保証 出来ません 34

35 I 2 C Control Register Address: 11h, 16h Read/Write Register Bit Name (R/W) STOP I 2 C DIV[1:0] Initial 本レジスタは 各チャネルの I 2 C 転送を行う際の制御レジスタになります STOP: 本ビットを 1 にセットした場合 該当するチャネルの状態に関わらず 該当す るチャネルの通信を強制的に停止させます 1: 強制ストップ 0: 何もしない I 2 C DIV[1:0]: I 2 C CLK[2:0] ビットにて設定された分周クロックに対する分周比を設定するビ ットになります 本ビットで設定された分周クロックが シリアルクロックと なります I 2 C DIV[1] I 2 C DIV[0] 分周比 * 分周 分周 分周 分周 SCL 端子周波数 = 外部入力クロック /((I 2 C CLK[2:0]+1) (I 2 C DIV[1:0] で設定される分周比 *1)) [ 注意事項 ] 1. 該当するモジュールの動作中に I 2 C DIV[1:0] ビットを変更した場合は 動作保証出来ません 2. SCL 端子周波数が 400kHz 以下となるように設定する必要があります 35

36 I 2 C Command Register Address: 12h, 17h Read/Write Register Bit Name (R/W) START Condition Data Send - - Data Receive ACK Send NACK Send STOP Condition Initial 本レジスタは 各チャネルの I 2 C 転送を行う際のコマンドを設定するレジスタになります START Condition: 該当するチャネルの I 2 C 転送の Start Condition を送信するかどうかを要求する ビットになります 1: 送信要求 0: 要求しない Data Send: 該当するチャネルの I 2 C 転送のデータ送信を開始するかどうかを要求するビッ トになります 1: 送信開始要求 0: 要求しない Data Receive: 該当するチャネルの I 2 C 転送のデータ受信を開始するかどうかを要求するビッ トになります 1: 受信開始要求 0: 要求しない ACK Send: 該当するチャネルの I 2 C 転送の ACK を送信するかどうかを要求するビットにな ります 1: ACK 送信要求 0: 要求しない NACK Send: 該当するチャネルの I 2 C 転送の NACK を送信するかどうかを要求するビットに なります 1: NACK 送信要求 0: 要求しない STOP Condition: 該当するチャネルの I 2 C 転送の Stop Condition を送信するかどうかを要求する ビットになります 1: 送信要求 0: 要求しない [ 注意事項 ] 1. 本レジスタのビットをセットする事により 該当する動作を開始します I 2 C の動作中に本レジスタに対する書き込みは出来ません 2. 本レジスタにデータを書き込むと書き込んだ値に関係なく I 2 C Interrupt Status Register の全てのビットがクリアされます 36

37 I 2 C Interrupt Enable Register Address: 13h, 18h Read/Write Register Bit Name (R/W) START Condition Data Send ACK/NACK Receive - Data Receive ACK Send NACK send STOP Condition Initial 本レジスタは 各チャネルの I 2 C 転送をする際に割り込みを許可するかどうかを設定するレジスタに なります START Condition: 該当するチャネルの I 2 C 転送の Start Condition の終了通知を許可するかどうか を設定するビットになります 1: 割り込み許可 0: 割り込みマスク Data Send: 該当するチャネルの I 2 C 転送のデータ送信の終了通知を許可するかどうかを設 定するビットになります 1: 割り込み許可 0: 割り込みマスク ACK/NACK Receive: 該当するチャネルの I 2 C 転送の ACK/NACK 受信の終了通知を許可するかどうか を設定するビットになります 1: 割り込み許可 0: 割り込みマスク Data Receive: 該当するチャネルの I 2 C 転送のデータ受信の終了通知を許可するかどうかを設 定するビットになります 1: 割り込み許可 0: 割り込みマスク ACK Send: 該当するチャネルの I 2 C 転送の ACK 送信の終了通知を許可するかどうかを設定 するビットになります 1: 割り込み許可 0: 割り込みマスク NACK Send: 該当するチャネルの I 2 C 転送の NACK 送信の終了通知を許可するかどうかを設 定するビットになります 1: 割り込み許可 0: 割り込みマスク STOP Condition: 該当するチャネルの I 2 C 転送の Stop Condition の終了通知を許可するかどうか を設定するビットになります 1: 割り込み許可 0: 割り込みマスク [ 注意事項 ] 1. 本レジスタの該当するチャネルのビットを 1 に設定する事により I 2 C Interrupt Status Register の各ビットの割り込み信号がイネーブルになり 該当するビットが 1 の場合は Interrupt Factor Status 3 Register の I 2 C CH1/CH2 ビットがセットされ XINT 信号がアサート ( Low ) されます 2. 本レジスタでマスクした割り込みに該当する I 2 C Interrupt Status Register のビットのセットに影響する事はありませんが Interrupt Factor Status 3 Register の I 2 C CH1/CH2 ビットに対してマスクされ 反映されません 37

38 I 2 C Interrupt Status Register Address: 14h, 19h Read/Write Register Bit Name (W) INT Clear INT Clear INT Clear INT Clear INT Clear INT Clear INT Clear INT Clear Name (R) START Condition Data Send ACK Receive NACK Receive Data Receive ACK Send NACK Send STOP Condition Initial 本レジスタは 各チャネルの I 2 C 転送の際に発生した割り込み要因を示すレジスタになります START Condition: 該当するチャネルの I 2 C 転送の Start Condition の送信が終了したかどうかを示 すビットになります 1: 送信終了 0: 送信未終了 Data Send: 該当するチャネルの I 2 C 転送のデータ送信 (I 2 C Send Data Register から送信バ ッファへの転送終了 ) が終了したかどうかを示すビットになります 1: 送信終了 0: 送信未終了 ACK Receive: 該当するチャネルの I 2 C 転送の ACK 受信が終了したかどうかを示すビットにな ります 1: 受信終了 0: 受信未終了 NACK Receive: 該当するチャネルの I 2 C 転送の NACK 受信が終了したかどうかを示すビットに なります 1: 受信終了 0: 受信未終了 Data Receive: 該当するチャネルの I 2 C 転送のデータ受信 ( 受信バッファから I 2 C Receive Data Register への転送終了 ) が終了したかどうかを示すビットになります 1: 受信終了 0: 受信未終了 ACK Send: 該当するチャネルの I 2 C 転送の ACK 送信が終了したかどうかを示すビットにな ります 1: 送信終了 0: 送信未終了 NACK Send: 該当するチャネルの I 2 C 転送の NACK 送信が終了したかどうかを示すビットに なります 1: 送信終了 0: 送信未終了 STOP Condition: 該当するチャネルの I 2 C 転送の Stop Condition の送信が終了したかどうかを示 すビットになります 1: 送信終了 0: 送信未終了 38

39 [ 注意事項 ] 1. 割り込み要因は 該当するビットに 1 を書き込む事でクリア出来ます 尚 I 2 C Command Register に書き込んだ場合は 書き込んだ値に関係なく 全ての割り込み要因がクリアされます 2. 本レジスタの各ビットに該当する割り込みが I 2 C Interrupt Enable Register でマスクされていた場合でも各処理が終了しますと 本レジスタの該当するビットがセットされます 3. 本レジスタの初期値は Common Configuration 3 Register の該当する I 2 C CH1/CH2 ビットが 1 に設定された時に読み出される値になります 39

40 I 2 C Send/Receive Data Register Address: 15h, 1Ah Read/Write Register Bit Name (W) Name (R) Send Data[7:0] Receive Data[7:0] Initial 本レジスタは スレーブデバイスとデータのやり取りする際に使用するレジスタになります Send Data[7:0]: スレーブデバイスに対して アドレス データを送信する際に使用するビット になります Receive Data[7:0]: スレーブデバイスからデータを受信する際に使用するビットになります [ 注意事項 ] 1. 該当するモジュールの動作中に本レジスタに対する書き込み または読み出しを行った場合は 動作保証出来ません コマンド実施前 または実施したコマンドの送信終了を確認した上で書き込み 読み出しを行って下さい 40

41 UART Reciever Buffer Register (DLAB=0) Address: 20h, 28h, 30h, 38h, 40h Read Only Register Bit Name (R) Receive Data[7:0] Initial 本レジスタは 各チャネルの UART 転送を行う際のデータのやり取りに使用するレジスタになります 本レジスタは UART Line Control Register の DLAB ビットが 0 の場合のみアクセス可能です Receive Data[7:0]: UART 転送のデータを受信する際に使用するビットになります 受信 FIFO がエンプティの場合は 不定となります 受信 FIFO がエンプティ状態で本レジスタに対する読み出しを行った場合 動作保証出来ません [ 注意事項 ] 1. bit0 が LSB ビットになります 受信される最初のビットです UART Transmitter Holding Register (DLAB=0) Address: 20h, 28h, 30h, 38h, 40h Write Only Register Bit Name Transmit Data[7:0] (W) 本レジスタは 各チャネルの UART 転送を行う際のデータのやり取りに使用するレジスタになります 本レジスタは UART Line Control Register の DLAB ビットが 0 の場合のみアクセス可能です Transmit Data[7:0]: UART 転送のデータを送信する際に使用するビットになります 送信 FIFO がフル状態で本レジスタに対する書き込みを行った場合 動作保証出 来ません [ 注 ] 1. bit0 が LSB ビットになります 送信される最初のビットです 41

42 UART Interrupt Enable Register (DLAB=0) Address: 21h, 29h, 31h, 39h, 41h Read/Write Register Bit Name (R/W) EDSSI ELSI ETBEI ERBI Initial 本レジスタは 各チャネルの UART に対応する割り込みの有効 無効を設定するレジスタになります 本レジスタは UART Line Control Register の DLAB ビットが 0 の場合のみアクセス可能です EDSSI: モデム状態割り込みイネーブル モデム状態割り込みを許可するかどうかを設定するビットになります 1: 割り込み許可 0: 割り込みマスク ELSI: 受信回線状態割り込みイネーブル 受信回線状態割り込みを許可するかどうかを設定するビットになります 1: 割り込み許可 0: 割り込みマスク ETBEI: 送信 FIFO エンプティ割り込みイネーブル 送信 FIFO Empty 割り込みを許可するかどうかを設定するビットになります 1: 割り込み許可 0: 割り込みマスク ERBI: 受信データ有効割り込み / 受信タイムアウト割り込みイネーブル 受信データ有効割り込みを許可するかどうかを設定するビットになります 1: 割り込み許可 0: 割り込みマスク 42

43 UART Interrupt Identifier Register Address: 22h, 2Ah, 32h, 3Ah, 42h Read Only Register Bit Name (R) Interrupt Identifier[3:0] Initial 本レジスタは 各チャネルの UART に対応する割り込み識別を表示するレジスタになります Interrupt Identifier[3:0]: 割り込み識別状態検出後 割り込み要因がセットされ UART Interrupt Enable Register の対応するビットが '1' の場合は 本レジスタに割り込み種別がセットされます 割り込みには優先順位があり 同時に複数の割り込みが発生した場合は 優先順位の高いものから順に本レジスタにセットされます また Interrupt Factor Status 1 Register の対応するチャンネルの UART CH1/CH2/CH3/CH4/CH5 ビットに割り込み表示が行われます Interrupt Identifier[3:0] 優先 順位 割り込み種類 割り込み要因 セット条件 割り込み要因 リセット条件 UART Interrupt Enable Register 割り込み無し無し無し - ブレーク割り込み (BI) 受信回線状態割り込み フレーミングエラー (FE) パリティエラー (PE) UART Line Status Register をリード ELSI bit オーバーランエラー (OE) 受信データ有効割り込み 受信キャラクタ数がトリガ レベル (Receive Trigger) 以上の場合 受信キャラクタ数がトリガ レベル (Receive Trigger) 未満 ERBI bit 受信 FIFO 内にデータが残 受信タイムアウト割り込み っている状態で FIFO に対してリード ライトが 4 キャラクタ受信期間発生しな UART Receiver Buffer Register をリード ERBI bit い場合 送信 FIFO エンプティ割り込み UART Transmitter Holding Register エンプティ (THRE) 送信 FIFO がエンプティの場合 当該割り込み ( 送信 FIFO エンプティ割り込み ) による UART Interrupt Identifier Register のリードまたは 送信レジスタへのライト ETBEI bit モデム状態割り込み モデム状態端子 CTS 端子が変化した場合 ( 子が変化し UART Modem Status Register をリード EDSSI bit [ 注意事項 ] 1. 受信タイムアウト割り込み要因セット条件に記載しています FIFO に対してリード ライトが 4 キャラクタ受信期間発生しない場合 の リード とは CPU による UART Reciever Buffer Register の読み出しを行う を意味しており ライト とは 受信 FIFO が新しいデータを受信し 受信 FIFO への書き込みが発生する を意味しています 43

44 UART FIFO Control Register Address: 22h, 2Ah, 32h, 3Ah, 42h Write Only Register Bit Name (W) Reciever Trigger[1:0] TX FIFO Reset RX FIFO Reset FIFO EN Initial 本レジスタは 各チャネルの UART に対応する FIFO 制御レジスタになります 本レジスタへの書き 込みは FIFO EN ビットが 1 の場合のみ有効です Reciever Trigger[1:0]: 受信トリガを設定するビットになります 受信トリガ レベルと受信 FIFO に格納されたキャラクタ数によって 受信データの有効割り込みを制御しています レジスタ設定値と受信トリガ レベルの対応は下表の通りです 受信 FIFO に格納されたキャラクタ数が レジスタで設定されたトリガ レベルの設定値以上になった時 割り込み許可 (UART Interrupt Enable Register の ERBI ビット = 1 ) の場合 受信データ有効割り込み要因 (UART Interrupt Identifier Register の Interrupt Identifier[3:0] ビット = 0100 ) がセットされます Receiver Trigger[1:0] 受信トリガ レベル TX FIFO Reset: 送信 FIFO をリセットするかどうかを設定するビットになります 1: リセットします 0: リセットしない RX FIFO Reset: 受信 FIFO をリセットするかどうかを設定するビットになります 1: リセットします 0: リセットしない FIFO EN: 本レジスタへの書き込みを許可するかどうかを設定するビットになります 1: 許可します 0: 許可しない 44

45 UART Line Control Register Address: 23h, 2Bh, 33h, 3Bh, 43h Read/Write Register Bit Name (R/W) DLAB Brake Control Stick Parity EPS PEN STB WLS[1:0] Initial 本レジスタは 各チャネルの UART の対応するライン制御レジスタになります DLAB: UART Divisor Latch LSB/MSB Register に対する書き込みを許可するかどうかを設定するビットになります UART Reciever Buffer Register / UART Transmitter Holding Register / UART Interrupt Enable Register に対してアクセスする場合は 0 に設定して下さい 1: 許可します 0: 許可しない Brake Control: ブレーク信号を送信するかどうかを設定するビットになります 本ビットが 1 の間 ブレーク信号 (TxD 端子 = Low ) を送信します 本ビットに 0 を書き込む事で通常の送信に戻ります 1: 許可します 0: 許可しない Stick Parity: スティックパリティとするかどうかを設定するビットになります 本ビットが 1 の場合 偶数パリティ選択 (EPS ビット ) との値の組み合わせで生成するパリティを 0 または 1 に固定します 1: 許可します 0: 許可しない EPS: 偶数パリティとするかどうかを設定するビットになります 1: 偶数パリティとする 0: 奇数パリティとする PEN: パリティ生成 検査を有効とするかどうかを設定するビットになります 本ビットが 1 の場合 送信時のパリティの生成 受信時のパリティのチェックを行います 1: 有効とする 0: 無効とする パリティ有効偶数パリティ選択スティックパリティ (PEN) (EPS) (Stick Parity) 生成パリティ 奇数パリティ 固定 偶数パリティ 固定

46 STB: ストップビット数を設定するビットになります ストップビット数は WLS[1:0] ビットとの組み合わせでストップビット数は異なります WLS: ワード長を設定するビットになります WLS[1:0] ワード長 STB ストップビット数 ( データビット数 ) 0 1bit 5bit 1 1.5bit 0 1bit 6bit 1 2bit 0 1bit 7bit 1 2bit 0 1bit 8bit 1 2bit 46

47 UART Modem Control Register Address: 24h, 2Ch, 34h, 3Ch, 44h Read/Write Register Bit Name (R/W) - - AFE LOOP - - RTS - Initial 本レジスタは 各チャネルの UART に対応するモデム制御レジスタになります AFE: 自動フロー制御を行うかどうかを設定するビットになります 1: 許可します 0: 許可しない LOOP: ループバック制御を行うかどうかを設定するビットになります 本制御時 TxD 端子と RTS 端子は High 固定出力となります 1: 許可します 0: 許可しない RTS: RTS 端子の出力値を設定するビットになります ループバック制御ではない (LOOP ビット = 0 ) 且つ 自動フロー制御でない(AFE ビット = 0 ) 場合のみ端子出力に反映されます 1: Low を出力します 0: High を出力します LOOP Common Configuration 2 Register UART RTS/CTS EN AFE 機能 ループバック制御 RTS/CTS 自動フロー制御 RTS ビットによる RTS 手動制御 CTS 端子は UART Modem Status Register の CTS ビットとΔットとビットへの表示のみに使用されます 入力される CTS は 送信制御に影響しません RTS/CTS 制御無し RTS/CTS 端子は GPIO が有効となります [ 注意事項 ] 1. 自動フロー制御は UART CH5 のみに実装されています AFE/RTS ビットに関しても CH5 の みに実装されており その他の UART チャネルには レジスタの実装はありません 47

48 UART Line Status Register Address: 25h, 2Dh, 35h, 3Dh, 45h Read Only Register Bit Name (R) RX FIFO ERROR TEMT THRE BI FE PE OE DR Initial 本レジスタは 各チャネルの UART に対応する回線状態を確認するためのレジスタになります RX FIFO ERROR: 受信 FIFO エラーが発生したかどうかを示すビットになります エラーが FIFO 内 または本レジスタの BI/FE/PE ビットのどこかにエラーが発生した場合 1 がセットされます 1: エラー発生 0: エラー未発生 TEMT: 送信エンプティが発生したかどうかを示すビットになります 送信 FIFO 及び送信シフトレジスタ内にデータが無い場合 1 がセットされます 1: エンプティ発生 0: エンプティ未発生 THRE: UART Transmitter Holding Register エンプティが発生したかどうかを示すビットになります 送信 FIFO がエンプティの場合 1 がセットされます 1: エンプティ発生 0: エンプティ未発生 BI: ブレーク割り込みが発生したかどうかを示すビットになります 入力データが 1 転送 ( スタートビット+データビット (+パリティビット)+ ストップビット ) 期間以上 Low 固定入力である場合 1 がセットされます 本レジスタに対するリードにて 本ビットはリセットされます 1: 割り込み発生 0: 割り込み未発生 FE: フレーミングエラーが発生したかどうかを示すビットになります 受信データのストップビットが検出されない ストップビットが Low 入力である場合 1 がセットされます 本レジスタに対するリードにて 本ビットはリセットされます 1: エラー発生 0: エラー未発生 PE: パリティエラーが発生したかどうかを示すビットになります 受信データがパリティエラーの場合 1 がセットされます 本レジスタに対するリードにて 本ビットはリセットされます 1: エラー発生 0: エラー未発生 OE: オーバーランエラーが発生したかどうかを示すビットになります 受信 FIFO がフルの状態で新たなデータを受信した場合 1 がセットされます 本レジスタに対するリードにて 本ビットはリセットされます 1: エラー発生 0: エラー未発生 DR: データレディかどうかを示すビットになります 受信 FIFO がエンプティではない場合 1 がセットされます 1: FIFO がエンプティではない 0: FIFO がエンプティ 48

49 UART Modem Status Register Address: 46h Read Only Register Bit Name (R) CTS ΔTSe Initial 本レジスタは UART CH5 のモデムの状態を確認するためのレジスタになります CTS: CTS 端子の入力値の補数 ( 反転値 ) を表示するビットになります 1: Low が入力されている 0: High が入力されている ΔCTS: CTS 端子の変化を検出して表示するビットになります 本レジスタに対する読み出しにて本ビットはリセットされます 1: 変化があった 0: 変化がない [ 注意事項 ] 1. 本レジスタは UART CH5 のみに実装されています その他の UART チャネルには レジスタの 実装はありません 49

50 UART Divisor Latch LSB Register (DLAB=1) Address: 20h, 28h, 30h, 38h, 40h Read/Write Register Bit Name (R/W) Divisor Latch LSB[7:0] Initial 本レジスタは 各チャネルの UART に対応するクロックの分周比を設定するレジスタになります 本レジスタは UART Line Control Register の DLAB ビットが 1' の場合のみアクセス可能です UART Divisor Latch MSB Register (DLAB=1) Address: 21h, 29h, 31h, 39h, 41h Read/Write Register Bit Name (R/W) Divisor Latch MSB[7:0] Initial 本レジスタは 各チャネルの UART に対応するクロックの分周比を設定するレジスタになります 本レジスタは UART Line Control Register の DLAB ビットが 1 の場合のみアクセス可能です Baud Rate Divisor Latch MSB[7:0]/LSB[7:0] ビット 外部入力クロック (XI 端子 or CKIN 端子 ) の関 係は 以下の通りとなります Baud Rate = 外部入力クロック / 16(d) / (Divisor Latch MSB[7:0] : Divisor Latch LSB[7:0]) 外部入力クロック (XI 端子 or CKIN 端子 ) が 48MHz の場合 Baud Rate( 最大 )= 48MHz / 16(d) / 1(d) = 3Mbps Baud Rate( 最小 )= 48MHz / 16(d) / 65,535(d) = 45bps [ 注 ] 1. (Divisor Latch MSB[7:0] : Divisor Latch LSB[7:0]) は 連結して 16bit として扱うことを意味しています 2. UART Divisor Latch MSB/LSB Register に 0x0000 を設定する事は禁止しています 0x0000 を設定した場合の動作保証は出来ません 50

51 Pulse Counter Control Register Address: 48h, 4Dh Read/Write Register Bit Name (R/W) START/ STOP FILTER EN WATCH CYCLE[1:0] Initial 本レジスタは Pulse Counter 入力を制御するレジスタになります START/STOP: 該当するチャネルの Pulse Counter に入力されるパルスをカウント開始するか 停止するかどうかを設定するビットになります 1: カウント開始 0: カウント停止 FILTER EN: 該当するチャネルの Pulse Counter にフィルタを挿入するかどうかを設定するビットになります 本ビットを 1 に設定しますと Pulse Counter に 5 段一致検出のフィルタが挿入されます 1: フィルタ挿入 0: フィルタ未挿入 WATCH CYCLE[1:0]: 該当するチャネルの Pulse Counter に入力されるパルスのエラーを監視する周期を設定するビットになります 00: 設定禁止 01: 200ms 10: 500ms 11: 1s [ 注意事項 ] 1. 該当するモジュールの動作中に FILTER EN ビット, WATCHICYCLE[1:0] ビットを変更した場合は 動作保証出来ません 2. WATCH CYCLE[1:0] ビットは 外部入力クロックを Divide[5:0] ビットで分周した際に 1MHz となった場合 ( 例えば 外部入力クロック :4MHz, Divide[5:0]=000011(4 分周 ) に設定した場合 ) のエラー監視周期になります 51

52 Pulse Counter Clock Divide Ratio Register Address: 49h, 4Eh Read/Write Register Bit Name (R/W) - - Divide[5:0] Initial 本レジスタは 各チャネルの Pulse Counter の動作周波数を設定するレジスタになります Divide[5:0]: 該当するチャネルの Pulse Counter の動作周波数を設定するビットになりますので 外部入力クロックに対する分周比を設定して下さい 本ビットで設定された動作周波数は Pulse Counter Control Register の WATCH CYCLE[1:0] ビットで設定した監視周期に影響しますので 外部入力クロックに対する分周比を約 1MHz になる様に設定して下さい 分周比は 設定値 +1 の分周比になります : 1 分周 : 2 分周 : 3 分周 : 4 分周 : : 47 分周 : 48 分周 ~ : 設定禁止 [ 注意事項 ] 1. 該当するモジュールの動作中に変更した場合は 動作保証出来ません 52

53 Pulse Counter Count Value Register Address: 4Ah, 4Fh Read Only Register Bit Name (R) Count Value[7:0] Initial 本レジスタは 各チャネルの Pulse Counter に入力されたパルスのカウント値が格納されるレジスタに なります Count Value[7:0]: 該当するチャネルの Pulse Counter に入力されたパルスのカウント値が 格納されるビットになります カウント値が 255(d) を超える場合は 255(d) にクリップされます 本レジスタは Pulse Counter Minimum RPM Register と比較する際に内部的に使用されます Pulse Counter Minimum RPM Register Address: 4Bh, 50h Read/Write Register Bit Name (R/W) MIN RPM[7:0] Initial 本レジスタは 各チャネルの Pulse Counter に入力されるパルスのカウントの Minimum 値を設定する レジスタになります MIN RPM[7:0]: 本ビットは 各チャネルの Pulse Counter に入力されるパルスのカウントの Minimum 値を設定するビットになります 本ビットに設定した値と該当するチャネルの Pulse Counter Count Value Register の値を比較し 本ビットに設定した値より Pulse Counter Count Value Register の値が小さくなった場合 該当するチャネルの Pulse Counter Interrupt Status Register の RPM ALARM ビットが 1 にセットされます [ 注意事項 ] 1. 該当するモジュールの動作中に変更した場合は 動作保証出来ません 53

54 Pulse Counter Interrupt Status Register Address: 4Ch, 51h Read/Write Register Bit Name (W) - OVERFLOW EN RPM ALARM EN - - INT Clear INT Clear - Name (R) - OVERFLOW EN RPM ALARM EN - - OVERFLOW RPM ALARM - Initial 本レジスタは 各チャネルの Pulse Counter に入力されたパルスをカウントする際に発生した割り込み 要因を示すレジスタになります OVERFLOW EN: 該当するチャネルの Pulse Counter に入力されたパルスのカウント値がオーバ ーフローした際に 割り込みを許可するかどうかを設定するビットになります 1: 割り込み許可 0: 割り込みマスク RPM ALARM EN: 該当するチャネルの Pulse Counter に入力されるパルスが 監視周期内に Pulse Counter Minimum Register に設定した値より小さかった場合に 割り込みを許可するかどうかを設定するビットになります 1: 割り込み許可 0: 割り込みマスク OVERFLOW: 該当するチャネルの Pulse Counter に入力されたパルスのカウント値がオーバーフローした時に 本ビットが 1 にセットされます 本ビットに 1 を書き込みますと割り込みがクリアされます 1: オーバーフロー発生 0: オーバーフロー未発生 RPM ALARM: 該当するチャネルの Pulse Counter に入力されるパルスが 監視周期内に Pulse Counter Minimum Register に設定した値より小さかった場合に 本ビットが 1 にセットされます 本ビットに 1 を書き込みますと割り込みはクリアされます 1: 設定値以下 0: 設定値超 54

55 PWM Control Register Address: 52h, 56h Read/Write Register Bit Name (W) STOP PERIODIC Interrupt Enable STOP State - Divide[10:8] Name (R) - PERIODIC Interrupt Enable STOP State PWM Status Divide[10:8] Initial 本レジスタは 各チャネルの PWM 生成を行う際の制御レジスタになります また 本レジスタは PWM のステータスビットと PWM の周波数設定ビットとして割り付けてあります STOP: 該当するチャネルの PWM 生成を終了させるかどうかを設定するビットになり ます 1: ストップ ( 周期の終わりでストップ ) 0: ストップ解除 再び送信スタートする場合は PWM Pulse Duty Register を設定する前に 必ず 本ビットに 0 を設定して下さい 本ビットを読み出した際は 常に 0 が読み出 されます PERIODIC: 該当するチャネルの PWM 生成の周期を繰り返すかどうかを設定するビットに なります 1: 繰り返し 0: 1 ショット Interrupt Enable: 該当するチャネルの PWM 生成の際に 割り込みを許可するかどうかを設定す るビットになります 1: 割り込み許可 0: 割り込みマスク STOP State: 該当するチャネルの PWM 生成のストップ時の極性を選択するビットになりま す PWM 停止中に PWM 出力の論理を変化させる事が出来ます 1: High 0: Low PWM Status: 該当するチャネルの PWM 生成の状態を示すビットになります 1: 動作中 0: 停止 本ビットのみ Read Only のビットになります Divide[10:8]: 該当するチャネルの PWM の周波数を設定する上位 3 ビットになります 外部 入力クロックに対する分周比を Divide[7:0] ビットと共に設定して下さい 設定 値に関しては PWM Clock Divide Ratio Register にて記述します [ 注意事項 ] 1. 該当するモジュールの動作中に PERIODIC ビット, STOP State ビット, Divide[10:8] ビットを変更した場合は 動作保証出来ません 2. 本レジスタの Interrupt Enable ビットで該当するチャネルの PWM INT をマスク出来ますが PWM Interrupt Status Register の該当するビットのセットには影響せず Interrupt Factor Status 3 Register の該当するビットに割り込み要因が反映されなくなります 55

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