MAX IIデバイスのIEEE (JTAG)バウンダリ・スキャン・テスト

Size: px
Start display at page:

Download "MAX IIデバイスのIEEE (JTAG)バウンダリ・スキャン・テスト"

Transcription

1 3. MAX II IEEE 49. JTAG MII54-.6 PCB PCB Bed-of-nails PCB 98 Joint Test Action Group JTAG IEEE Std. 49. BST PCB BST 3 3. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin Signal Serial Data Out Core Logic Core Logic Interconnection to Be Tested JTAG Device JTAG Device 2 Altera Corporation Preliminary

2 IEEE Std. 49. BST MAX II IEEE Std. 49. BST 3 2 IEEE Std. 49. BST 3 5 IEEE Std IEEE Std. 49. BST 3 9 JTAG I/O 3 2 BST 3 2 IEEE Std. 49. BST 3 2 IEEE Std BSDL MAX II BST IEEE Std. 49. MAX II IEEE Std. 49. Test Access Port TAP IEEE 532 IEEE Std.49. BST IEEE Std. 49. BST IEEE Std. 49. BST MAX II TDI TDO TMS TCK 3 MAX II TRST 3. IEEE Std. 49. / TDI () TCK TDO TCK TMS () TAP TCK TCK TMS TMS TCK 3 2 Altera Corporation MAX II 27 2

3 MAX II IEEE 49. JTAG 3. IEEE Std. 49. / TCK (2) BST 3 : () TDI TMS (2) TCK IEEE Std. 49. BST TDI TDO Altera Corporation mamax II

4 IEEE Std. 49. BST 3 2 IEEE Std IEEE Std. 49. Instruction Register TDI UPDATEIR CLOCKIR SHIFTIR TDO TMS TCK TAP Controller UPDATEDR CLOCKDR SHIFTDR Instruction Decode Data Registers Bypass Register Boundary-Scan Register () a Device ID Register ISP Registers 3 2 : () MAX II MAX II JTAG IEEE Std IEEE Std. 49. BST TAP TMS TCK TAP TDI TDO TDI 3 4 Altera Corporation MAX II 27 2

5 MAX II IEEE 49. JTAG IEEE Std. 49. TDI TDO MAX II I/O 3 MAX II MAX II JTAG 3 3 IEEE Std Internal Logic Each peripheral element is either an I/O pin, dedicated input pin, or dedicated configuration pin. TAP Controller TDI TMS TCK TDO MAX II I/O 4 JTAG MAXII I/O BSC 3 BSC OUTJ OEJ Altera Corporation mamax II

6 IEEE Std. 49. PIN_OUT PIN_OE IEEE Std. 49. BST SHIFT CLOCK UPDATE TAP MODE SDISDO TDI TDO 3 4 MAX II I/O 3 4. IEEE Std. 49. BST MAX II I/O BSC SDO INJ PIN_IN Input From or To Device I/O Cell Circuitry And/Or Logic Core OEJ OE OE PIN_OE OUTJ PIN_OUT Buffer Pin SHIFT CLOCK UPDATE HIGHZ MODE Global Signals SDI Capture Registers Update Registers 3 6 Altera Corporation MAX II 27 2

7 MAX II IEEE 49. JTAG 3 2 MAX II 3 2. MAX II () OE OE I/O OUTJ OEJ PIN_IN PIN_OUT PIN_OE 3 2 : () TDI TDO TMS TCK VCC GND JTAG MAX II JTA TDI TDO TMS TCK VCCINT VCCIO GNDINT GNDIO IEEE Std. 49. BST MAX II IEEE Std. 49. BST SAMPLE/PRELOAD EXTEST BYPASS IDCODE USERCODE CLAMP HIGHZ BST BST MAX II JTAG IEEE Std. 49. TAP TCK 6 TMS IEEE Std TAP Altera Corporation mamax II

8 IEEE Std. 49. BST 3 5. IEEE Std. 49. TAP TMS = TEST_LOGIC/ RESET TMS = SELECT_DR_SCAN TMS = SELECT_IR_SCAN TMS = RUN_TEST/ IDLE TMS = TMS = TMS = TMS = TMS = CAPTURE_DR TMS = CAPTURE_IR TMS = TMS = SHIFT_DR TMS = SHIFT_IR TMS = TMS = TMS = EXIT_DR TMS = TMS = EXIT_IR TMS = TMS = PAUSE_DR TMS = PAUSE_IR TMS = TMS = TMS = TMS = EXIT2_DR TMS = EXIT2_IR TMS = TMS = TMS = UPDATE_DR TMS = UPDATE_IR TMS = TMS = 3 8 Altera Corporation MAX II 27 2

9 MAX II IEEE 49. JTAG TAP TEST_LOGIC/RESET BST IDCODE TAP TEST_LOGIC/ RESET TAP 5 TCK TMS High TEST_LOGIC/RESET TEST_LOGIC/ RESET TAP TCK TMS High 3 6 IEEE Std IEEE Std. 49. () TMS TDI t JCP tjpsu t JPH t JCH t JCL TCK TDO t JPZX t JPCO t JPXZ Signal to Be Captured Signal to Be Driven t JSSU t JSH t JSZX t JSCO t JSXZ 3 6 : () MAX II DC IEEE Std. 49. TAP SHIFT_IR TDI 3 7 TCK TMS TDI TDO TAP RESET TMS TAP SHIFT_IR Altera Corporation mamax II

10 IEEE Std. 49. BST 3 7. TCK TMS TDI TDO TAP_STATE RUN_TEST/IDLE SELECT_IR_SCAN SELECT_DR_SCAN TEST_LOGIC/RESET CAPTURE_IR SHIFT_IR EXIT_IR TDOSHIFT_IR SHIFT_DR TDO TCK TCK SHIFT_IR TDO TCK TDO SHIFT_IR TAP TMS Low SHIFT_IR SHIFT_IR TCK TDI EXIT_IR EXIT_IR TMS High EXIT_IR TDO TDO SHIFT_IR SHIFT_DR TAP SAMPLE/PRELOAD EXTEST BYPASS 3 MAX II TDI TMS TCK JTAG BST ISPTAP TMS High kω 3 Altera Corporation MAX II 27 2

11 MAX II IEEE 49. JTAG TCK Low kω TDI MAX II MAX II SAMPLE/PRELOAD SAMPLE/PRELOAD EXTEST 3 8 SAMPLE/PRELOAD Altera Corporation mamax II

12 IEEE Std. 49. BST 3 8. IEEE Std. 49. BST SAMPLE/PRELOAD SDO INJ PIN_IN Input OEJ OE OE PIN_OE OUTJ PIN_OUT Buffer Pin SHIFT CLOCK UPDATE HIGHZ MODE Global Signals SDI Capture Registers Update Registers (Capture Phase) SDO INJ PIN_IN Input OEJ OE OE PIN_OE OUTJ PIN_OUT Buffer Pin SHIFT CLOCK UPDATE HIGHZ MODE Global Signals SDI Capture Registers Update Registers (Shift and Update Phase) 3 2 Altera Corporation MAX II 27 2

13 MAX II IEEE 49. JTAG TDO TDI EXTEST 3 4 EXTEST 3 9 SAMPLE/PRELOAD SAMPLE/PRELOAD TDI TAP CAPTURE_DR SHIFT_DR TMS Low TDO TDI TDO 3 9 TDI TDO TMS 2 TCK High TAP UPDATE_DR DEV_OE OE SAMPLE/PRELOAD I/O Altera Corporation mamax II

14 IEEE Std. 49. BST 3 9. SAMPLE/PRELOAD TCK TMS TDI TDO SHIFT_IR SHIFT_DR TAP_STATE Instruction Code EXIT_IR SELECT_DR_SCAN UPDATE_IR CAPTURE_DR Data stored in boundary-scan register is shifted out of TDO. After boundry-scan register data has been shifted out, data entered into TDI will shift out of TDO. EXIT_DR UPDATE_DR EXTEST EXTEST SAMPLE/PRELOAD EXTEST High Low 3 EXTEST 3 4 Altera Corporation MAX II 27 2

15 MAX II IEEE 49. JTAG 3. IEEE Std. 49. BST EXTEST SDO INJ PIN_IN Input OEJ OE OE PIN_OE OUTJ PIN_OUT Buffer Pin SHIFT CLOCK UPDATE HIGHZ MODE Global Signals SDI Capture Registers Update Registers SDO (Capture Phase) INJ PIN_IN Input OEJ OE OE PIN_OE OUTJ PIN_OUT Buffer Pin SHIFT CLOCK UPDATE HIGHZ MODE Global Signals SDI Capture Registers Update Registers (Shift and Update Phase) Altera Corporation mamax II

16 IEEE Std. 49. BST EXTEST SAMPLE/PRELOAD EXTEST EXTEST EXTEST SAMPLE/PRELOAD TDO 3 EXTEST SAMPLE/PRELOAD TDO TDI TDO 3. EXTEST TCK TMS TDI TDO SHIFT_IR SHIFT_DR TAP_STATE Instruction Code EXIT_IR SELECT_DR_SCAN UPDATE_IR CAPTURE_DR Data stored in boundary-scan register is shifted out of TDO. After boundry-scan register data has been shifted out, data entered into TDI will shift out of TDO. EXIT_DR UPDATE_DR BYPASS BYPASS 3 2 TAP SHIFT_DR TCK TDI TDO 3 6 Altera Corporation MAX II 27 2

17 MAX II IEEE 49. JTAG 3 2. BYPASS TCK TMS TDI TDO Bit Bit 2 Bit 3 Bit Bit 2 Bit n TAP_STATE SHIFT_IR EXIT_IR SELECT_DR_SCAN Instruction Code UPDATE_IR CAPTURE_DR SHIFT_DR Data shifted into TDI on the rising edge of TCK is shifted out of TDO on the falling edge of the same TCK pulse. EXIT_DR UPDATE_DR IDCODE IDCODE IEEE Std. 49. IDCODE 32 ID TDI TDO IDCODE MAX II IDCODE MAX II JTAG USERCODE USERCODE IEEE Std. 49. UES TDI TDO UES 32 USERCODE ID UES ID USERCODE Altera Corporation mamax II

18 IEEE Std. 49. BST USERCODE CFM SRAM USERCODE SRAM ISP CFM USERCODE USERCODE USERCODE SRAM ISP SRAM CFM USERCODE SRAM Quartus II JTAG Auto Usercode USERCODE Assignments Device Device Device and Pin Options General Auto Usercode CLAMP CLAMP TDI TDO I/O I/O CRAMP HIGHZ HIGHZ I/O JTAG TDI TDO I/O I/O HIGHZ 3 8 Altera Corporation MAX II 27 2

19 MAX II IEEE 49. JTAG JTAG I/O JTAG V CCIO TDO V CCIO MAX II TDO I/O V CCIO V CCIO 3.3 V 5.-V V CCIO TTL V IH 3.3 V CCIO 5.-V V CCIO MAX II JTAG I/O V CCIO.5 V.8 V 2.5 V 3.3 V MultiVolt TM I/O MAX II MAX II V CCIO JTAG TDI TDO V CCIO V CCIO JTAG JTAG TDO JTAG 3 3 JTAG 3 3. JTAG Must be 5.-V Tolerant Must be 3.3-V Tolerant TDI 5.-V V CCIO 3.3-V V CCIO 2.5-V V CCIO Tester TDO Level Shifter.5-V V CCIO.8-V V CCIO Shift TDO to Level Accepted by Tester if Necessary Must be.8-v Tolerant Must be 2.5-V Tolerant Altera Corporation mamax II

20 BST BST I/O BSDL Quartus II. Assignments Settings 2. Category Assembler 3. Always Enable Input Buffers IEEE Std. 49. BST MAX II IEEE Std. 49. BST BST ISP IEEE Std IEEE Std. 49. MAX II JTAG 3 3. IEEE Std. 49. JTAG () TMS TCK TDI TDO VCC (2) GND (3) VCC (2) 3 3 : () MAX II JTAG JTAG (2) VCC V CCIO (3) TCK High TCK High TMS TCK High TCK Low 3 2 Altera Corporation MAX II 27 2

21 MAX II IEEE 49. JTAG IEEE Std. 49. IEEE Std. 49. SHIFT_IR TDO TAP TAP SHIFT_IR TAP SHIFT_IR RESET TMS VCC GND JTAG EXTEST EXTEST SAMPLE/ PRELOAD OEJ OUTJ ISPEXTEST SAMPLE/PRELOAD ISP ISP BSDL VHDL BSDL IEEE Std. 49. BST BSDL IEEE Std. 49. MAX II BSDL Altera Corporation mamax II

22 MAX II IEEE Std. 49. BST IEEE Std. 49. EXTEST SAMPLE/PRELOAD BYPASS Institute of Electrical and Electronics Engineers, Inc. IEEE Standard Test Access Port and Boundary-Scan Architecture (IEEE Std ). New York: Institute of Electrical and Electronics Engineers, Inc., 2. MAX II DC MAX II MAX II MAX II JTAG MAX II MAX II 3 22 Altera Corporation MAX II 27 2

23 MAX II IEEE 49. JTAG & 27 2 v v v.4 IEEE Std. 49. BST 26 7 v.3 BST 25 6 v.2 USERCODE BST 25 v v. Altera Corporation mamax II

24 3 24 Altera Corporation MAX II 27 2

IEEE (JTAG) Boundary-Scan Testing for Stratix II & Stratix II GX Devices

IEEE (JTAG) Boundary-Scan Testing for Stratix II & Stratix II GX Devices 4. Stratix II Stratix II GX IEEE 49. (JTAG) SII529-3. PCB PCB Bed-of-nails PCB 98 Joint Test Action Group (JTAG) IEEE Std. 49. (BST) PCB BST 4-4-. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin

More information

Arria GXデバイスのIEEE (JTAG)バウンダリ・スキャン・テスト

Arria GXデバイスのIEEE (JTAG)バウンダリ・スキャン・テスト 3. Arria GX IEEE 49. (JTAG) AGX523-. PCB PCB Bed-of-nails PCB 98 Joint Test Action Group (JTAG) IEEE Std. 49. (BST) PCB BST 3 3. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin Signal Serial Data

More information

Cyclone II Device Handbook

Cyclone II Device Handbook VI. Cyclone II Cyclone II JTAG 13 Cyclone II 14 Cyclone II IEEE 1149.1 (JTAG) Altera Corporation VI 1 Preliminary Cyclone II, Volume 1 13 14 / 13 2004 11 v1.1 2004 6 v1.0 14 2004 6 v1.0 AS AS 13-8 MAX

More information

Stratix IIデバイス・ハンドブック Volume 1

Stratix IIデバイス・ハンドブック Volume 1 3. & SII51003-4.0 IEEE Std. 1149.1 JTAG Stratix II IEEE Std. 1149.1 JTAG BST JTAG Stratix II Quartus II Jam.jam Jam Byte-Code.jbc JTAG Stratix II JTAG BST IOE I/O JTAG CONFIG_IO I/O Stratix II JTAG Stratix

More information

コンフィギュレーション & テスト

コンフィギュレーション & テスト SIIGX51005-1.0 5. & IEEE Std. 1149.1 (JTAG) Stratix II GX IEEE Std. 1149.1 JTAG BST JTAG Stratix II GX Quartus II Jam (.jam) Jam Byte-Code (.jbc) JTAG Stratix II GX JTAG BST IOE I/O JTAG CONFIG_IO I/O

More information

Powerデバッガ(Version1

Powerデバッガ(Version1 M2V5 Power Debugger Debug System for Boundary Scan Board バウンダリスキャンの原理 ご注意. このソフトウェアの著作権は 社にあります 2. このソフトウェアおよびマニュアルの一部または全てを無断で使用 複製することはできません 3. ソフトウェアは コンピュータ 台につきセット購入が原則となっております 4. このソフトウェアおよびマニュアルは

More information

エンハンスド・コンフィギュレーション・デバイス(EPC4、EPC8 & EPC16)データシート

エンハンスド・コンフィギュレーション・デバイス(EPC4、EPC8 & EPC16)データシート 2. EPC4 EPC8 & EPC16 CF52002-2.2 EPC4 EPC8 EPC16 Stratix Cyclone APEX II APEX 20K APEX 20K APEX 20KC APEX 20KE Mercury ACEX 1K FLEX 10KFLEX 10KE FLEX 10KA 4 8 16 / EPC16 EPC4 8 Stratix FPP DCLK 8 FPGA

More information

AN 100: ISPを使用するためのガイドライン

AN 100: ISPを使用するためのガイドライン ISP AN 100: In-System Programmability Guidelines 1998 8 ver.1.01 Application Note 100 ISP Altera Corporation Page 1 A-AN-100-01.01/J VCCINT VCCINT VCCINT Page 2 Altera Corporation IEEE Std. 1149.1 TCK

More information

XC9500 ISP CPLD JTAG Port 3 JTAG Controller In-System Programming Controller 8 36 Function Block Macrocells to 8 /GCK /GSR /GTS 3 2 or 4 Blocks FastCO

XC9500 ISP CPLD JTAG Port 3 JTAG Controller In-System Programming Controller 8 36 Function Block Macrocells to 8 /GCK /GSR /GTS 3 2 or 4 Blocks FastCO - 5ns - f CNT 25MHz - 800~6,400 36~288 5V ISP - 0,000 / - / 36V8-90 8 - IEEE 49. JTAG 24mA 3.3V 5V PCI -5-7 -0 CMOS 5V FastFLASH XC9500 XC9500CPLD 0,000 / IEEE49. JTAG XC9500 36 288 800 6,400 2 XC9500

More information

Cyclone IIIデバイスのI/O機能

Cyclone IIIデバイスのI/O機能 7. Cyclone III I/O CIII51003-1.0 2 Cyclone III I/O 1 I/O 1 I/O Cyclone III I/O FPGA I/O I/O On-Chip Termination OCT Quartus II I/O Cyclone III I/O Cyclone III LAB I/O IOE I/O I/O IOE I/O 5 Cyclone III

More information

AN 100: ISPを使用するためのガイドライン

AN 100: ISPを使用するためのガイドライン ISP AN 100: In-System Programmability Guidelines 1999 5 ver. 3 Application Note 100 Time-to-Market ISP PLD PCB ISP IEEE Std. 1149.1 JTAG Joint Test Action Group JTAG PCB ISP ISP IEEE Std.1149.1 ISP ISP

More information

Report Template

Report Template 1 ( ) 4... 4... 4 ispvm system... 5... 6... 6... 7 I/O... 7 USB... 9... 12 ( )... 14... 15 ( ) 16... 16 Dual Boot... 16 Primary Image file... 19 USERCODE/UES... 21 I/O... 22... 24 ATE... 26 SVF... 29 SVF...

More information

プロセッサ・アーキテクチャ

プロセッサ・アーキテクチャ 2. NII51002-8.0.0 Nios II Nios II Nios II 2-3 2-4 2-4 2-6 2-7 2-9 I/O 2-18 JTAG Nios II ISA ISA Nios II Nios II Nios II 2 1 Nios II Altera Corporation 2 1 2 1. Nios II Nios II Processor Core JTAG interface

More information

ECP2/ECP2M ユーザーズガイド

ECP2/ECP2M ユーザーズガイド Lattice MachXO Lattice Lattice MachXO_design_guide_rev2.2.ppt Page: 2 1. MachXO 1-1. 1-2. PLL 1-3. JTAG 1-4. 2. MachXO I/O Bank I/O 2-1. I/O BANK 2-2. I/O I/F 2-3. I/F 2-4 I/F 2-5. 2-6. LVDS I/F 2-7. I/F

More information

Stratix IIIデバイスの外部メモリ・インタフェース

Stratix IIIデバイスの外部メモリ・インタフェース 8. Stratix III SIII51008-1.1 Stratix III I/O R3 SRAM R2 SRAM R SRAM RII+ SRAM RII SRAM RLRAM II 400 MHz R Stratix III I/O On-Chip Termination OCT / HR 4 36 R ouble ata RateStratix III FPGA Stratix III

More information

HardCopy IIIデバイスの外部メモリ・インタフェース

HardCopy IIIデバイスの外部メモリ・インタフェース 7. HardCopy III HIII51007-1.0 Stratix III I/O HardCopy III I/O R3 R2 R SRAM RII+ RII SRAM RLRAM II R HardCopy III Stratix III LL elay- Locked Loop PLL Phase-Locked Loop On-Chip Termination HR 4 36 HardCopy

More information

    

     The Intelligent Technology Company ALTERA CPLD/FPGA ELS5004_S000_10 2006 4 ALTERA CPLD/FPGA...3...3 - Absolute Maximum Ratings...3 - Recommended Operating Conditions...4 - DCDC Operating Conditions...4

More information

AN 630: アルテラCPLD におけるリアルタイムISP およびISP クランプ

AN 630: アルテラCPLD におけるリアルタイムISP およびISP クランプ CPLD ISP ISP この資料は英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します こちらの日本語版は参考用としてご利用ください 設計の際には 最新の英語版で内容をご確認ください AN-630-1.0 アプリケーション ノート このアプリケーションノートでは MAX II および MAX V デバイスにおけるリアルタイム ISP(In-System Programmability)

More information

untitled

untitled PS2 Scan CodeASCII PS2 Scan Code ASCII PS2 ASCII Pin IC TTL C 1byte ASCII 2byte(FunctionKey ) Shift,Ctrl,Alt,CapsLock,NumLock Function Key Pin Vcc(V) GND N.C PIC12F629 Or PS2 Clock PIC12F675 Out Put Enable

More information

HardCopy IIデバイスのタイミング制約

HardCopy IIデバイスのタイミング制約 7. HardCopy II H51028-2.1 Stratix II FPGA FPGA ASIC HardCopy II ASIC NRE Quartus II HardCopy Design Center HCDC Quartus II TimeQuest HardCopy II 2 DR2 TimeQuest TimeQuest FPGA ASIC FPGA ASIC Quartus II

More information

Quartus II はじめてガイド ‐ Device and Pin Options 設定方法

Quartus II はじめてガイド ‐ Device and Pin Options 設定方法 ALTIMA Corp. Quartus II はじめてガイド Device and Pin Options 設定方法 ver.10.0 2010 年 9 月 ELSENA,Inc. Quartus II はじめてガイド Device and Pin Options 設定方法 目次 1. はじめに... 3 2. Device and Pin Options の起動... 3 3. Device and

More information

FPGAメモリおよび定数のインシステム・アップデート

FPGAメモリおよび定数のインシステム・アップデート QII53012-7.2.0 15. FPGA FPGA Quartus II Joint Test Action Group JTAG FPGA FPGA FPGA Quartus II In-System Memory Content Editor FPGA 15 2 15 3 15 3 15 4 In-System Memory Content Editor Quartus II In-System

More information

USB-Blasterダウンロード・ケーブル・ユーザガイド

USB-Blasterダウンロード・ケーブル・ユーザガイド USB-Blaster 101 Innovation Drive San Jose, CA 95134 www.altera.com 2.3 2007 5 UG-USB81204-2.3 P25-10325-03 Copyright 2007 Altera Corporation. All rights reserved. Altera, The Programmable Solutions Company,

More information

DS555 : XA2C256 CoolRunner-II オートモーティブ CPLD

DS555 : XA2C256 CoolRunner-II オートモーティブ CPLD 0 XA2C256 Coolunner-II CPLD DS555 (v1.1) 2007 5 5 0 0 AEC-Q100 PPAP I Q ( ) T A = -40 C +105 C T J = +125 C (Q ) 1.8V 0.18 CMOS CPLD - ( Coolunner -II ) - 1.5V 3.3V - 100 VQFP (80 ) - 144 TQFP (118 ) -

More information

pin-csp011.xls

pin-csp011.xls CSP-011-130E(EPF10K130ERC240) ピン番号 デバイスピン名称 信号名 内容 処理 1 TCK TCK JTAG:TCK プルダウン / 内部使用 2 CONF_DONE CONF_DONE CONF_DONE プルアップ / 内部使用 3 nceo nceo CEO プルアップ / 内部使用 4 TDO TDO JTAG:TDO プルアップ / 内部使用 5 VCCINT

More information

LM9822 3 Channel 42-Bit Color Scanner Analog Front End (jp)

LM9822 3 Channel 42-Bit Color Scanner Analog Front End (jp) LM9822 LM9822 3 Channel 42-Bit Color Scanner Analog Front End Literature Number: JAJS680 LM9822 3 42 LM9822 AFE CIS CCD CDS / LM9822 14 6MHz ADC 600 / CCD CDS CCD CIS TTL/CMOS 14 6MHz 5V 5% I/O 3.3V 10%

More information

Quartus II - デバイスの未使用ピンの状態とその処理

Quartus II - デバイスの未使用ピンの状態とその処理 Quartus II はじめてガイド デバイスの未使用ピンの状態とその処理 ver. 9.1 2010 年 6 月 1. はじめに ユーザ回路で使用していないデバイス上のユーザ I/O ピン ( 未使用ユーザ I/O ピン ) は Quartus II でコンパイルすることによりピンごとに属性が確定されます ユーザは 各未使用ユーザ I/O ピンがどのような状態 ( 属性 ) であるかに応じて 基板上で適切な取り扱いをする必要があります

More information

Lab GPIO_35 GPIO

Lab GPIO_35 GPIO 6,GPIO, PSoC 3/5 GPIO HW Polling and Interrupt PSoC Experiment Lab PSoC 3/5 GPIO Experiment Course Material 6 V2.02 October 15th. 2012 GPIO_35.PPT (65 Slides) Renji Mikami Renji_Mikami@nifty.com Lab GPIO_35

More information

5 2 5 Stratix IV PLL 2 CMU PLL 1 ALTGX MegaWizard Plug-In Manager Reconfig Alt PLL CMU PLL Channel and TX PLL select/reconfig CMU PLL reconfiguration

5 2 5 Stratix IV PLL 2 CMU PLL 1 ALTGX MegaWizard Plug-In Manager Reconfig Alt PLL CMU PLL Channel and TX PLL select/reconfig CMU PLL reconfiguration 5. Stratix IV SIV52005-2.0 Stratix IV GX PMA BER FPGA PMA CMU PLL Pphased-Locked Loop CDR 5 1 5 3 5 5 Quartus II MegaWizard Plug-In Manager 5 42 5 47 rx_tx_duplex_sel[1:0] 5 49 logical_channel_address

More information

インテル(R) Itanium(R) 2 プロセッサ・ハードウェア・デベロッパーズ・マニュアル

インテル(R) Itanium(R) 2 プロセッサ・ハードウェア・デベロッパーズ・マニュアル Itanium 2 2002 6 1999-2003 Intel Corporation : 251109J-001 Web: www.intel.co.jp/jp/developer/ ( ) http://developer.intel.com ( ) Itanium Intel Corporation * 2002-2003 Intel Corporation. I2C Phillips 2

More information

TXZ Family Reference Manual BSC-A

TXZ Family Reference Manual BSC-A 32 ビット RISC マイクロコントローラ TXZ ファミリ リファレンスマニュアル バウンダリスキャン (BSC-A) Revision 1.2 2017-07 2017-07-14 1 / 19 Rev. 1.2 2017 Toshiba Electronic Devices & Storage Corporation 目次 序章... 4 関連するリファレンスマニュアル... 4 表記規約...

More information

untitled

untitled COPAL ELECTRONICS 32 (DP) DP INC 2 3 3 RH RL RWB 32 C S U/D INC U/D CS 2 2 DP7114 32 SOIC CMOS 2.5 V - 6.0 V / 10 kω 50 kω 100 kω TSSOP MSOP /BFR INC / U/D RH RoHS GND RWB RL CS VCC 2017 6 15 1 : R = 2

More information

Quartus Prime はじめてガイド - デバイス・オプションの設定方法

Quartus Prime はじめてガイド - デバイス・オプションの設定方法 ALTIMA Corp. Quartus Prime はじめてガイドデバイス オプションの設定方法 ver.15.1 2016 年 5 月 Rev.3 ELSENA,Inc. Quartus Prime はじめてガイド デバイス オプションの設定方法 目次 1. 2. はじめに...3 デバイス オプションの設定...4 2-1. 2-2. 2-3. 2-4. 2-5. 2-6. 2-7. 2-8.

More information

Quartus II はじめてガイド - Device & Pin Options 設定方法

Quartus II はじめてガイド - Device & Pin Options 設定方法 - Quartus II はじめてガイド - Device & Pin Options 設定方法 ver.9.1 2010 年 5 月 1. はじめに この資料は Quartus II における Device & Pin Options の設定に関して説明しています Device & Pin Options ダイアログ ボックスでは 現在のプロジェクトで選択されているデバイスにおけるデバイス オプションとピン

More information

DS90CP04 1.5 Gbps 4x4 LVDS Crosspoint Switch (jp)

DS90CP04 1.5 Gbps 4x4 LVDS Crosspoint Switch (jp) 1.5 Gbps 4x4 LVDS Crosspoint Switch Literature Number: JAJS984 1.5Gbps 4 4 LVDS 4 4 (LVDS) ( ) 4 4:1 4 1 MODE 4 42.5Gb/s LVDS 20010301 33020 23900 11800 ds200287 2007 12 Removed preliminary. Removed old

More information

if clear = 1 then Q <= " "; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst =

if clear = 1 then Q <=  ; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst = VHDL 2 1 VHDL 1 VHDL FPGA VHDL 2 HDL VHDL 2.1 D 1 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; regs.vhdl entity regs is clk, rst : in std_logic; clear : in std_logic; we

More information

LTC ビット、200ksps シリアル・サンプリングADC

LTC ビット、200ksps シリアル・サンプリングADC µ CBUSY ANALOG INPUT 10V TO 10V 2. 2. 1 2 3 4 5 6 7 8 9 10 11 12 13 14 V DIG V ANA PWRD BUSY CS R/C TAG SB/BTC DATA EXT/INT DATACLK DGND SY 28 27 26 25 24 23 22 21 20 19 18 17 16 15 10µF 0.1µF SERIAL INTERFACE

More information

DL1720/DL1740ディジタルオシロスコープユーザーズマニュアル

DL1720/DL1740ディジタルオシロスコープユーザーズマニュアル DL1720/DL1740 IM 701710-01 http://www.yokogawa.co.jp/measurement/ 0120-137046 tmi-cs@csv.yokogawa.co.jp FAX 0422-52-6624 Disk No. DL30 2nd Edition : July 2001 (YK) All Rights Reserved, Copyright 2001 Yokogawa

More information

ネットリストおよびフィジカル・シンセシスの最適化

ネットリストおよびフィジカル・シンセシスの最適化 11. QII52007-7.1.0 Quartus II Quartus II atom atom Electronic Design Interchange Format (.edf) Verilog Quartus (.vqm) Quartus II Quartus II Quartus II Quartus II 1 Quartus II Quartus II 11 3 11 12 Altera

More information

matrox0

matrox0 Image processing products Hardware/Software Software Hardware INDEX 4 3 2 12 13 15 18 14 11 10 21 26 20 9 8 7 6 5 Hardware 2 MatroxRadient 3 MatroxSolios MatroxMorphis MatroxVio 10 MatroxOrionHD 11 MatroxConcord

More information

R1RW0408D シリーズ

R1RW0408D シリーズ お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)

More information

Quartus II はじめてガイド - Device and Pin Options 設定方法

Quartus II はじめてガイド - Device and Pin Options 設定方法 ALTIMA Corp. Quartus II はじめてガイド Device and Pin Options 設定方法 ver.14 2015 年 3 月 Rev.1 ELSENA,Inc. Quartus II はじめてガイド Device and Pin Options 設定方法 目次 1. 2. 3. はじめに...3 Device and Pin Options の起動...4 Device

More information

論理設計の基礎

論理設計の基礎 . ( ) IC (Programmable Logic Device, PLD) VHDL 2. IC PLD 2.. PLD PLD PLD SIC PLD PLD CPLD(Complex PLD) FPG(Field Programmable Gate rray) 2.2. PLD PLD PLD I/O I/O : PLD D PLD Cp D / Q 3. VHDL 3.. HDL (Hardware

More information

スライド 1

スライド 1 1 1. 2 2. 3 isplever 4 5 6 7 8 9 VHDL 10 VHDL 4 Decode cnt = "1010" High Low DOUT CLK 25MHz 50MHz clk_inst Cnt[3:0] RST 2 4 1010 11 library ieee; library xp; use xp.components.all; use ieee.std_logic_1164.all;

More information

XAPP858 - High-Performance DDR2 SDRAM Interface In Virtex-5 Devices

XAPP858 - High-Performance DDR2 SDRAM Interface In Virtex-5 Devices XAPP858 (v1.1) 2007 1 9 : Virtex-5 FPGA Virtex-5 DDR2 SDRAM : Karthi Palanisamy Maria George (v1.1) DDR2 SDRAM Virtex -5 I/O ISERDES (Input Serializer/Deserializer) ODDR (Output Double Data Rate) DDR2

More information

スライド 1

スライド 1 isplever CLASIC 1.2 Startup Manual for MACH4000 Rev.1.0 isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 1 1. Page 3 2. Lattice isplever Design Flow Page 4 3. Page 5 3-1 Page 6 3-2 Page 7 3-3 Page

More information

エンハンスド・コンフィギュレーション(EPC)デバイス・データシート

エンハンスド・コンフィギュレーション(EPC)デバイス・データシート 2016.05.04 CF52002 更新情報 サポートされるデバイス 表 1: アルテラ EPCS デバイス デバイス メモリ サイズ ( ビット ) オンチップ復元のサポート ISP サポート カスケード接続サポート 再プログラム可能 動作電圧 (V) EPC4 4,194,304 有有無有 3.3 EPC8 8,388,608 有有無有 3.3 EPC16 16,777,216 有有無有 3.3

More information

Avalon Memory-Mappedブリッジ

Avalon Memory-Mappedブリッジ 11. Avalon emory-apped QII54020-8.0.0 Avalon emory-apped Avalon- OPC Builder Avalon- OPC Builder Avalon- OPC Builder Avalon-11 9 Avalon- Avalon- 11 12 Avalon- 11 19 OPC Builder Avalon emory-apped Design

More information

DS90LV011A 3V LVDS 1 回路入り高速差動出力ドライバ

DS90LV011A 3V LVDS 1 回路入り高速差動出力ドライバ 3V LVDS Single High Speed Differential Driver Literature Number: JAJS962 Single High Speed Differential Driver 19961015 23685 ds200149 Input Voltage changed to 3.6V from 5V Updated DC and AC typs basic

More information

基盤設計時資料

基盤設計時資料 Rev.1.1 JTAG_Board_Design_Rev1.1.ppt Page: 1 JTAG_Board_Design_Rev1.1.ppt Page: 2 JTAG_Board_Design_Rev1.1.ppt Page: 3 JTAG_Board_Design_Rev1.1.ppt Page: 4 JTAG_Board_Design_Rev1.1.ppt Page: 5 ispjtag

More information

1

1 Ver.1.04 Reference Document For LCD Module Product No Documenet No 1B3GB02 SPC1B3GB02V104 Version Ver.1.04 REPRO ELECTRONICS CORPORATION Maruwa Building 2F,2-2-19 Sotokanda,Chiyoda-ku,Tokyo 1001-0021 Japan

More information

ANJ_1092A

ANJ_1092A Application Note SBAA066 ± ± ± ± µ ± ± ± ± 24 Bits 20/24MSB 2 s f S 768 khz 25 MHz (1) V IH 2.0 5.0 V (1) V IL 0 0.8 V (2) V IH 3.0 0 V (2) V IL 5.0 4.2 V (1) I IH V IH = V DD ±10 µa (1) I IL V IL = 0V

More information

mbed祭りMar2016_プルアップ.key

mbed祭りMar2016_プルアップ.key 1 2 4 5 Table 16. Static characteristics (LPC1100, LPC1100L series) continued T amb = 40 C to +85 C, unless otherwise specified. Symbol Parameter Conditions Min Typ [1] Max Unit Standard port pins, RESET

More information

R1LV0416Dシリーズ データシート

R1LV0416Dシリーズ データシート Wide Temperature Range Version 4M SRAM (256-kword 16-bit) RJJ03C0237-0100 Rev. 1.00 2007.05.24 262,144 16 4M RAM TFT 44 TSOP II 48 CSP 0.75mm 3.0V 2.7V 3.6V 55/70ns max 3µW typ V CC =3.0V 2CS 40 +85 C

More information

KEIm-08SoMハードウェアマニュアル

KEIm-08SoMハードウェアマニュアル KEIm-08SoM ハードウェアマニュアル Ver.1.1.2 はじめにこの度は KEIm 製品をお買い上げいただき誠にありがとうございます 本製品をご使用になる前に 本マニュアル及び関連資料を十分ご確認いただき 使用上の注意を守って正しくご使用ください 取扱い上の注意 本書に記載されている内容は 将来予告なく変更されることがあります 本製品のご使用にあたっては 弊社窓口又は弊社ホームページなどで最新の情報をご確認ください

More information

S1C17W12 S1C17W13 (WDT2) (RTCA) 16 (T16) 16PWM (T16B) SQFN7-48pin TQFP12-48pin SQFN7-48pin NMI, NMI/ Hz, / / / // / 1, 3 SPIA 2 / PWM PWM : 2/ (

S1C17W12 S1C17W13 (WDT2) (RTCA) 16 (T16) 16PWM (T16B) SQFN7-48pin TQFP12-48pin SQFN7-48pin NMI, NMI/ Hz, / / / // / 1, 3 SPIA 2 / PWM PWM : 2/ ( (rev1.1) 16-bit Single Chip Microcontroller 1 1.2 V (0.3 µa HALT ) 18 26 4 LCD (UART, SPI, I 2 C) S1C17W12/W13Flash1.2 V 16MCU DC-DC 4MCU LCD PWM 16CPU S1C17W12 S1C17W13 SQFN7-48pin TQFP12-48pin SQFN7-48pin

More information

N Express5800/R320a-E4 N Express5800/R320a-M4 ユーザーズガイド

N Express5800/R320a-E4  N Express5800/R320a-M4  ユーザーズガイド 7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup

More information

Express5800/R320a-E4, Express5800/R320b-M4ユーザーズガイド

Express5800/R320a-E4, Express5800/R320b-M4ユーザーズガイド 7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup

More information

R1LV1616H-I シリーズ

R1LV1616H-I シリーズ お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)

More information

Express5800/R320a-E4/Express5800/R320b-M4ユーザーズガイド

Express5800/R320a-E4/Express5800/R320b-M4ユーザーズガイド 7 7 障害箇所の切り分け 万一 障害が発生した場合は ESMPRO/ServerManagerを使って障害の発生箇所を確認し 障害がハー ドウェアによるものかソフトウェアによるものかを判断します 障害発生個所や内容の確認ができたら 故障した部品の交換やシステム復旧などの処置を行います 障害がハードウェア要因によるものかソフトウェア要因によるものかを判断するには E S M P R O / ServerManagerが便利です

More information

AN15880A

AN15880A DATA SHEET 品種名 パッケージコード QFH064-P-1414H 発行年月 : 2008 年 12 月 1 目次 概要.. 3 特長.. 3 用途.. 3 外形.. 3 構造...... 3 応用回路例.. 4 ブロック図.... 5 端子.. 6 絶対最大定格.. 8 動作電源電圧範囲.. 8 電気的特性. 9 電気的特性 ( 設計参考値 )... 10 技術資料.. 11 入出力部の回路図および端子機能の

More information

Nios II ハードウェア・チュートリアル

Nios II ハードウェア・チュートリアル Nios II ver. 7.1 2007 8 1. Nios II FPGA Nios II Quaruts II 7.1 Nios II 7.1 Nios II Cyclone II count_binary 2. 2-1. http://www.altera.com/literature/lit-nio2.jsp 2-2. Nios II Quartus II FEATURE Nios II

More information

Nios II 簡易チュートリアル

Nios II 簡易チュートリアル Nios II Ver. 7.1 2007 10 1. Nios II Nios II JTAG UART LED 8 PIO LED < > Quartus II SOPC Builder Nios II Quartus II.sof Nios II IDE Stratix II 2S60 RoHS Nios II Quartus II http://www.altera.com/literature/lit-nio2.jsp

More information

Fault Detection and Diagnosis 実装不良の検出と診断 Fault Detection vs Fault Diagnosis 実装不良の 検出 と 診断 の違いについて Detecting Faults 実装不良の検出 Fault diagnosis limitations

Fault Detection and Diagnosis 実装不良の検出と診断 Fault Detection vs Fault Diagnosis 実装不良の 検出 と 診断 の違いについて Detecting Faults 実装不良の検出 Fault diagnosis limitations JTAG IEEE.1149.X Fault Detection and Diagnosis 実装不良の検出と診断 Dr Bob Storey, Principal Software Engineer XJTAG Ltd Degree in electronics, Ph.D in electrical engineering, from Cambridge University. 6 years

More information

Express5800/320Fa-L/320Fa-LR

Express5800/320Fa-L/320Fa-LR 7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup

More information

R1RP0416D シリーズ

R1RP0416D シリーズ お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)

More information

Express5800/320Fc-MR

Express5800/320Fc-MR 7 7 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Pentium III Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0212: Keybord Controller Failed. : Press to resume, to setup

More information

VHDL

VHDL VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21

More information

Xilinx XAPP485 Spartan-3E FPGA における最大レート 666Mbps でのデシリアライズ、アプリケーション ノート

Xilinx XAPP485 Spartan-3E FPGA における最大レート 666Mbps でのデシリアライズ、アプリケーション ノート XAPP485 (v1.1) 2006 11 10 R : Spartan-3E FPGA Spartan-3E FPGA 666Mbps 1:7 : Nick Sawyer (v1.1) Spartan -3E 666 / (Mbps) 1:7 Spartan-3E 4 5 666Mbps 1/7 Spartan-3E FPGA DCM ( ) DFS ( ) 3.5 DDR ( ) 1:7 DDR

More information

デザインパフォーマンス向上のためのHDLコーディング法

デザインパフォーマンス向上のためのHDLコーディング法 WP231 (1.1) 2006 1 6 HDL FPGA TL TL 100MHz 400MHz HDL FPGA FPGA 2005 2006 Xilinx, Inc. All rights reserved. XILINX, the Xilinx logo, and other designated brands included herein are trademarks of Xilinx,

More information

30-80 MHz 10Bit Bus LVDS Serial/Deserial w/ IEEE (JTAG) & at-speed B(jp)

30-80 MHz 10Bit Bus LVDS Serial/Deserial w/ IEEE (JTAG) & at-speed B(jp) SCAN921025,SCAN921226 SCAN921025 and SCAN921226 30-80 MHz 10 Bit Bus LVDS Serializer and Deserializer with IEEE 1149.1 (JTAG) and at-speed BIST Literature Number: JAJS977 SCAN921025/SCAN921226 30-80MHz

More information

untitled

untitled ( ) () ( ) 1 1 TX19A31_AG3 TX19A/H1 CPUTMP19A31CYFG AG3 AG3 2 2 3 TX19A31_AG3 CPU 32 RISC TMP19A31CYFG (U1) 80MHz ROM 32Mbit ROM 1 ROM (U8) 16Mbit Flash ROM 1 (U9) RAM 4Mbit SRAM 1 (U10) I/F RS232C 1chSIO

More information

ADC082S021 2 Channel, 50 ksps to 200 ksps, 8-Bit A/D Converter (jp)

ADC082S021 2 Channel, 50 ksps to 200 ksps, 8-Bit A/D Converter (jp) 2 Channel, 50 ksps to 200 ksps, 8-Bit A/D Converter Literature Number: JAJSAA2 2 200KSPS 8 A/D 2 8 CMOS A/D 50kSPS 200kSPS / IN1 IN2 1 2 SPI QSPI MICROWIRE DSP 2.7V 5.25V 3V 1.6mW 5V 5.8mW 3V 0.12 W 5V

More information

SOPC Builder ペリフェラル 簡易ユーザ・ガイド - PIO (Parallel I/O)

SOPC Builder ペリフェラル 簡易ユーザ・ガイド - PIO (Parallel I/O) ALTIMA Corp. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) ver.1.0 2010 年 8 月 ELSENA,Inc. SOPC Builder ペリフェラル簡易ユーザ マニュアル PIO (Parallel I/O) 目次 1. はじめに... 3 2. PIO 概要... 3 2-1. PIO 概要... 3 2-2. PIO

More information

1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i

1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i 1030195 15 2 10 1 1 2 2 2-1 2 2-2 4 2-3 11 2-4 12 2-5 14 3 16 3-1 16 3-2 18 3-3 22 4 35 4-1 VHDL 35 4-2 VHDL 37 4-3 VHDL 37 4-3-1 37 4-3-2 42 i 4-3-3 47 5 52 53 54 55 ii 1 VHDL IC VHDL 5 2 3 IC 4 5 1 2

More information

TULを用いたVisual ScalerとTDCの開発

TULを用いたVisual ScalerとTDCの開発 TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ

More information

untitled

untitled 1.0 1. Display Format 8*2 Character 2. Power Supply 3.3V 3. Overall Module Size 30.0mm(W) x 19.5mm(H) x max 5.5mm(D) 4. Viewing Aera(W*H) 27.0mm(W) x 10.5mm(H) 5. Dot Size (W*H) 0.45mm(W) x 0.50mm(H) 6.

More information

oaks32r_m32102

oaks32r_m32102 OAKS32R-M32102S6FP 2 OAKS32R OAKS32R-M32102S6FP M32102S6FP... 4... 5... 6... 7 4.1. CPU...7 4.2. Flash ROM SDRAM....8 4.3. LANC....8 4.4. RS232C....9 4.5. CPU....9 4.6.....9 4.7....10 4.8. SDI....10...

More information

R1EV5801MBシリーズ データシート

R1EV5801MBシリーズ データシート 1M EEPROM (128-kword 8-bit) Ready/Busy and function R10DS0209JJ0100 Rev.1.00 131072 8 EEPROM ROM MONOS CMOS 128 2.7V 5.5V 150ns (max) @ Vcc=4.5V 5.5V 250ns(max) @ Vcc=2.7V 5.5V 20mW/MHz (typ) 110µW (max)

More information

DAC121S101/DAC121S101Q 12-Bit Micro Power, RRO Digital-to-Analog Converter (jp)

DAC121S101/DAC121S101Q 12-Bit Micro Power, RRO Digital-to-Analog Converter (jp) DAC121S101 DAC121S101/DAC121S101Q 12-Bit Micro Power, RRO Digital-to-Analog Converter Literature Number: JAJSA89 DAC121S101 12 D/A DAC121S101 12 D/A (DAC) 2.7V 5.5V 3.6V 177 A 30MHz 3 SPI TM QSPI MICROWIRE

More information

DS90LV V or 5V LVDS Driver/Receiver (jp)

DS90LV V or 5V LVDS Driver/Receiver (jp) DS90LV019 DS90LV019 3.3V or 5V LVDS Driver/Receiver Literature Number: JAJS563 DS90LV019 LVDS 1 / DS90LV019 Low Voltage Differential Signaling (LVDS) 1 CMOS / DS90LV019 EIA-644 IEEE1596.3 (SCI LVDS) 2

More information

Architecture Device Speciication Transceiver Coniguration Select Options in the Dynamic Reconiguration Controller (i required) Clocking Imp

Architecture Device Speciication Transceiver Coniguration Select Options in the Dynamic Reconiguration Controller (i required) Clocking Imp 2. SIV53002-3.0 Stratix IV GX 2 3 2 7 2 9 2 10 2 11 2 13 2 1 2009 3 Altera Corporation Stratix IV Device Handbook Volume 3 2 2 2 2 1. Architecture Device Speciication Transceiver Coniguration Select Options

More information

untitled

untitled : SOU1AP2011003 2011/12/25 & Copyright 2010, Toshiba Corporation. : SOU1AP2011003 1. 2.CMOS 3.CMOS 4.CMOS 5.CMOS 6. 2 : SOU1AP2011003 3 : SOU1AP2011003 NAND,OR,, IC 1A 1 1B 2 14 13 V CC 4B 1Y 2A 2B 3 4

More information

JTAG バウンダリスキャンテストの容易化設計を支援する OrCAD Capture の無償プラグイン 21 July 2017 ( 富士設備 / 浅野義雄 )

JTAG バウンダリスキャンテストの容易化設計を支援する OrCAD Capture の無償プラグイン 21 July 2017 ( 富士設備 / 浅野義雄 ) JTAG バウンダリスキャンテストの容易化設計を支援する OrCAD Capture の無償プラグイン 21 July 2017 ( 富士設備 / 浅野義雄 ) PACKAGE COMPLEXITY & TRANSISTOR COUNT 課題 : 実装検査 不良解析 デバッグ プローブ接続では BGA 実装の検査 / 解析 / デバッグができない プローブ接続が困難な高密度実装は増加の一方 このままではテスト費用のほうが高くなる!

More information

02_Matrox Frame Grabbers_1612

02_Matrox Frame Grabbers_1612 Matrox - - Frame Grabbers MatroxRadient ev-cxp Equalizer Equalizer Equalizer Equalizer 6.25 Gbps 20 Mbps Stream channel Control channel Stream channel Control channel Stream channel Control channel Stream

More information

R1RW0416DI シリーズ

R1RW0416DI シリーズ お客様各位 カタログ等資料中の旧社名の扱いについて 2010 年 4 月 1 日を以って NEC エレクトロニクス株式会社及び株式会社ルネサステクノロジが合併し 両社の全ての事業が当社に承継されております 従いまして 本資料中には旧社名での表記が残っておりますが 当社の資料として有効ですので ご理解の程宜しくお願い申し上げます ルネサスエレクトロニクスホームページ (http://www.renesas.com)

More information

EVI-D100/D100P

EVI-D100/D100P A-AYS-100-11(1) EVI-D100/D100P 2001 Sony Corporation ... 3... 4... 5... 7... 18 D30/D31... 40... 46... 48... 49 2 3 VIDEO S S S VIDEO VISCA 1 VISCA IN VISCA OUT RS-232C EVI-D100/P VISCA IN AC DC IN 12V

More information

TOS7200 CD-ROM DUT PC 1.0X p.15 NEMA Vac/10 A [85-AA-0003] m : CEE7/7 : 250Vac/10 A [85-AA-0005] : GB1002 : 250Vac/10A [ ] 2016

TOS7200 CD-ROM DUT PC 1.0X p.15 NEMA Vac/10 A [85-AA-0003] m : CEE7/7 : 250Vac/10 A [85-AA-0005] : GB1002 : 250Vac/10A [ ] 2016 No. IB028901 Nov. 2016 1. 11 TOS7200 2. 14 3. 19 4. 23 5. 39 6. 49 7. 51 TOS7200 CD-ROM DUT PC 1.0X p.15 NEMA5-15 125 Vac/10 A [85-AA-0003] 1 2.5 m : CEE7/7 : 250Vac/10 A [85-AA-0005] : GB1002 : 250Vac/10A

More information

Chip PlannerによるECO

Chip PlannerによるECO 13. Chip Planner ECO QII52017-8.0.0 ECO Engineering Change Orders Chip Planner ECO Chip Planner FPGA LAB LE ALM ECO ECO ECO ECO Chip Planner Chip Planner ECO LogicLock Chip Planner Quartus II Volume 2

More information

untitled

untitled LVDS 1 ( LVDS) / 50% 2 ( LVDS) / 50% 3 USB2.0 480Mbps Serial ATA Gen1 1.5Gbps PCI Express Gen1 2.5Gbps 4 Host Data Device Clock 5 Data Skew Host Data Device Clock Setup Hold Data Skew 6 Host Data Device

More information

TK-S686_S686WP

TK-S686_S686WP TK-S686 TK-S686WP TK-S686 TK-S686WP LST0659-00B 2 ( ) T A 3 4 g g I _I I _I _ I_ I 5 A A B A B 6 7 A B C D E I H G F J K L N M A _ _ A B C J A K 8 D A B C D E A F O G A H S O R R P Q T I J A T A K A L

More information

HN58V256Aシリーズ/HN58V257Aシリーズ データシート

HN58V256Aシリーズ/HN58V257Aシリーズ データシート HN58V256A HN58V257A 256k EEPROM (32-kword 8-bit) Ready/Busy and RES function (HN58V257A) RJJ03C0132-0600 Rev. 6.00 2007. 05. 24 HN58V256A HN58V257A 32768 8 EEPROM ROM MNOS CMOS 64 3V 2.7 5.5V 120ns (max)

More information

Express5800/R110a-1Hユーザーズガイド

Express5800/R110a-1Hユーザーズガイド 4 Phoenix BIOS 4.0 Release 6.0.XXXX : CPU=Xeon Processor XXX MHz 0640K System RAM Passed 0127M Extended RAM Passed WARNING 0B60: DIMM group #1 has been disabled. : Press to resume, to

More information

MAX11014 EV.J

MAX11014 EV.J 19-4147; Rev 1; 9/08 PART MAX11014EVKIT+ TYPE EV Kit DESIGNATION QTY DESCRIPTION C1, C8, C11 C14, C18, C22, C23, C34 C43, C45, C51 C2, C7, C15, C16, C17, C21, C26, C27, C31, C33, C44, C46, C47, C48, C52,

More information

HN58C256A シリーズ/HN58C257A シリーズ データシート

HN58C256A シリーズ/HN58C257A シリーズ データシート HN58C256A HN58C257A 256k EEPROM (32-kword 8-bit) Ready/Busy and RES function (HN58C257A) RJJ03C0133-0600Z Rev. 6.00 2006. 10. 26 HN58C256A HN58C257A 32768 8 EEPROM ROM MNOS CMOS 64 5V±10% 85ns/100ns (max)

More information

RMLV0816BGBG Datasheet

RMLV0816BGBG Datasheet 8Mbit 低 消 費 電 力 SRAM (512k word 16bit) R10DS0229JJ0200 Rev.2.00 概 要 RMLV0816BGBG は 524,288 ワード 16 ビット 構 成 の 8M ビットスタティック RAM です Advanced LPSRAM 技 術 を 採 用 し 高 密 度 高 性 能 低 消 費 電 力 を 実 現 しております したがって RMLV0816BGBG

More information

Quartus II はじめてガイド - デバイス・プログラミング方法

Quartus II はじめてガイド - デバイス・プログラミング方法 - Quartus II はじめてガイド - デバイス プログラミング方法 ver. 9.1 2010 年 1 月 1. はじめに この資料では Quartus II の Programmer の操作方法を紹介しています Programmer を使用し デバイスにプログラミング ( デバイスへの書き込み ) を行います アルテラのデバイスへデータを書き込むときには プログラミング ハードウェアを使用します

More information

LTC 自己給電絶縁型コンパレータ

LTC 自己給電絶縁型コンパレータ AC 120V TECCOR 4008L4 OR EUIVALENT NEUTRAL 2N2222 HEATER 25Ω 150Ω 1k 1N4004 2.5k 5W 5.6V R1 680k 390Ω 100µF LE 47k C1 0.01µF ZC ZC COMPARISON > R = R O e B (1/T 1/T O ) B = 3807 1µF THERM 30k YSI 44008

More information

quattro.PDF

quattro.PDF Quattro USB Audio Interface 2 M-AUDIO 3 Windows Windows 98 SE/ Windows ME/ Windows 2000/ Windows XP Platinum III 500MHz/ 96kHz Platinum II 400MKz/ 48kHz 128MB RAM / 96kHz 64MB RAM/ 48kHz Macintosh USB

More information

16-Bit, Serial Input Multiplying Digital-to-Analog Converter (Rev. B

16-Bit, Serial Input Multiplying Digital-to-Analog Converter (Rev. B DAC8811 www.tij.co.jp ± ± µ ± µ ± V REF CS Power-On Reset DAC8811 D/A Converter 16 DAC Register 16 R FB I OUT CLK SDI Shift Register GND DAC8811C ±1 ±1 MSOP-8 (DGK) 4to 85 D11 DAC8811ICDGKT DAC8811C ±1

More information