MAX IIデバイスのIEEE (JTAG)バウンダリ・スキャン・テスト
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- かんじ さかいざわ
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1 3. MAX II IEEE 49. JTAG MII54-.6 PCB PCB Bed-of-nails PCB 98 Joint Test Action Group JTAG IEEE Std. 49. BST PCB BST 3 3. IEEE Std. 49. Serial Data In Boundary-Scan Cell IC Pin Signal Serial Data Out Core Logic Core Logic Interconnection to Be Tested JTAG Device JTAG Device 2 Altera Corporation Preliminary
2 IEEE Std. 49. BST MAX II IEEE Std. 49. BST 3 2 IEEE Std. 49. BST 3 5 IEEE Std IEEE Std. 49. BST 3 9 JTAG I/O 3 2 BST 3 2 IEEE Std. 49. BST 3 2 IEEE Std BSDL MAX II BST IEEE Std. 49. MAX II IEEE Std. 49. Test Access Port TAP IEEE 532 IEEE Std.49. BST IEEE Std. 49. BST IEEE Std. 49. BST MAX II TDI TDO TMS TCK 3 MAX II TRST 3. IEEE Std. 49. / TDI () TCK TDO TCK TMS () TAP TCK TCK TMS TMS TCK 3 2 Altera Corporation MAX II 27 2
3 MAX II IEEE 49. JTAG 3. IEEE Std. 49. / TCK (2) BST 3 : () TDI TMS (2) TCK IEEE Std. 49. BST TDI TDO Altera Corporation mamax II
4 IEEE Std. 49. BST 3 2 IEEE Std IEEE Std. 49. Instruction Register TDI UPDATEIR CLOCKIR SHIFTIR TDO TMS TCK TAP Controller UPDATEDR CLOCKDR SHIFTDR Instruction Decode Data Registers Bypass Register Boundary-Scan Register () a Device ID Register ISP Registers 3 2 : () MAX II MAX II JTAG IEEE Std IEEE Std. 49. BST TAP TMS TCK TAP TDI TDO TDI 3 4 Altera Corporation MAX II 27 2
5 MAX II IEEE 49. JTAG IEEE Std. 49. TDI TDO MAX II I/O 3 MAX II MAX II JTAG 3 3 IEEE Std Internal Logic Each peripheral element is either an I/O pin, dedicated input pin, or dedicated configuration pin. TAP Controller TDI TMS TCK TDO MAX II I/O 4 JTAG MAXII I/O BSC 3 BSC OUTJ OEJ Altera Corporation mamax II
6 IEEE Std. 49. PIN_OUT PIN_OE IEEE Std. 49. BST SHIFT CLOCK UPDATE TAP MODE SDISDO TDI TDO 3 4 MAX II I/O 3 4. IEEE Std. 49. BST MAX II I/O BSC SDO INJ PIN_IN Input From or To Device I/O Cell Circuitry And/Or Logic Core OEJ OE OE PIN_OE OUTJ PIN_OUT Buffer Pin SHIFT CLOCK UPDATE HIGHZ MODE Global Signals SDI Capture Registers Update Registers 3 6 Altera Corporation MAX II 27 2
7 MAX II IEEE 49. JTAG 3 2 MAX II 3 2. MAX II () OE OE I/O OUTJ OEJ PIN_IN PIN_OUT PIN_OE 3 2 : () TDI TDO TMS TCK VCC GND JTAG MAX II JTA TDI TDO TMS TCK VCCINT VCCIO GNDINT GNDIO IEEE Std. 49. BST MAX II IEEE Std. 49. BST SAMPLE/PRELOAD EXTEST BYPASS IDCODE USERCODE CLAMP HIGHZ BST BST MAX II JTAG IEEE Std. 49. TAP TCK 6 TMS IEEE Std TAP Altera Corporation mamax II
8 IEEE Std. 49. BST 3 5. IEEE Std. 49. TAP TMS = TEST_LOGIC/ RESET TMS = SELECT_DR_SCAN TMS = SELECT_IR_SCAN TMS = RUN_TEST/ IDLE TMS = TMS = TMS = TMS = TMS = CAPTURE_DR TMS = CAPTURE_IR TMS = TMS = SHIFT_DR TMS = SHIFT_IR TMS = TMS = TMS = EXIT_DR TMS = TMS = EXIT_IR TMS = TMS = PAUSE_DR TMS = PAUSE_IR TMS = TMS = TMS = TMS = EXIT2_DR TMS = EXIT2_IR TMS = TMS = TMS = UPDATE_DR TMS = UPDATE_IR TMS = TMS = 3 8 Altera Corporation MAX II 27 2
9 MAX II IEEE 49. JTAG TAP TEST_LOGIC/RESET BST IDCODE TAP TEST_LOGIC/ RESET TAP 5 TCK TMS High TEST_LOGIC/RESET TEST_LOGIC/ RESET TAP TCK TMS High 3 6 IEEE Std IEEE Std. 49. () TMS TDI t JCP tjpsu t JPH t JCH t JCL TCK TDO t JPZX t JPCO t JPXZ Signal to Be Captured Signal to Be Driven t JSSU t JSH t JSZX t JSCO t JSXZ 3 6 : () MAX II DC IEEE Std. 49. TAP SHIFT_IR TDI 3 7 TCK TMS TDI TDO TAP RESET TMS TAP SHIFT_IR Altera Corporation mamax II
10 IEEE Std. 49. BST 3 7. TCK TMS TDI TDO TAP_STATE RUN_TEST/IDLE SELECT_IR_SCAN SELECT_DR_SCAN TEST_LOGIC/RESET CAPTURE_IR SHIFT_IR EXIT_IR TDOSHIFT_IR SHIFT_DR TDO TCK TCK SHIFT_IR TDO TCK TDO SHIFT_IR TAP TMS Low SHIFT_IR SHIFT_IR TCK TDI EXIT_IR EXIT_IR TMS High EXIT_IR TDO TDO SHIFT_IR SHIFT_DR TAP SAMPLE/PRELOAD EXTEST BYPASS 3 MAX II TDI TMS TCK JTAG BST ISPTAP TMS High kω 3 Altera Corporation MAX II 27 2
11 MAX II IEEE 49. JTAG TCK Low kω TDI MAX II MAX II SAMPLE/PRELOAD SAMPLE/PRELOAD EXTEST 3 8 SAMPLE/PRELOAD Altera Corporation mamax II
12 IEEE Std. 49. BST 3 8. IEEE Std. 49. BST SAMPLE/PRELOAD SDO INJ PIN_IN Input OEJ OE OE PIN_OE OUTJ PIN_OUT Buffer Pin SHIFT CLOCK UPDATE HIGHZ MODE Global Signals SDI Capture Registers Update Registers (Capture Phase) SDO INJ PIN_IN Input OEJ OE OE PIN_OE OUTJ PIN_OUT Buffer Pin SHIFT CLOCK UPDATE HIGHZ MODE Global Signals SDI Capture Registers Update Registers (Shift and Update Phase) 3 2 Altera Corporation MAX II 27 2
13 MAX II IEEE 49. JTAG TDO TDI EXTEST 3 4 EXTEST 3 9 SAMPLE/PRELOAD SAMPLE/PRELOAD TDI TAP CAPTURE_DR SHIFT_DR TMS Low TDO TDI TDO 3 9 TDI TDO TMS 2 TCK High TAP UPDATE_DR DEV_OE OE SAMPLE/PRELOAD I/O Altera Corporation mamax II
14 IEEE Std. 49. BST 3 9. SAMPLE/PRELOAD TCK TMS TDI TDO SHIFT_IR SHIFT_DR TAP_STATE Instruction Code EXIT_IR SELECT_DR_SCAN UPDATE_IR CAPTURE_DR Data stored in boundary-scan register is shifted out of TDO. After boundry-scan register data has been shifted out, data entered into TDI will shift out of TDO. EXIT_DR UPDATE_DR EXTEST EXTEST SAMPLE/PRELOAD EXTEST High Low 3 EXTEST 3 4 Altera Corporation MAX II 27 2
15 MAX II IEEE 49. JTAG 3. IEEE Std. 49. BST EXTEST SDO INJ PIN_IN Input OEJ OE OE PIN_OE OUTJ PIN_OUT Buffer Pin SHIFT CLOCK UPDATE HIGHZ MODE Global Signals SDI Capture Registers Update Registers SDO (Capture Phase) INJ PIN_IN Input OEJ OE OE PIN_OE OUTJ PIN_OUT Buffer Pin SHIFT CLOCK UPDATE HIGHZ MODE Global Signals SDI Capture Registers Update Registers (Shift and Update Phase) Altera Corporation mamax II
16 IEEE Std. 49. BST EXTEST SAMPLE/PRELOAD EXTEST EXTEST EXTEST SAMPLE/PRELOAD TDO 3 EXTEST SAMPLE/PRELOAD TDO TDI TDO 3. EXTEST TCK TMS TDI TDO SHIFT_IR SHIFT_DR TAP_STATE Instruction Code EXIT_IR SELECT_DR_SCAN UPDATE_IR CAPTURE_DR Data stored in boundary-scan register is shifted out of TDO. After boundry-scan register data has been shifted out, data entered into TDI will shift out of TDO. EXIT_DR UPDATE_DR BYPASS BYPASS 3 2 TAP SHIFT_DR TCK TDI TDO 3 6 Altera Corporation MAX II 27 2
17 MAX II IEEE 49. JTAG 3 2. BYPASS TCK TMS TDI TDO Bit Bit 2 Bit 3 Bit Bit 2 Bit n TAP_STATE SHIFT_IR EXIT_IR SELECT_DR_SCAN Instruction Code UPDATE_IR CAPTURE_DR SHIFT_DR Data shifted into TDI on the rising edge of TCK is shifted out of TDO on the falling edge of the same TCK pulse. EXIT_DR UPDATE_DR IDCODE IDCODE IEEE Std. 49. IDCODE 32 ID TDI TDO IDCODE MAX II IDCODE MAX II JTAG USERCODE USERCODE IEEE Std. 49. UES TDI TDO UES 32 USERCODE ID UES ID USERCODE Altera Corporation mamax II
18 IEEE Std. 49. BST USERCODE CFM SRAM USERCODE SRAM ISP CFM USERCODE USERCODE USERCODE SRAM ISP SRAM CFM USERCODE SRAM Quartus II JTAG Auto Usercode USERCODE Assignments Device Device Device and Pin Options General Auto Usercode CLAMP CLAMP TDI TDO I/O I/O CRAMP HIGHZ HIGHZ I/O JTAG TDI TDO I/O I/O HIGHZ 3 8 Altera Corporation MAX II 27 2
19 MAX II IEEE 49. JTAG JTAG I/O JTAG V CCIO TDO V CCIO MAX II TDO I/O V CCIO V CCIO 3.3 V 5.-V V CCIO TTL V IH 3.3 V CCIO 5.-V V CCIO MAX II JTAG I/O V CCIO.5 V.8 V 2.5 V 3.3 V MultiVolt TM I/O MAX II MAX II V CCIO JTAG TDI TDO V CCIO V CCIO JTAG JTAG TDO JTAG 3 3 JTAG 3 3. JTAG Must be 5.-V Tolerant Must be 3.3-V Tolerant TDI 5.-V V CCIO 3.3-V V CCIO 2.5-V V CCIO Tester TDO Level Shifter.5-V V CCIO.8-V V CCIO Shift TDO to Level Accepted by Tester if Necessary Must be.8-v Tolerant Must be 2.5-V Tolerant Altera Corporation mamax II
20 BST BST I/O BSDL Quartus II. Assignments Settings 2. Category Assembler 3. Always Enable Input Buffers IEEE Std. 49. BST MAX II IEEE Std. 49. BST BST ISP IEEE Std IEEE Std. 49. MAX II JTAG 3 3. IEEE Std. 49. JTAG () TMS TCK TDI TDO VCC (2) GND (3) VCC (2) 3 3 : () MAX II JTAG JTAG (2) VCC V CCIO (3) TCK High TCK High TMS TCK High TCK Low 3 2 Altera Corporation MAX II 27 2
21 MAX II IEEE 49. JTAG IEEE Std. 49. IEEE Std. 49. SHIFT_IR TDO TAP TAP SHIFT_IR TAP SHIFT_IR RESET TMS VCC GND JTAG EXTEST EXTEST SAMPLE/ PRELOAD OEJ OUTJ ISPEXTEST SAMPLE/PRELOAD ISP ISP BSDL VHDL BSDL IEEE Std. 49. BST BSDL IEEE Std. 49. MAX II BSDL Altera Corporation mamax II
22 MAX II IEEE Std. 49. BST IEEE Std. 49. EXTEST SAMPLE/PRELOAD BYPASS Institute of Electrical and Electronics Engineers, Inc. IEEE Standard Test Access Port and Boundary-Scan Architecture (IEEE Std ). New York: Institute of Electrical and Electronics Engineers, Inc., 2. MAX II DC MAX II MAX II MAX II JTAG MAX II MAX II 3 22 Altera Corporation MAX II 27 2
23 MAX II IEEE 49. JTAG & 27 2 v v v.4 IEEE Std. 49. BST 26 7 v.3 BST 25 6 v.2 USERCODE BST 25 v v. Altera Corporation mamax II
24 3 24 Altera Corporation MAX II 27 2
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