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3 ENTRAN ENTRAN / DRAM 2 3 () 4 (off chip) MOS Tr 5 6 / SSD /

4 Ⅲ. 研究開発成果 3.3 研究開発項目毎の成果 2 不揮発アーキテクチャの研究開発 不揮発アーキテクチャの研究開発 実施者 : 中央大学, エルピーダメモリ (20 年度のみ ) 目的 研究開発項目 で得られたメモリを用い 現行のアーキテクチャの消費電力に対し実質上 / 以下に削減する不揮発アーキテクチャの構成事例を提供 実施内容 仮想デモシステムの開発プラットフォームCADの構築 とフラッシュメモリのハイブリッド構成の低電力メモリシステムを提案し 電力 / 以下を実現 SSD controller DRAM SCM () flash memory TSV Host PCI Express, SATA, SAS, USB, SD 機能記述モデルを組み合わせた仮想デモシステムを開発最適なアーキテク CPU チャ の仕様 SRAM を探索 ECC バスインタフェース インタフェース ウエア レベリング DRAM フラッシュメモリ システムレベルの消費電力 性能等を評価 RAM Tables: Addr. translation Wear-leveling USFT MRU SSD controller Channel I/O Ready/Busy, WE, RE, Channel 2 I/O Ready/Busy, WE, RE, I/O Ready/Busy, WE, RE, Chip #0 結果 データサイズ 書き込み頻度に応じて最適な書き込みを選択 断片化したデータ 頻繁に書き換えるデータはに記憶 大きなデータ アクセスが少ないデータはフラッシュメモリに書き込む 従来のSSD 提案するSSD 書き込み性能 : x 6 # #2 #3 only + (AF+MRU+RAAF) ストレージの断片化を抑制 への要求アクセス時間 3us 書き換え回数 5 回容量 8Gbit B/s) Write performance (MB SSD total capacity x Normalized write data size y (J/MB) Write energy 電力 :93% 削減 フラッシュメモリの書き換え回数 0.6 SSD total 0.4 capacity Normalized write data size 成果 従来技術 しきい値 40% で に書き込み 可変しきい値 書き込みデータ量 フラッシュメモリの書き換え回数 : x /7-93% -79% ストレージの交換コストを削減 (~ x /7) 電力 / 以下を達成電力 93% 削減 性能 倍増加 信頼性 7 倍を同時に達成 のスペックを明確化し 研究 にフィードバックアクセス時間 3us 書き換え回数 5 回 容量 8Gbit 実用化するアプリケーションでのアルゴリズムの最適化 事業原簿 :9 ページ 24 課題 Ⅲ. 研究開発成果 3.3 研究開発項目毎の成果 高速不揮発メモリの開発 ) 単体メモリセル評価 実施者 : エルピーダメモリ, 産総研, シャープ 目的 書き込み電流 uaを目指したメモリセル抵抗素子膜の成膜プロセス条件の最適化 高速書き込みなどの 特性の確認 及び 書き換え回数 データ保持特性などの信頼度データ取得 実施内容 中規模アレイTEGと同等のメモリセルをTR 構成で評価 ( 下部電極サイズ :nmφ) ) 試作 TATを短縮し 早期のプロセスフィードバックを実現 結果 低電流動作 ~20uA/cell の実力把握 ability (%) Cu umulative Proba I SET =22uA I RESET =27uA ability (%) Cu umulative Proba LRS HRS k k Current (ua) Resistance (a.u) 結果 2 高速書き込み nsecでの高速 & 低電流書き込み達成 抵抗 ET パルス印加後 (a.u) S k k 0 ns E8 サイクル書き換え耐性 (no Verify) Resista ance (a.u) 0k k k 0 HRS LRS SET パルス幅 (sec) Iset 22uA Iset 28uA.E-08.E-07.E-06.E-05.E-04.E-03-0 K K 0K M M Switching Cycle 成果 8 サイクル達成 低電流動作, 高速書き込み,SCM 実用化目標以上の書き換え耐性を確認 更なる微細化セル対応用に電流低減を目指す 事業原簿 :46 ページ 25 課題 0M

5 Ⅲ. 研究開発成果 3.3 研究開発項目毎の成果 高速不揮発メモリの開発 2)- 中規模アレイチップ開発 評価 実施者 : エルピーダメモリ, シャープ 目的 64Mbit の容量を持つアレイ TEG にて 特性ばらつきの低減及び信頼性データの蓄積を行う 実施内容 設計最小寸法 65nm プロセスで 選択デバイスにプレーナータイプの MOS Tr. を使用 結果 Cumulative Frequency (% %) 抵抗分布 (w/ Verify) LRS HRS x % HRS/LRS のクロスポイントは 0.003% 素子の改善と合せ Verifyの最適化を進める % Failure Rate (s) Time to 結果 2 E..0 成果 k k Resistance (a.u) 事業原簿 :47ページ E9 E7 E5 Data Retention E /kt 240 の実力把握 課題 不揮発メモリとして 240 を実現 抵抗分布の改善 tail bit の不良解析 Verify 最適化ほか推進中 240 year year 26 Ⅲ. 研究開発成果 3. 研究開発項目毎の成果 高速不揮発メモリの開発 2)-22 中規模アレイ縦 MOS アレイ TEG 開発 評価 実施者 : エルピーダメモリ, シャープ 目的結果 2 大容量プロトタイプで用いるセル構造プ ( 設計最小寸法 40nm プロセス & 選択デバイスにセルサイズが4F2となる縦 MOS Tr. 適用 ) を用いた設計と開発 Gbitの容量を持つアレイでの特性評価 結果 < 縦 MOS アレイセル構造 > LBL (Local Bit Line) WL (Word Line) SP (Source Plate) Memory Cell //BL LBL (Local Bit Line) 最小寸法 40nm Contact Plug Si pillar WL (Word Line) SP (Source Plate) Memory Cell //WL cy (%) ive Frequen Cumulat 99 抵抗分布 HRS Forming 6 倍 LRS 0 k k Resistance (a.u) 縦 MOS アレイでスイッチング特性確認 抵抗分布は今後改善予定 40nmプロセスでの微細セル試作完了 40nmプロセス,4F2セルの試作成功 成果 ギガビットアレイで 特性を確認 ( 断面 TEM) ストレージクラスメモリ実現への可能性を提示課題抵抗分布の改善 ( セルトランジスタ周りのプロセス改善ほか ) 事業原簿 :ページ 27

6 Ⅲ. 研究開発成果 3. 研究開発項目毎の成果 高速不揮発メモリの開発 3) 大容量プロトタイプチップ設計 実施者プ設計 実施者 : エルピーダメモリ 目的結果 2 不揮発アーキテクチャ に適用可能な大容量プロトタイプ チップ全体シミュレーションにより動作確認シ チップの設計 目標仕様に対するシミュレーション結果は以下の通り 項目 目標 シミュレーション結果 ページプログラム時間 (typical) 8us 8.48us ブロック消去時間 (typical) 0.5ms 0.78ms 結果 8Gb プロトタイプチップ設計 8.02mm stアクセス時間 (max.) us.2us シリアルアクセス時間 (min.) 5ns 5ns Din/Dout SDR Mode: 200MB/s 200MB/s スループット (max.) Toggle Mode: 400MB/s 400MB/s 動作電流 Burst 動作電流 2 SDR Mode: ma Toggle Mode: 200mA ma 46.3mA (@tck=5ns) 8.5mA (@tck=ns) Program:49.22mA Erase:24.85mA スタンバイ電流 (max.) ua 9uA.95mm チップ面積 :95.839mm 2 成果課題 8Gb プロトタイプチップ設計完了 目標仕様未達項目について チップ内動作の最適化を行なう 事業原簿 :5 ページ 28