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1 EDA EDA Electric Design Automation LSI LSI FPGA Field Programmable Gate Array Verilog HDL FPGA Verilog HDL EDA 2 10 BCD: Binary Coded Decimal 3 1 BCD LSI 2 Verilog HDL 3 EDA EDA

2 LSI LSI FPGA Verilog HDL Verilog HDL always EDA FPGA EDA Verilog-XL Design Compiler FPGA Altera DE Altera QuartusII EDA Verilog HDL FPGA

3 5 EDA FPGA Altera DE Verilog HDL : :

4 1 1.1 LSI LSI CPU LSI LSI LSI LSI LSI LSI LSI CAD Computer Aided Design HDL: Hardware Description Language 1.2 HDL RTL: Register Transfer Level HDL HDL VHDL, Verilog HDL 1

5 1: LSI VHDL VHSIC Very High Speed Integrated Circuit VHDL: VHSIC Hardware Description Language HDL VHDL Ada Verilog HDL Cadence Verilog XL Verilog HDL C VHDL IEEE Std-1076 VHDL87 Std-1164 VHDL93 Verilog HDL IEEE Std-1364 NTT SFL LSI PARTHENON PARTHENON SFL LSI LSI HDL UDL/I C, C++, Java 1.3 LSI 1 LSI 2

6 1.3.1 RTL: Register Transfer Level AND OR NOT LSI

7 1.3.5 LSI FPGA LSI LSI FPGA Field Programmable Gate Array FPGA FPGA FPGA LSI FPGA FPGA FPGA LSI 4

8 2 Verilog HDL 2.1 Verilog HDL Verilog HDL C Verilog HDL S1 0 1 D0 D1 Y Verilog HDL /* */ // Verilog HDL module, module mux21 ( ) ( ) C ANSI K&R S1, D0, D1 Y Y ~, &, Verilog HDL *.v 2.2 Verilog HDL reg, wire reg wire reg /* * * mux21.v * * 2-1 * * (2-1 ) * * */ module mux21 (S1, D0, D1, Y); // input S1, D0, D1; // S1, D0, D1 output Y; // Y // Multiplexer body // Y = ((not S1) and D0) or (S1 and D1) assign Y = (~S1 & D0) // ( S1 & D1); // assign module 2: 2-1 5

9 &, bitwise AND, OR a & b ~ bitwise NOT ~a ^ bitwise XOR a ^ b { } {a, b} &,, ^ AND, OR, XOR &a a[n] & a[n-1] &... & a[0] ~&, ~ NAND, NOR ~& a ~(a[n] & a[n-1] &... & a[0]) +,-,*,/,% a + b ==,!=, === a == b >, >=, <, <=, = a > b? : (a>=b)? a : b <<, >> a << 2 [n:m] / a[3:2] {a[3], a[2]} 10 0, 1, 29 n bxx n 2 2 b01 n hxx n ha5a 3: Verilog HDL input, output, inout, reg, wire Verilog HDL 1 0, 1, x, z 4 x z [3:0] C 3 C {a, b} & a, a [0:255] wire, reg wire assign?: always if, case, casex 2.3 always Verilog HDL always always if 2 Y always or D0 or D1) begin Y = (~S1 & D0) ( S1 & D1); ) ( ) posedge negedge or always reg always = <= 6

10 begin - reg 1 always Y <= X; Z <= Y; Z Y X Y reg always reg always always always wire always assign always assign always 1 always assign Z = X & Y; t X X(t) Z(t + ) = X(t) & Y (t) 2.5 always reg clock) / 7

11 /* * * counter2.v * * 2-bit * * */ /* reset == 0, * * i0 == 1, clk */ module counter2 (reset, clk, i0, y0, y1); // input reset, clk, i0; // output y0, y1; // // flip-flop reg r0, r1; // flip-flop (1-bit ) // Counter body /* * * */ assign y0 = r0; // assign y1 = r1; // assign /* or * * * * flip-flop */ clk or negedge reset) begin if (reset == 1 b0) begin // reset == 0 (binary, 1), r0 <= 1 b0; r1 <= 1 b0; // r0r1 = 00 else begin if (i0 == 1 b1) begin /* i0 == 1 (binary, 1), * * r1r0 = */ r0 <= ~r0; // r0 = not t0 // r1 = ((not r0) and r1) or (r0 and (not r1)) r1 <= ((~r0) & r1) (r0 & (~r1)); module 4: 2 Verilog HDL FPGA r0, r1 clk, reset, i0 y0, y1 y0, y1 Verilog HDL 8

12 st0, st1, st2, st3 2 st case?: st always assign 1 always assign Verilog HDL module counter2 counter2a, counter2b 2 counter2a "11" counter2b include counter2a, counter2b 2.8 HDL HDL 7 2 counter2 counter2 reset, clk, i0 "#" always initial 1 clk 10ns 20ns # 9

13 /* * * counter2st.v * * * * 2-bit * * */ /* reset == 0, * * i0 == 1, clk */ // define define st0 2 b00 define st1 2 b01 define st2 2 b10 define st3 2 b11 module counter2st (reset, clk, i0, y0, y1); input reset, clk, i0; // output y0, y1; // // 2-bit reg [1:0] st; // 2-bit // // Counter body /* or * * * * flip-flop */ clk or negedge reset) begin if (reset == 1 b0) begin // reset == 0 (binary, 1), // st <= st0; else begin if (i0 == 1 b1) begin /* i0 == 1 (binary, 1), * * st = st0 st1 st2 st3 st0... */ case (st) st0: begin st <= st1; st1: begin st <= st2; st2: begin st <= st3; st3: begin st <= st0; case // clk or negedge reset) begin /* * * */ // assign assign {y1, y0} = (st == st0)? 2 b00 : ( (st == st1)? 2 b01 : ( (st == st2)? 2 b10 : 2 b11)); module 5: 10

14 /* * * counter4.v * * counter2.v * * 4-bit * * */ include "counter2.v" // counter2.v module counter4 (reset, clk, i0, y); // input reset, clk, i0; // output [3:0] y; // 4-bit wire counter2b_in; // 1-bit // module counter2 (reset, clk, i0, y0, y1) counter2 counter2a(reset, clk, i0, y[0], y[1]); counter2 counter2b(reset, clk, counter2b_in, y[2], y[3]); // Counter body // wire assign assign counter2b_in = y[0] & y[1]; module /* * * test_counter2.v * * 2-bit * * */ timescale 1ns / 1ns include "counter2.v" 6: 4 // / // 1 ns = 1/ sec // counter2.v module test ; //, // counter2 flip-flop(1-bit ) reg reset, clk, i0; // flip-flop // counter2 wire( ) wire y0, y1; // 1-bit // module counter2 (reset, clk, i0, y0, y1) counter2 counter2a(reset, clk, i0, y0, y1); // 20 always begin // 10 #10 clk = ~clk; initial begin // reset, clk, i0 reset = 1; clk = 0; i0 = 0; #20 reset = 0; i0 = 0; // 20 (20 ns) #20 reset = 1; i0 = 1; // 20 (20 ns) #80 $finish; // 80 (80 ns), module 7: 2 11

15 3 EDA FPGA 3.1 EDA ICE Linux Synopsys : VHDL VSS Verilog HDL VCS VHDL/Verilog HDL DC Cadence : HDL IUS SPR SOC / IC MentorGraphics : LSI Calibre Altera : FPGA 4 3 VLSI Design and Education Center, VDEC Altera Altera University Program VDEC GB CD-ROM VDEC LSI 1 LSI Altera University Program FPGA FPGA LSI LSI Synopsys Cadence Altera EDA ICE Linux EDA /pub1/jikken/eda2 /pub1/jikken/eda/cadsetup.csh.vdec 1. ln -s /pub1/jikken/eda/cadsetup.csh.vdec ~/ 2. source ~/cadsetup.csh.vdec source 12

16 3.1.2 Synopsys Design Compiler.synopsys dc.setup Design Compiler 8.synopsys dc.setup.synopsys dc.setup 1, AND OR set designer "nakamura" set company "Nagoya-U" set target_library [list lsi_10k.db] set link_library [list lsi_10k.db] set symbol_library [list generic.sdb lsi_10k.sdb] 8:.synopsys dc.setup 3.2 Verilog-XL Verilog HDL Cadence Verilog-XL 1. verilog -c Verilog HDL Verilog HDL 2. GUI verilog +gui Verilog HDL GUI SimVision Design Browser 1 - SimVision Console - SimVision 3. (a) Design Browser 1 - SimVision Design Browser Waveform 1 - SimVision 4. (a) Console - SimVision Simulation Reinvoke Simulator... reinvoke Arguments Yes 13

17 (b) Console - SimVision Simulation Set Breakpoint Time... SimVision: Set Breakpoint Stop at exact time: OK Verilog HDL timescale (c) Console - SimVision Simulation Run 5. 4.(a), 4.(b), 4.(c) 6. Design Browser 1 - SimVision File Exit SimVision killall verilog 3.3 Design Compiler Synopsys Design Compiler 1. design vision Design Compiler GUI Design Compiler design vision Tcl(Tool Command Language) CLI(Command Line Interface) design vision CLI design vision CLI 2. File Read... read file -f verilog Verilog HDL 3. 5 EDA 4. Design Compile Design... compile 5 EDA 5. File Save as... write -hierarchy -f verilog -o sold Japanese- Language Documents 14

18 3.4 FPGA 100% FPGA Altera DE Altera DE2 9 FPGA Altera Cyclone II Altera DE2 FPGA LED 8 7 LED 1 high 0 low LED 1 0 Cyclone II PS/2 XSGA Cyclone II USB USB Device USB Host Audio CODEC Mic In, Line In, Line Out TV Video In RS-232 SD IrDA LCD 8MB SDRAM 512KB SRAM 4MB PS/2 PS/2 6-pin mini-din 5, 2 pin VCC, GND 1, 3 pin MOUSE CLK, MOUSE DATA FLEX10K MOUSE CLK MOUSE DATA DE2 XSGA XVGA 15-pin D-sub 1, 2, 3 pin RED, GREEN, BLUE 13, 14 pin HORIZ SYNC, VERT SYNC 4, 5, 9, 15 pin No Connect 6, 7, 8, 10, 11 pin GND DE2 Linux USB DE2 AC DE Altera QuartusII Altera QuartusII Altera FPGA QuartusII DE2 0. Verilog HDL DE2 FPGA.qsf PC DE2 USB PC DE2 FPGA.cdf 15

19 図 9: Altera DE2 ボード 1. コンパイル 端末上で quartus sh --flow compile プロジェクト名 とし 論理合成 FPGA マッピングを行う コンパイルにより ストリーム アウト ファイル プロ ジェクト名.sof が得られる 2. ダウンロード DE2 ボードの電源を On にした後 端末上で quartus pgm プロジェク ト名.cdf とし FPGA へのダウンロードを行う ダウンロードは quartus pgm を 実行したマシンに接続されている DE2 ボードに対して行われる quartus pgm を実 行する前に DE2 ボードが接続されていること DE2 ボードが他の人により使用中で ないことを確認すること 上記手順の 1 は DE2 ボードが接続されていないマシンで も行える FPGA 用の開発ソフトウェアに関して何か変更が生じた時は下記の URL にその情報を掲 載するので その時はここを参照すること 16

20 4 EDA 1 FPGA FPGA EDA LSI : D0, D1 1 S1 1 : Y 1 S1 0 1 D0, D1 Y Verilog HDL 4.1 Verilog HDL mux21.v test mux21.v FPGA 4.4 DE2 FPGA DE2 sw0 S1 key0, key1 D0, D1 DE2 LED Y D1 S1 D0 Y S1 D0 D Y : Verilog HDL Verilog HDL Emacs, vi 17

21 Verilog HDL Verilog HDL Verilog HDL mux21 mux21.v test mux21.v /* * * test_mux21.v * * 2-1 * * */ timescale 1ns / 1ns include "mux21.v" // / // 1 ns = 1/ sec // mux21.v module test ; //, // mux21 flip-flop(1-bit ) reg S1, D0, D1; // flip-flop // mux wire( ) wire Y; // 1-bit // module mux21 (S1, D0, D1, Y) mux21 mux21a(s1, D0, D1, Y); initial begin // S1, D0, D1 S1 = 0; D0 = 0; D1 = 0; // 20 (20 ns) #20 S1 = 0; D0 = 1; D1 = 0; // 20 (20 ns) #20 S1 = 1; D0 = 1; D1 = 0; // 20 (20 ns) #20 S1 = 0; D0 = 0; D1 = 0; // 80 (80 ns), #80 $finish; module 11: verilog +gui test mux21.v GUI 18

22 (a) Design Browser 1 - SimVision Console - SimVision (b) Design Browser 1 - SimVision Design Browser Waveform 1 - SimVision (c) Console - SimVision Simulation Reinvoke Simulator... reinvoke Arguments Yes (d) Console - SimVision Simulation Set Breakpoint Time... SimVision: Set Breakpoint Stop at exact time: OK Verilog HDL timescale (e) Console - SimVision Simulation Run Waveform 1 - SimVision (f) Design Browser 1 - SimVision File Exit SimVision killall verilog design vision 12 Design Compiler GUI design vision 12: 19

23 Tcl(Tool Command Language) CLI(Command Line Interface) 12 design vision-t> CLI design vision CLI 2. File Read... read file -f verilog mux21.v mux21.v OK 13 design vision-t> 13: mux21.v compilation completed successfully. 3. Verilog HDL (a) Select Cells Top Design Schematic New Symbol View 14 20

24 14: mux21 (b) Schematic New Design Schematic View 15 mux21 15: mux21 4. LSI 21

25 (a) Design Compile Design... compile OK OK 16: (b) 17 17: mux21 5. (a) Design Report Area... report area OK 18 (b) Timing Report Timing... report timing OK 19 22

26 18: 19: 5 EDA 23

27 File Save as... write -hierarchy -f verilog -o.v 4.4 FPGA 3.4 DE2 FPGA 1. FPGA S1, D0, D1, Y FPGA IO DE2 FPGA mux21.v mux21.qsf URL 2. quartus sh --flow compile mux21 FPGA mux21.sof 3. mux21.sof FPGA mux21.cdf URL mux21.sof 4. quartus pgm mux21.cdf FPGA 5. LED 1 0 KEY0,1 0 1 SW0 1 0 FPGA URL 24

28 5 EDA EDA : x, y 16 cin 1 : sum 16 cout 1 x + y 1. Verilog HDL Verilog HDL always 16 Verilog HDL adder16.v test adder16.v (a) 4.3 design vision adder16.v (b) report timing, report area (c) Select Paths From/Throgh/To... report timing (d) set max delay 5 -to [all outputs] 5ns (e) set max area 5 5 (f)

29 /* * * adder16.v * * 16 * * */ module adder16 (x, y, cin, sum, cout); input [15:0] x, y; input cin; output [15:0] sum; output cout; assign {cout, sum} = x + y + cin; module 20: 16 /* * * test_adder16.v * * 16 * * */ timescale 1ns / 1ns include "adder16.v" module test; reg [15:0] x, y; reg cin; wire [15:0] sum; wire cout; // / // 1 ns = 1/ sec // adder16.v adder16 adder16a(x, y, cin, sum, cout); always begin #10 x = x + 100; always begin #5 y = y + 300; initial begin x = 0 ; y = 0 ; cin = 0; module 21: 16 26

30 5.2 = : clk 1 reset 1 x, y 16 cin 1 : sum 16 cout 1 x + y Verilog HDL Verilog HDL 16 Verilog HDL adder16s.v test adder16s.v (a) 4.3 adder16s.v (b) create clock -period 5 -name clk [get ports clk] set max delay 5 -to [all outputs] set max delay 5 -to [all registers -data pins] 5ns (c) set max area 5 5 (d) 100ns create clock set max delay

31 /* * * adder16s.v * * 16 * * */ module adder16s (clk, reset, x, y, cin, sum, cout); input [15:0] x, y; input clk, reset, cin; output [15:0] sum; output cout; reg [15:0] r0, r1; assign {cout, sum} = r0 + r1 + cin; clk or negedge reset) begin if (reset == 1 b0) begin r0 <= 0 ; r1 <= 0; else begin r0 <= x; r1 <= y; module 22: 16 /* * * test_adder16s.v * * 16 * * */ timescale 1ns / 1ns include "adder16s.v" module test ; reg reset,clk, cin; reg [15:0] x, y; wire [15:0] sum; wire cout; adder16s always begin #5 clk = ~clk; always begin #8 x = x + 100; y = y + 200; // / // 1 ns = 1/ sec // adder16.v adder16sa(clk, reset, x, y, cin,sum, cout); initial begin reset = 1; clk = 0; x = 0; y = 0; cin = 0 ; #20 reset = 0; #20 reset = 1; module 23: 16 28

32 Verilog HDL 1. 1 BCD 4 BCD , BCD : clk 1 reset 1 x 1 : bcd1 out clk BCD 8 BCD , BCD : clk 1 reset 1 x 1 : bcd2 out clk URL 29

33 2 1 Verilog HDL : clk 1 reset 1 x 1 : y : URL 30

34 Verilog HDL FPGA FPGA mux21.qsf set_location_assignment PIN_N25 -to S1 set_location_assignment PIN_G26 -to D0 set_location_assignment PIN_N23 -to D1 set_location_assignment PIN_AD12 -to Y key0, key1 D0, D1 0 S1 Y LED DE2 8.2 Altera DE2 DE2.qsf set location assignment PIN N2 -to clk 50MHz Verilog HDL module divider (clk, sysreset, clkin); input clk, sysreset; output clkin; reg [23:0] cnt; clk or negedge sysreset) begin if(sysreset == 1 b0) cnt <= 0; else cnt <= cnt + 1; assign clkin = ~cnt[22]; module 31

35 assign cnt 2 n 8.3 Verilog HDL Verilog HDL /********************/ /* shifter32_8_l2.v */ /********************/ // // sh_a[31:0]-> ->sh_y[7:0] // module shifter32_8_l2 (sh_a, sh_y); // input [31:0] sh_a; // 32-bit output [7:0] sh_y; // 8-bit //Body //2-bit assign sh_y = {sh_a[5:0], 2 b00}; module /**************/ /* mux32_32_32.v */ /**************/ // // d0[31:0]-> // d1[31:0]-> ->y[31:0] // s-> // module mux32_32_32 (d0, d1, s, y); // input [31:0] d0; // 32-bit d0 input [31:0] d1; // 32-bit d1 input s; // 1-bit s output [31:0] y; // 32-bit y // Multiplexer body // if (s == 0) y = d0; else y = d1; // assign assign y = (s == 1 b0)? d0 : d1; module 32

36 CPU /******************/ /* signext16_32.v */ /******************/ // // a16[15:0]-> ->y32[31:0] // module signext16_32 (a16, y32); // input [15:0] a16; // 16-bit output [31:0] y32; // 32-bit //Body // assign y32 = {a16[15], a16[15], a16[15], a16[15], a16[15], a16[15], a16[15], a16[15], a16[15], a16[15], a16[15], a16[15], a16[15], a16[15], a16[15], a16[15], a16[15:0]}; module CPU 32 ALU /*********/ /* alu.v */ /*********/ // // alu_a[31:0]-> // alu_b[31:0]-> ->alu_y[31:0] // alu_ctrl[2:0]-> ->alu_iszero // // // lw(load word) // sw(store word) // add // sub // and // or // slt(set on less than) // beq(blanch on equal) // alu_ctrl[2:0], // 010, add // 110, sub // 000, and // 001, or // 111, slt define ADD 3 b010 33

37 define SUB 3 b110 define AND 3 b000 define OR 3 b001 define SLT 3 b111 module alu (alu_a, alu_b, alu_ctrl, alu_y, alu_iszero); // input [31:0] alu_a; // 32-bit a input [31:0] alu_b; // 32-bit b input [2:0] alu_ctrl; // 3-bit ALU output [31:0] alu_y; // 32-bit y output alu_iszero; // 1-bit iszero (y==0? 1:0) reg reg [31:0] result; iszero; or alu_b or alu_ctrl) begin case (alu_ctrl) ADD: begin result = alu_a + alu_b; SUB: begin result = alu_a - alu_b; AND: begin result = alu_a & alu_b; OR: begin result = alu_a alu_b; SLT: begin result = (alu_a < alu_b)? 32 h : 32 h ; default: begin result = 0; case or alu_b or alu_ctrl or result) begin if (result == 0) begin iszero = 1; else begin iszero = 0; assign alu_y = result; assign alu_iszero = iszero; module 34

38 CPU PC 4 /***********/ /* plus4.v */ /***********/ // // inc_a[7:0]-> ->inc_y[7:0] // module plus4 (inc_a, inc_y); // input [7:0] inc_a; // 8-bit output [7:0] inc_y; // 8-bit assign inc_y = inc_a + 4; module CPU PC /********/ /* pc.v */ /********/ // // clock-> // reset-> // pc_next[7:0]-> ->pc[7:0] // module pc (clock, reset, pc_next, pc); // input clock, reset; //, input [7:0] pc_next; // 8-bit PC output [7:0] pc; // 8-bit PC reg [7:0] pc_reg; // PC // Always : // : clock, reset, pc_next // : pc_reg // : pc_reg clock or negedge reset) begin if (reset == 1 b0) begin pc_reg <= 8 b ; else begin pc_reg <= pc_next; assign pc = pc_reg; module 35

39 CPU /***************/ /* registers.v */ /***************/ // // clock-> // reset-> // reg_read_idx1[3:0]-> // reg_read_idx2[3:0]-> ->reg_read_data1[31:0] // reg_write_idx[3:0]-> ->reg_read_data2[31:0] // reg_write_enable-> // reg_write_data[31:0]-> // module registers (clock, reset, reg_read_idx1, reg_read_idx2, reg_write_idx, reg_write_enable, reg_write_data, reg_read_data1, reg_read_data2); input clock, reset; //, input [3:0] reg_read_idx1; // 1 input [3:0] reg_read_idx2; // 2 input [3:0] reg_write_idx; // input reg_write_enable; // (1)/ (0) input [31:0] reg_write_data; // output [31:0] reg_read_data1; // 1 output [31:0] reg_read_data2; // 2 // Registers (regs_0 = 0) reg [31:0] regs_1; reg [31:0] regs_2; reg [31:0] regs_3; reg [31:0] regs_4; reg [31:0] regs_5; reg [31:0] regs_6; reg [31:0] regs_7; reg [31:0] regs_8; reg [31:0] regs_9; reg [31:0] regs_10; reg [31:0] regs_11; reg [31:0] regs_12; reg [31:0] regs_13; reg [31:0] regs_14; reg [31:0] regs_15; // // 1 regs[0] 0 // assign reg_read_data1 = regs[1 15]; // assign reg_read_data1 = (reg_read_idx1 == 4 b0000)? 0 : ( (reg_read_idx1 == 4 b0001)? regs_1 : ( (reg_read_idx1 == 4 b0010)? regs_2 : ( (reg_read_idx1 == 4 b0011)? regs_3 : ( (reg_read_idx1 == 4 b0100)? regs_4 : ( (reg_read_idx1 == 4 b0101)? regs_5 : ( (reg_read_idx1 == 4 b0110)? regs_6 : ( (reg_read_idx1 == 4 b0111)? regs_7 : ( (reg_read_idx1 == 4 b1000)? regs_8 : ( (reg_read_idx1 == 4 b1001)? regs_9 : ( 36

40 (reg_read_idx1 == 4 b1010)? regs_10 : ( (reg_read_idx1 == 4 b1011)? regs_11 : ( (reg_read_idx1 == 4 b1100)? regs_12 : ( (reg_read_idx1 == 4 b1101)? regs_13 : ( (reg_read_idx1 == 4 b1110)? regs_14 : (regs_15))))))))))))))); // // 2 regs[0] 0 // assign reg_read_data2 = regs[1 15]; // assign reg_read_data2 = (reg_read_idx2 == 5 b00000)? 0 : ( (reg_read_idx2 == 5 b00001)? regs_1 : ( (reg_read_idx2 == 5 b00010)? regs_2 : ( (reg_read_idx2 == 5 b00011)? regs_3 : ( (reg_read_idx2 == 5 b00100)? regs_4 : ( (reg_read_idx2 == 5 b00101)? regs_5 : ( (reg_read_idx2 == 5 b00110)? regs_6 : ( (reg_read_idx2 == 5 b00111)? regs_7 : ( (reg_read_idx2 == 5 b01000)? regs_8 : ( (reg_read_idx2 == 5 b01001)? regs_9 : ( (reg_read_idx2 == 5 b01010)? regs_10 : ( (reg_read_idx2 == 5 b01011)? regs_11 : ( (reg_read_idx2 == 5 b01100)? regs_12 : ( (reg_read_idx2 == 5 b01101)? regs_13 : ( (reg_read_idx2 == 5 b01110)? regs_14 : (regs_15))))))))))))))); // Always : // : clock, reset, reg_write_idx, reg_write_enable, reg_write_data // : regs_1 regs_15 // : regs_1 regs_15 clock or negedge reset) begin if (reset == 1 b0) begin regs_1 <= 0; regs_2 <= 0; regs_3 <= 0; regs_4 <= 0; regs_5 <= 0; regs_6 <= 0; regs_7 <= 0; regs_8 <= 0; regs_9 <= 0; regs_10 <= 0; regs_11 <= 0; regs_12 <= 0; regs_13 <= 0; regs_14 <= 0; regs_15 <= 0; else begin if (reg_write_enable == 1 b1) begin // // regs[0] 0 // regs[1 15] = reg_write_data; // if (reg_write_idx == 4 b0001) begin regs_1 <= reg_write_data; if (reg_write_idx == 4 b0010) begin regs_2 <= reg_write_data; if (reg_write_idx == 4 b0011) begin regs_3 <= reg_write_data; if (reg_write_idx == 4 b0100) begin regs_4 <= reg_write_data; if (reg_write_idx == 4 b0101) begin regs_5 <= reg_write_data; if (reg_write_idx == 4 b0110) begin 37

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