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1 ばらつきの計測と解析技術 7 年 月 日設計基盤開発部先端回路技術グループ中西甚吾

2 内容. はじめに. DMA(Device Matrix Array)-TEG. チップ間 チップ内ばらつきの比較. ばらつきの成分分離. 各ばらつき成分の解析. まとめ

3 . はじめに 背景 スケーリングにともない さまざまなばらつきの現象が顕著化しており この先ますます設計困難化が予想される EDA ツール 回路方式 レイアウト手法等 さまざまな手法でばらつきを考慮 克服する技術が提案されている ばらつき考慮技術を効果的に適用するには ばらつきの実態を正しく把握する必要がある 目的 DMA(Device Matrix Array) -TEG を用いて nm ノード素子のばらつきを評価し ばらつきの特性を解析する

4 . DMA(Device Matrix Array)-TEG * TEG の概要 STARC にて開発されたばらつき解析用 TEG 多種類の素子をチップ内にアレイ状に配置 素子 アレイをスイッチで切り替えて測定できるため 短時間での測定が可能 * * Shin-ichi Ohkawa, Masakazu Aoki and Hiroo Masuda, Analysis and Characterization of Device Variations in an LSI Chip Using an Integrated Device Matrix Array, IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFACTURING, VOL. 7, NO., MAY

5 評価内容 nm ノードのばらつきを評価 項目 :Vth, Ids, Freq, Cap 8 8=8um =8um アレイサイズ :8um 8um アレイ数 :8 8 チップ数 :( ウエハ ) Chip A Chip A Chip B Chip B Chip C Chip C Cap Cap Freq Freq Ids Ids

6 . チップ間 チップ内ばらつきの比較 ウエハ内のチップ間とチップ内ばらつきの比較 Vth のばらつき <PMOS L d :nm, W d :.um> Vth のばらつき <PMOS L d :nm, W d :.um> Off Off Chip Chip Variation Vth [%] Vth [%] 7 On On Chip Chip Variation Chip No. 7 :Average Value :Min or Max Value Chip No. Tr サイズが小さくなるとチップ内ばらつきが大きくなる

7 チップ間とチップ内ばらつき比較 :Ids, Tpd Ids のばらつき <PMOS L d :nm, W d :.um> Tpd のばらつき Ring Oscillator <L d :nm, W d :.um, -Steps> Ids [%] Tpd [%] 7 Chip No. 7 Chip No. nm 世代では On Chip ばらつきが増大している 7

8 . ばらつきの成分分離 ばらつきの性質に応じて以下の 種類の成分に分離. Global 成分 (Off Chip) チップ間の平均値 ( 中央値 ) のばらつき成分 Average delay Average difference between chips. Random 成分 (On Chip) Chip チップの位置 距離に関係なくばらつく成分 スケーリングに伴い近年になって顕著化 小面積の回路で大きな問題 delay Correlation Chip to Chip : No Adjacent Area : No 8

9 . Systematic 成分 (On Chip) 空間内で緩やかに変動するばらつき成分 大規模回路での影響が懸念 delay Correlation Chip to Chip : No Adjacent Area : Yes. Deterministic 成分 (On Chip) Correlation Chip to Chip : Yes Adjacent Area : No ~ 以外のばらつき成分 レイアウト形状 製造に起因する再現性のあるばらつき 本来は統計量でない成分もある delay All chips have same relationship 9

10 ばらつきの成分分離イメージ [Global] チップ間ばらつき チップ内ばらつき Average of Chip C 成分に分離 Average of Chip A Average of Chip B 平均値化 [Random] [Systematic] [Deterministic]

11 . 各ばらつき成分の解析.. Global 成分 (Off Chip) ゲート容量の Global ばらつき C = ε s d ε = ε, s = L W, d = ox T ox Ref パターン L d :nm, W d :.um ΔW 感度小パターン L d :nm, W d :7.um ΔL 感度小パターン L d :7nm, W d :.um

12 ゲート容量の Global ばらつき Global Variation [%] Normalized by Typical value Chip No. Ref パターン ΔW 感度小 ΔL 感度小 L のばらつきがゲート容量の Global ばらつきに大きな影響を与えている

13 Vth の Global ばらつき PMOS L d :/9/nm, W d :.um 8 Global Variation [%] 9 Ld:nm Ld:9nm Ld:nm 9 Chip No. L d =nm の Vth だけばらつきの振る舞いが違う 異なる原因でばらついていることが予想される

14 Vth の Global ばらつき 8 Gate Cap L d :nm, W d :.um 8 Vth PMOS L d :9/nm, W d :.um Global Variation [%] 9 9 L の仕上がり 9 Chip No. Chip No. Vth PMOS L d :nm, W d :.um 8 Global Variation [%] 9 不純物の濃度 Global Variation [%] 9 9 L の仕上がり + 不純物の濃度 Chip No.

15 Ids の Global ばらつき 8 Ids PMOS L d :nm, W d :.um Global Variation [%] Global Variation [%] L の仕上がり Chip No. Vth PMOS L d :nm, W d :.um Gate Cap L d :nm, W d :.um Chip No. Vth(L の仕上がり + 不純物の濃度 )) Global Variation [%] 8 9 L のばらつきは 9 Tr Tr 特性の Global ばらつきに大きな影響を与えている Chip No.

16 .. Random 成分 (On Chip) ランダムに変動するばらつき成分 Vth : 不純物のゆらぎ 不純物原子数 不純物の空間分布 L T OX : LER(Line Edge Roughness) : OTV(Oxide Thickness Variation) 制御が困難

17 Vth の Random ばらつき PMOS Vth Random Variation 8 σvth[%] 8 / LW [um-] Vth の Random ばらつきは / LW にほぼ比例 チャネルに存在する不純物数のゆらぎが大きな影響を与えている 7

18 Vth の Random ばらつき PMOS Vth Random Variation 8 σvth[%] On Chip Random Variation On Chip All Variation / LW [um-] Vth の On Chip のばらつきの大部分が Random 成分 ばらつきが / LW に比例するため メモリなどの小面積の回路では深刻な問題クリティカルパスなどある程度回路段数が多い場合は 平均化の効果が期待できる 8

19 Ids の Random ばらつき Vth 7 S S S σids[%] Vth Vthと Ids Idsのランダム成分に強い負の相関.. / LW [um-] / LW [um-] On Chip On Random Chip Random Variation Variation On Chip All Variation Ids 7 S S S Ids の Random ばらつきは / LW にほぼ比例 Vth のばらつきが Ids の Random ばらつきに大きな影響を与えている 9

20 .. Systematic 成分 (On Chip) 空間内で緩やかに変動するばらつき成分 チップ内の素子は 距離に依存した相関係数で変動 異なるチップ間の同一場所は無相関 近接配置されたパスは相関が強く 遠接配置されたパスは相関が弱い 大規模回路での影響が懸念 相関が強い =Fail しにくい 相関が弱い =Fail しやすい

21 ゲート容量の Systematic ばらつき ΔW と ΔL の感度の異なる パターンの結果から ゲート容量の Systematic ばらつきの主な原因を調べる Ref パターン L d :nm, W d :.um ΔW 感度小パターン L d :nm, W d :7.um ΔL 感度小パターン L d :7nm, W d :.um S S S S S S S S S L のばらつきがゲート容量の Systematic ばらつきに大きな影響を与えている

22 R.O. の Systematic ばらつき Systematic Variation of Delay Time (Ring Oscillator L d :nm, W d :.um, Steps:) Chip A S S S Chip B Chip C S S 7 S L ゲート容量と Tpd のばらつきは Tpdの Systematic Systematic 成分に強い相関 R.O. R.O. の Systematic ばらつに大きな影響を与えている Systematic Variation of Gate Cap (L d :nm, W d :7.um) Chip A S S S Chip B Chip C S S 7 S

23 R.O. の Systematic ばらつき Systematic Variation of Delay Time (Ring Oscillator L d :nm, W d :.um, Steps:) Chip A S S S Chip B Chip C S S 7 S L 太 Tr Trの Vth Vthと不純物濃度の揺らぎは Tpd Tpdの Systematic Systematic 成分はほぼ無相関 R.O. R.O. の Systematic ばらつきにほとんど影響を与えていない Systematic Variation of Vth (PMOS L d :nm, W d :.um) Chip A S S 7 S Chip B 7 S S S Chip C S S 7 S

24 R.O. の Systematic ばらつき No Data No Data Systematic Systematic Variation Variation of of Delay Delay Time Time Ring Ring Oscillator Oscillator L L d :nm, d :nm, W d :.um, d :.um, Steps: Steps:

25 .. Deterministic 成分 (On Chip) ~ 以外のばらつき成分 レイアウト形状 製造に起因する再現性のあるばらつき 占有率 近接効果(OPC 応力 ウエル近接効果) IRドロップ 製造時の装置特性など 本来は統計量でない成分もあるが チップの動作のために考慮の必要がある 因果関係が明白なものは 設計時にフィードバックすることができれば原理的には対応可能 全てのチップで同じ傾向 delay Chip A Chip B Chip C

26 R.O. の Deterministic ばらつき DMA-TEG では同一のレイアウトをアレイ配置しているが Deterministic Variation of Delay Time (Ring Oscillator L d :nm, W d :.um, Steps:) 相関相関 : 大 S S S 相関相関 : 小 Deterministic Variation of Gate Cap (L d :nm, W d :7.um) S L - のばらつきは S R.O. のDeterministic ばらつに 7 S R.O. のDeterministicばらつに大きな影響を与えている Deterministic Variation of Vth (PMOS L d :nm, W d :.um) S - 不純物濃度の揺らぎは S R.O. のDeterministicばらつきに 7 S R.O. のDeterministicばらつきにほとんど影響を与えていない

27 まとめ. ばらつきの実態を把握するため DMA-TEG を用いて nm ノードのばらつきを評価した. ばらつきを性質ごとに 成分に分離し 各成分の解析を行った () Global 成分 (Off Chip) チップの平均 ( 中央値 ) のばらつき成分 不純物 L が主な原因 () Random 成分 (On Chip) チップの位置 距離に関係なくばらつく成分 不純物の揺らぎにより Vth が変動する効果が顕著 () Systematic 成分 (On Chip) 空間内で緩やかに変動する成分 L のばらつきが主な原因 () Deterministic 成分 (On Chip) レイアウト形状 製造に起因する再現性のあるばらつき 本 TEG では L のばらつきが主な原因 7

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