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のぶみつてっちがわら
5 years ago
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1 Software Driven Verification テストプログラムは C 言語で! SystemVerilog DPI-C を使えばこんなに便利に! 2011 年 9 月 30 日コントローラ開発本部コントローラプラットフォーム第五開発部宮下晴信

2 この資料で使用するシステム名製品名等は一般にメーカーや団体の登録商標などになっているものもありますなおこの資料の中ではトレードマークコピーライト等の表示は明記しておりません 2

3 目次検証という仕事 Software Driven Verification SystemVerilog DPI-C を利用してみる開発事例 3

4 検証という仕事

5 検証という仕事ハードウェアソフトウェア検証検証システムツール 5

6 仕事の詳細は? ハードウェアモデル作成 ( モデリング ) ソフトウェアシステムツールシナリオ作成 ( テストプログラム ) プログラム ( C C++ Java HVL HDL ) スクリプト ( 簡易言語汎用言語 : Perl/Ruby/Python ) 検証仕様書検証項目リスト作成テストベンチ作成データ / 期待値作成ツール作成自動化 ( 期待値生成シミュレーション期待値チェック ) 6

7 3 つの要素トップテストベンチモデルテストプログラム DUT チェッカ / モニタ 7

8 言語 : 1990 年代設計検証実装アサーションモデリングテストフロクラム HDL 前半 VHDL VHDL VHDL VHDL Verilog-HDL Verilog-HDL Verilog-HDL Verilog-HDL HVL 後半 VHDL e e e Verilog-HDL Vera Vera Vera 8

9 言語 : 2000 年代設計検証実装アサーションモデリングテストフロクラム C SystemC PSL SystemC SystemC 前半 VHDL Verilog-HDL e OVA e OpenVera e OpenVera SV SystemC SystemC SystemC 後半 SystemVerilog SVA SystemVerilog SystemVerilog DPI-C 9

10 Software Driven Verification

11 Software Driven Verification DUT にソフトウェア ( テストプログラム ) を使って検証するそこでテストプログラムを何で書いている? トップテストベンチモデルテストプログラム DUT チェッカ / モニタ 11

12 BFM によるテストプログラムの実行 HDL / HVL が利用できる Logic Simulator のみで実行可能である HDL / HVL / SystemC / SystemVerilog テストプログラム BFM DUT モデルチェッカー 12

13 ISS によるテストプログラムの実行実機と同じプログラムが利用できる ISS が重いと全体のシミュレーション速度が低下するテストプログラム ISS Assembler / C / C++ モデル BFM DUT チェッカー 13

14 Co-Simulation によるテストプログラムの実行 C/C++ などのソフトウェアでの言語が利用できるテストプログラムを別の CPU で実行すればシミュレーション速度の低下は少ないテストプログラム API Assembler / C / C++ モデル API BFM DUT チェッカー 14

15 テストプログラムの再利用 BFM ISS Co-Simulation テストフロクラム BFM フロック検証再利用テストフロクラム BFM チッフ検証再利用テストフロクラム BFM 結合検証 15

16 SystemVerilog DPI-C を利用してみる

17 SystemVerilog のいろいろな機能インターフェース機能カバレッジ同期機能 ( セマフォ / メイルホックス ) 制約付きランダム生成 SystemVerilog アサーション (SVA) DPI-C クラス記述量の削減 (.* によるホートハイント ) 17

18 SystemVerilog DPI-C を利用すると基本的には Co-Simulation によるテストプログラムの実行と同じ特別な仕組み ( 道具は必要なし ) C / C++ テストプログラム DPI-C SystemVerilog BFM BFM + DPI-C DUT モデルチェッカー 18

19 BFM と BFM+DPI-C の違い ( その 1) 各テストプログラムを使ってシミュレーションを実行するとき BFM の場合テストベンチのコンパイル / エラボレーションが必要 BFM+DPI-Cの場合テストプログラムはCコンパイラでコンパイルしシミュレーション時にオブジェクトファイルを -sv_libオプションで指定するだけ (HDL 側のコンパイル / エラボレーションは必要ない ) 19

20 BFM と BFM+DPI-C の違い ( その 2) テストプログラムのライブラリ化 BFM の場合 HDL コードでライブラリを構築し include ディレクティブでの取り込みになる BFM+DPI-C の場合 C/C++ でライブラリを構築し既存ライブラリなどのリンク可能 20

21 DPI-C によるテストプログラム SystemVerilog 側 C プログラム側 TB コード DUT コードテストプログラムユーザライブラリコンパイルシミュレーション環境とテストプログラムの分離コンパイル既存ライブラリエラボレーションリンクシミュレーション -sv_lib オプション共有ライブラリ 21

22 開発事例

23 開発事例 : 画像処理部の検証 IRQ CPU 検証対象 Register I/F DMA Func - F Func - E Func - D Func - C Func - B Func - A DMA Image Data I/F Memory 23

24 SystemVerilog DPI-C を使った検証環境 IRQ テストプログラムユーティリティ BFM + DPI-C 検証対象 Register I/F DMA Func - F Func - E Func - D Func - C Func - B Func - A DMA Image Data I/F Memory Model 24

25 プログラムと検証環境の関係入力 C テストプログラム出力入力データはテストプログラムが読み込む SV+DPI-C BFM 期待値出力データはテストプログラムが書き込む SV+DPI-C Model DUV SV+DPI-C Model 期待値ファイルはテストプログラムが読み込む 25

26 DPI-C によるテストプログラム ( その 1) Bus Functional Model module BFM(... ); DPI-C で C 言語とのインターフェースを定義する import DPI-C context task c_main(); export DPI-C task Bus_Load, Bus_Store, Bus_Wait; initial begin c_main(); // C 言語部 end task Bus_Store(.. ); endtask : Bus_Store task Bus_Wait(.. ); endtask : Bus_Wait test_prog.c int c_main(void) { // ここに // テストプログラムを // 書く task Bus_Load(.. ); endtask : Bus_Load endmodule : test_prog } return 0; 26

27 DPI-C によるテストプログラム ( その 2) SystemVerilog 側 C プログラム側 initial begin c_main(); end task Bus_Store(.. ); endtask : Bus_Store task Bus_Wait(.. ); endtask : Bus_Wait task Bus_Load(.. ); endtask : Bus_Load SV から C を Call C から SV を Call int c_main() { u_int32 addr, data; addr = 0x ; } data = 0x ; Bus_Store( addr, data ); Bus_Wait( 10 ); Bus_Load( addr, &data ); if( data!= 0x ) printf( Error n ); return 0; 27

28 シミュレータでの利用テストプログラムユーティリティ C 社 HDL シミュレータテストベンチ各種モデル検証対象 (HDL) M 社 HDL シミュレータ使用した 2 社のシミュレータ間ではテストプログラム / ユーティリティの変更無しで動作確認できた 28

29 アクセラレータでの利用 : Aldec 社 Riviera-PRO + HES Riviera-PRO C++ ソース ccomp -dpi *.c *.h SystemVerilog ソース VHDL/Verilog RTL alog *.sv -dpiheader *.h 同一の検証環境でデバッグ C++ オブジェクト Import Task Export Task SV オブジェクト RTL シミュレーションカーネルから直接ハードウェアにアクセス全自動のコンパイラソフトウェアクロック変換 /FPGA 分割 FPGA-2 HES5LX660EX Board FPGA-4 FPGA-5 HES Elite FPGA-0 FPGA-1 FPGA-3 アルデックジャパン株式会社様から掲載許可済 29

30 エミュレータでの利用 : EVE 社 Zebu-Server ZeBu-Server C テストベンチ PC DPI C ZeBu DPI C DPI C 信号モニタ波形ビューア SVA ~ 100KHz HDL アクセラレーション ~ 30,000KHz ZEMI-3 メモリエディタフルアクセス TB C++ DUT In ZeBu 日本イヴ株式会社様から掲載許可済ハードウェアデバッガ 30

31 テストプログラムの再利用テストフロクラム BFM Simulator 再利用テストフロクラム BFM Accelerator 再利用テストフロクラム BFM Emulator 31

32 32

Verilog HDL による回路設計記述

Verilog HDL による回路設計記述 Verilog HDL 3 2019 4 1 / 24 ( ) (RTL) (HDL) RTL HDL アルゴリズム動作合成論理合成論理回路配置配線ハードウェア記述言語シミュレーションレイアウト 2 / 24 HDL VHDL: IEEE Std 1076-1987 Ada IEEE Std 1164-1991 Verilog HDL: 1984 IEEE Std 1364-1995