Quartus II - デバイスの未使用ピンの状態とその処理

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つかさひろき
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Quartus II はじめてガイドデバイスの未使用ピンの状態とその処理 ver. 9.1 2010 年 6 月 1.

1 Quartus II はじめてガイドデバイスの未使用ピンの状態とその処理 ver 年 6 月 1. はじめにユーザ回路で使用していないデバイス上のユーザ I/O ピン ( 未使用ユーザ I/O ピン ) は Quartus II でコンパイルすることによりピンごとに属性が確定されますユーザは各未使用ユーザ I/O ピンがどのような状態 ( 属性 ) であるかに応じて基板上で適切な取り扱いをする必要がありますまた現段階で未使用のユーザ I/O ピンを将来性を見込んで他のデバイスとの結線をしておくため処置をしたい場合は各未使用ユーザ I/O ピンに適切な属性にしなければなりませんこれら未使用ユーザ I/O ピンの属性は Quartus II により制約を与えることで設定が可能ですこの資料ではデバイスの未使用ユーザ I/O ピンの属性を設定する方法をご紹介しますまたクロック専用ピンや JTAG ピン PLL 専用ピンを使用しない場合の取り扱い方法についてもご案内していますピンアサインをする際また基板レイアウトを検討する際にご利用くださいなおご使用になるデバイスのピン情報は以下の WEB ページより目的の資料を選択しご覧ください Pin-Out Files for Altera Devices 2. 未使用ピンの処理の確認デバイスの全ピンが Quartus II のコンパイルによりどのように処理されたかを確認するにはコンパイルレポート内の以下のセクションを参照してください Pin Name/Usage 項に記載されている内容から基板上の処理方法を確認します Pin Name/Usage 欄の表記内容は次頁をご参考ください ( コンパイル実行後に生成される.pin ファイルでも確認可能です ) Fitter ディレクトリ Pin-Out File の Pin Name/Usage Fitter ディレクトリ Resource Section All Package Pins の Pin Name/Usage Page 1 of 11 Altima Corporation

2 補足 1 : Pin Name/Usage 項の説明 Pin Name/Usage 項に記載されている表記に関する詳細を Compilation Report Fitter ディレクトリ Resource Section All Package Pins 上で F1 キー (Help メニュー ) よりご確認頂けます補足 2 : Help の設定方法 Quartus II ver.9.1 において Help は WEB ブラウザ上で閲覧します 1) Tools メニュー License Setup Internet Connectivity を選択します 2) Web browser 欄に使用する WEB ブラウザの実行ファイルの絶対パスを選択します ver 年 6 月 Page 2 of 11 Altima Corporation

3 3. 未使用ユーザ I/O ピンの処理方法デバイスの未使用ユーザ I/O ピンの属性はオプションで設定することができます設定方法は以下の 2 通りですデバイスの未使用ユーザ I/O ピン全ての属性を統一させる全体設定個々の未使用ユーザ I/O ピンに対してそれぞれに適当な属性を設定 ( リザーブ ) する個別設定 3-1. 全体設定 1 2 Assignments メニュー Device を選択します Device & Pin Options ボタンをクリックします ver 年 6 月 Page 3 of 11 Altima Corporation

3 4 Device and Pin Options ウィンドウの Unused Pins タブを選択しますプルダウンリストより属性を選択し OK ボタンをクリックします補足 3 : 属性の説明 As input tri-stated : ピンは入力ピンとして予約されます As input tri-stated with bus-hold : 入力ピンとして予約 ( バス

4 3 4 Device and Pin Options ウィンドウの Unused Pins タブを選択しますプルダウンリストより属性を選択し OK ボタンをクリックします補足 3 : 属性の説明 As input tri-stated : ピンは入力ピンとして予約されます As input tri-stated with bus-hold : 入力ピンとして予約 ( バスホールドオプション付 ) As input tri-stated with weak pull-up : 入力ピンとして予約 (Weak-Pull-Up レジスタ付 ) As output driving an unspecified signal : ピンは出力ピンとして予約され未定義の値を出力します As output driving ground : ピンは出力ピンとして予約され GND (Low) を出力しますバスホールド Weak Pull-Up レジスタについてはこのオプションをサポートしているデバイスのみ設定可能です実装時に基板上で設定に適した処理を行ってください 3-2. 個別設定リザーブピンの個別設定方法についてはアルティマ資料 : Quartus II はじめてガイド-ピンアサインの方法の未使用ユーザ I/O ピンの属性設定方法のセクションをご覧ください ( 技術情報サイト EDISON : にて公開中です ) ver 年 6 月 Page 4 of 11 Altima Corporation

5 4. 未使用クロック専用ピンの処理方法クロック専用ピンは入力属性ですので (Stratix ファミリを除く ) 使用しない場合には基板上で適切な処理が必要です未使用の場合にはデバイス外部で GND 接続もしくはプルダウンしてください詳細はコンパイル後のレポートファイルでご確認ください GND+ で明記されていますレポートファイルの確認方法は本紙 1 ページ 2. 未使用ピンの処理の確認をご参考くださいなお Stratix ファミリに関してはクロック専用ピンであっても入力属性専用でないピンがありますそのピンが未使用であった場合にはコンパイラレポートの結果に従ってくださいまた併せてご使用になるデバイスのピンリストやピンコネクションガイドラインをメーカのホームページより入手しご確認ください Pin-Out Files for Altera Devices Device Pin Connection Guidelines 未使用 JTAG ピンの処理方法 JTAG ピンは JTAG 回路の専用ピンです入力属性のピンが多いため使用しない場合には基板上で適切な処理が必要です以下は JTAG 回路未使用時におけるピン処理の推奨です (1) (2) JTAG 回路未使用時のピン処理 TCK TMS TDI TDO TRST (3) GND VCC VCC OPEN GND 1) MAX 7000S / AE / A / B の JTAG ピンはユーザ I/O ピンと兼用になっています Quartus II で JTAG 機能を使用しない設定になっている場合のみユーザ I/O ピンとして使用されますユーザ I/O ピンとして使用する設定で未使用だった場合には未使用ユーザ I/O ピンの処理方法に従ってください 2) MAX 7000 MAX 7000E は JTAG 機能をサポートしていません 3) Cyclone ファミリ Arria II GX MAX ファミリには TRST ピンは存在しません 6. 未使用 PLL 専用ピンの処理方法 PLL 専用ピンの処理方法についてはデータシートレポートファイルも併せてご確認くださいアルテラの FPGA デバイス (Stratix ファミリ Cyclone ファミリ Arria ファミリ ) には標準で PLL が搭載され PLL 専用ピンが用意されていますもし PLL を使用しない場合はそれらの専用ピンを適切に取り扱う必要がありますまた PLL を使用しても未使用の PLL 専用ピンがある場合には同様です未使用の PLL 専用ピンは基板上での対応のみとなります Quartus II の設定はありません各ファミリによりピン名や対応が異なりますのでご使用のデバイスファミリを必ずご確認ください ver 年 6 月 Page 5 of 11 Altima Corporation

6 6-1. Cyclone IV デバイスの処理方法 VCCA [1..8] 2.5V ( デジタルとは別 ) 2.5V ( アナログ ) GNDA [1..4] グラウンド GND ( デジタルとは別グラウンド ) GND VCCD_PLL [1..8] ( デジタル ) 1.0 / 1.2V 1 VCCINT CLK [4..15] 入力クロック入力ピン GND ( 入力のみ ) DIFFCLK [2..7] 入力クロック入力ピン GND ( 入力のみ ) PLL [1..8]_OUTp PLL [1..8]_OUTn クロック出力ピン 1 2 の内容は 10 ページに記載 6-2. Cyclone III デバイスの処理方法 VCCA [1..4] 2.5V ( デジタルとは別 ) 2.5V ( アナログ ) GNDA [1..4] グラウンド GND ( デジタルとは別グラウンド ) GND VCCD_PLL [1..4] ( デジタル ) 1.2V VCCINT CLK [0..15] 入力クロック入力ピン GND ( 入力のみ ) DIFFCLK [0..7] 入力クロック入力ピン GND ( 入力のみ ) PLL [1..4]_OUTp PLL [1..4]_OUTn クロック出力ピン 6-3. Cyclone II デバイスの処理方法 VCCA_PLL [1..4] 1.2V ( デジタルとは別 ) VCCINT GNDA_PLL [1..4] グラウンド GND ( デジタルとは別グラウンド ) GND GNDG_PLL [1..4] / GND_PLL [1..4] グラウンド GND GND CLK [0..15] 入力クロック入力ピン GND ( 入力のみ ) PLL [1..4]_OUTp PLL [1..4]_OUTn クロック出力ピン ver 年 6 月 Page 6 of 11 Altima Corporation

7 6-4. Cyclone デバイスの処理方法 VCCA_PLL [1..2] 1.5V ( デジタルとは別 ) VCCINT GNDA_PLL [1..2] グラウンド GND ( デジタルとは別グラウンド ) GND GNDG_PLL [1..2] グラウンド GND GND CLK0 CLK1 CLK2 CLK3 入力クロック入力ピン GND ( 入力のみ ) PLL [1..2]_OUTp PLL [1..2]_OUTn クロック出力ピン 6-5. Stratix IV デバイスの処理方法 (1) VCCA_PLL [L, R][1:4] VCCA_PLL [T, B][1:2] 2.5V ( デジタル用とは別 ) 2.5V VCCD_PLL [L R] [1:4] VCCD_PLL [T B] [1:2] 0.9V ( デジタル ) VCCINT CLK [ ] p 入力クロック入力ピン GND ( 入力のみ ) CLK [ ] n 入力上記のネガティブピン GND ( 入力のみ ) CLK [ ] p クロック入力ピン CLK [ ] n 上記のネガティブピン PLL_ [L1 L4 R1 R4] _CLKp PLL_ [L1 L4 R1 R4] _CLKn 入力 PLL_ [L1 L4 R1 R4] クロック入力ピン GND ( 入力のみ ) 入力上記のネガティブピン GND ( 入力のみ ) PLL_ [L1 L2 L3 L4 R1 R2 R3 R4 ] _CLKOUT0n PLL_ [L1 L2 L3 L4 R1 R2 R3 R4 ] フィードバック入力ピン PLL_ [L1 L2 L3 L4 R1 R2 R3 R4 ] _FB_CLKOUT0p 上記のネガティブピン PLL_ [L1 L2 L3 L4 R1 R2 R3 R4 ] フィードバック出力ピン PLL_ [T1 T2 B1 B2] _FBp/CLKOUT1 PLL [T1 T2 B1 B2] フィードバック入力ピン PLL [T1 T2 B1 B2] クロック出力ピン PLL_ [T1 T2 B1 B2] _FBn / CLKOUT2 上記のネガティブピン PLL_ [T1 T2 B1 B2] _CLKOUT [3 4] クロック出力ピン ver 年 6 月 Page 7 of 11 Altima Corporation

8 (2) PLL_ [T1 T2 B1 B2] _CLKOUT0p クロック出力ピン PLL_ [T1 T2 B1 B2] _CLKOUT0n 上記のネガティブピン 6-6. Stratix III デバイスの処理方法 VCCA_PLL [L[1:4] R [1:4] T [1:2] B [1:2] ] VCCD_PLL [L [1:4] R [1:4] T [1:2] B [1:2] ] 2.5V ( デジタル用とは別 ) 2.5V 1.1V ( デジタル ) VCCINT CLK [ ] p 入力クロック入力ピン GND ( 入力のみ ) CLK [ ] n 入力上記のネガティブピン GND ( 入力のみ ) CLK [ ] p クロック入力ピンユーザ I/O CLK [ ] n 上記のネガティブピン CLK [4..7, ] p クロック入力ピン CLK [ ] n 上記のネガティブピン PLL_ [L1 L4 R1 R4] _CLKp 入力 PLL_ [L1 L4 R1 R4] クロック入力ピン GND ( 入力のみ ) PLL_ [L1 L4 R1 R4] _CLKn 入力上記のネガティブピン GND ( 入力のみ ) PLL_ [L2 L3 R2 R3] _CLKOUT0n PLL_ [L2 L3 R2 R3] _FB_CLKOUT0p PLL_ [T1 T2 B1 B2] _FBp / CLKOUT1 PLL_ [T1 T2 B1 B2] _FBn / CLKOUT2 PLL_ [T1 T2 B1 B2] _FB_CLKOUT [3 4] PLL_ [T1 T2 B1vB2] _FB_CLKOUT [p n] PLL_ [L2 L3 R2 R3] フィードバック入力ピン上記のネガティブピン PLL_ [L2 L3 R2 R3] フィードバック出力ピン PLL [T1 T2 B1 B2] フィードバック入力ピンクロック出力ピン上記のネガティブピン PLL_ [T1 T2 B1 B2] クロック出力ピン PLL_ [T1 T2 B1 B2] クロック出力ピン 2 の内容は 10 ページに記載 ver 年 6 月 Page 8 of 11 Altima Corporation

9 6-7. Stratix II デバイスの処理方法 VCC_PLL5_OUT VCC_PLL6_OUT VCC_PLL11_OUT VCC_PLL12_OUT PLL5_OUT [1..0] PLL5_FB / OUT2 用の IO PLL6_OUT [1..0] PLL6_FB / OUT2 用の IO PLL11_OUT [1..0] PLL11_FB / OUT2 用の IO PLL12_OUT [1..0] PLL12_FB / OUT2 用の IO Bank9 VCCIO Bank10 VCCIO Bank11 VCCIO Bank12 VCCIO VCCA_PLL [1..12] 1.2V ( デジタル用とは別 ) VCCINT GNDA_PLL [1..12] グラウンド GND ( デジタル用とは別グラウンド ) GND VCCD_PLL [1..12] 1.2V ( デジタル ) VCCINT PLL_ENA 入力全ての PLL の Enable 信号 (High レベルは VCCSEL に依存 ) GND FPLL [7..10] CLKp 入力 Fast PLL 7-10 の専用クロックピン GND ( 入力のみ ) FPLL [7..10] CLKn 入力上記のネガティブピン GND ( 入力のみ ) CLK [ ] p 入力クロック入力ピン GND ( 入力のみ ) CLK [ ] n 入力上記のネガティブピン GND ( 入力のみ ) CLK [ ] p クロック入力ピン CLK[ ] n 上記のネガティブピン CLK [ ] p クロック入力ピン CLK [ ] n 上記のネガティブピン PLL5_OUT [0..1 ]p PLL5 クロック出力ピン PLL5_OUT [0..1] n 上記のネガティブピン PLL6_OUT [0..1] p PLL6 クロック出力ピン PLL6_OUT [0..1] n 上記のネガティブピン PLL [5..6] _FBp / OUT2p PLL [5..6] フィードバック入力ピン PLL [5..6] クロック出力ピン PLL [5..6] _FBn / OUT2n 上記のネガティブピン PLL11_OUT [0..1] p PLL 11 クロック出力ピン PLL11_OUT [0..1] n 上記のネガティブピン PLL12_OUT [0..1 ]p PLL 12 クロック出力ピン PLL12_OUT [0..1] n 上記のネガティブピン PLL [ ]_FBp / OUT2p PLL [11..12] フィードバック入力ピン PLL [11..12] クロック出力ピン PLL [11..12] _FBp / OUT2n 上記のネガティブピン ver 年 6 月 Page 9 of 11 Altima Corporation

10 6-8. Stratix デバイスの処理方法 VCC_PLL5_OUTA PLL5_OUT [1..0] 用の IO Bank 9 VCCIO VCC_PLL5_OUTB PLL5_OUT [3..2] 用の IO Bank 10 VCCIO VCC_PLL6_OUTA PLL6_OUT [1..0] 用の IO Bank 11 VCCIO VCC_PLL6_OUTB PLL6_OUT [3..2] 用の IO Bank 12 VCCIO VCCA_PLL [1..12] 1.5V ( デジタル用とは別 ) VCCINT GNDA_PLL [1..12] グラウンド GND ( デジタル用とは別グラウンド ) GND VCCG_PLL [1..12] ガードリング用の VCCINT GNDG_PLL [1..12] グラウンドガードリング用のグラウンド GND PLL_ENA 入力全ての PLL の Enable 信号 (High レベルは VCCSEL に依存 ) GND FPLL [10..7 ]CLKp 入力 Fast PLL 7-10 の専用クロックピン GND ( 入力のみ ) FPLL [10..7] CLKn 入力上記のネガティブピン GND CLK [15..0] p 入力クロック入力ピン GND ( 入力のみ ) CLK [15..0] n 入力クロック入力ピン GND ( 入力のみ ) PLL6_OUT [3..0] p クロック出力ピン PLL6_OUT [3..0] n クロック出力ピン PLL5_OUT [3..0] p クロック出力ピン PLL5_OUT [3..0] n クロック出力ピン PLL5_FBp フィードバック入力ピン PLL5_FBn 上記のネガティブピン PLL6_FBp フィードバック入力ピン PLL6_FBn 上記のネガティブピン 6-9. Arria II GX デバイスの処理方法 VCCA_PLL_ [1:6] 2.5V ( デジタル用とは別 ) 2.5V VCCD_PLL_ [1:6] 0.9V( デジタル ) 0.9V CLK [4:15] 入力クロック入力ピン GND ( 入力のみ ) DIFFCLK [0:5 ]p 入力差動クロック入力ピン GND DIFFCLK [0:5] n 入力上記のネガティブピン GND PLL_ [1:4 ]_CLKOUT1p クロック出力ピン PLL_ [1:4] _CLKOUT1n 上記のネガティブピン PLL _ [1 3] _CLKOUT[2:3]p クロック出力ピン PLL_ [1 3] _CLKOUT [2:3] n 上記のネガティブピン 1 使用する型番により異なりますので必ずデータシートをご確認ください 2 このピンをユーザ I/O ピンとしても使用しない場合には Quartus II においてユーザ I/O ピンの未使用時の属性設定を行ってくださいなお設定方法は本資料 3. 未使用ユーザ I/O ピンの処理方法章をご参照ください ver 年 6 月 Page 10 of 11 Altima Corporation

11 弊社より資料を入手されましたお客様におかれましては下記の使用上の注意を一読いただいた上でご使用ください 1. 本資料は非売品です許可無く転売することや無断複製することを禁じます 2. 本資料は予告なく変更することがあります 3. 本資料の作成には万全を期していますが万一ご不明な点や誤り記載漏れなどお気づきの点がありましたら弊社までご一報いただければ幸いです 4. 本資料で取り扱っている回路技術プログラムに関して運用した結果の影響については責任を負いかねますのであらかじめご了承ください 5. 本資料は製品を利用する際の補助的な資料です製品をご使用になる場合は英語版の資料もあわせてご利用ください横浜本社横浜市港区新横浜マクニカ第二ビル TEL FAX 大阪営業所大阪市淀川区宮原ニッセイ新大阪ビル 17 階 TEL FAX 名古屋営業所名古屋市西区名駅二丁目 27-8 名古屋プライムセントラルタワー 20F TEL FAX 宇都宮営業所栃木県宇都宮市駅前通りフミックス STM ビル 10F TEL FAX ver 年 6 月 Page 11 of 11 Altima Corporation

アルテラ USB-Blastre ドライバのインストール方法 for Windows OS

アルテラ USB-Blastre ドライバのインストール方法 for Windows OS アルテラ USB-Blaster ドライバのインストール方法 for Windows OS ver. 3.1 2009 年 6 月 1. はじめにこの資料はアルテラ専用のダウンロードケーブル USB-Blaster をご利用いただく際に必要なドライバのインストール方法をご案内していますご利用になる Windows OS に応じご案内の手順に従ってドライバをインストールしてくださいなお USB-Blaster