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- うまじ やたけ
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1 isplever CLASIC 1.2 Startup Manual for MACH4000 Rev.1.0 isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 1
2 1. Page 3 2. Lattice isplever Design Flow Page 4 3. Page Page Page Page VHDL Page Page Page Page Page (Package View ) Page Location Assignment Page Compile Page Page O Page Page Page Page Page Page 39 isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 2
3 1. isplever VHDL TEL isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 3
4 2. Lattice isp LEVER Design Flow l isplever OEM Active-HDL Lattice Function Netlistcomponent ispvm Syatem Active-HDL Lattice Timing isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 4
5 3. isplever isplever 1. Lattice Semiconductor] isplever] File New Project Open Example New Project Revision Tree Revision On,Off Revison Revison Revison Set as Active Revison Open Project isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 5
6 sample Schematic/VHDL Design Entry Type Schematic/ABEL ABEL Schematic/VHDL VHDL VHDL VHDL Schematic/Verilog HDL Verilog HDL Verilog HDL Verilog HDL EDIF EDIF GDF GDF sample.syn Schematic/VHDL Schematic FPGA Schematic isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 6
7 3.2 Add Source isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 7
8 3.3 ( VHDL ) 1. Project Navigator [Source] [New] 2. VHDL Module OK [New] [Import ] VHDL Module [Remove] 3. OK File Name Entity Architecture counter counter behavioral ABEL Test Vectors ABEL HDL ABEL HDL Module ABEL HDL User Document Schematic Waveform Stimulus Verilog Module Verilog HDL Verilog Test Fixture Verilog HDL VHDL Module VHDL VHDL Test Bench VHDL isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 8
9 3.4 VHDL ( 4 / ) 1. Save [File] [Save] isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 9
10 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; 3.4 (4bit (4bit ) entity counter is port( clk :in std_logic; --"port" rst :in std_logic; c_en :in std_logic; up_dw :in std_logic; count :out std_logic_vector(3 downto 0)); end; architecture behavioral of counter is signal n_count:std_logic_vector(3 downto 0); begin process(clk,rst) begin if(rst='1')then n_count <= "0000"; elsif(clk 'event and clk ='1')then if (c_en = '1') then if(up_dw ='1')then n_count <= n_count + 1; elsif(up_dw ='0')then n_count <= n_count - 1; end if; end if; end if; end process; count <= n_count; end; --architecture PLD (High active) isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 10
11 3.5 ( 16 ) VHDL 1. Project Navigator [Source] [New] 2. Schematic OK New Schematic [Import ] OK top isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 11
12 [Add] [New Block Symbol...] 2. [Add] [New Block Symbol] counter.naf OK Run 3. VHDL *.naf I/F isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 12
13 Generate Schematic Symbol [View] [Drawing Toolbar] isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 13
14 [Add Symbol] [Add Wire] [Add Bus Tap] ispm4a Generic Vantis [Add Net Name] (I/O ) ( ) [Add I/O Marker] ( ) [Add Symbol Attribute] [Delete] [Local] Symbol Attribute Editor I/O isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 14
15 3.5 / () I/O isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 15
16 4. ( ) 1. Fit Design Start 2. [Start] ( ) ( ) ( ) Fit Design Fitting( ) isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 16
17 4.1 Lattice isplever Synplicity Synplify pro Project Navigator Pricesses for current source Synplify Synthesize VHDL File Synplify log Lattice OEM Project Navigator Tools Synplify isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 17
18 4.2. isplever Optimization Constraint Optimization Constraint isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 18
19 4.2. Max_area PT PT Logic LEVEL Fmax Logic_reduction (Yes / No) Dt_synthesis (Yes / No) D-FF T-FF "No"D-FF Xor_synthesis (Yes / No) XOR "No" XOR Nodes_conllapse (Yes / No) Fmax Node_collapsing_mode Nodes_collapsing_mode (Speed / Area / Fmax) Speed Tpd Tco Fmax Area Fmax isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 19
20 4.2. Fmax_logic_level (Nodes_collapsing_mode Fmax Max_pterm_collapse PT (Nodes_collapsing_mode Speed Area ) Max_fanin (Nodes_collapsing_mode Speed Area ) Max_pterm_split PT PT (Nodes_collapsing_mode Speed Area ) Max_fanin_limit (Nodes_collapsing_mode Fmax ) Max_pterm_limit PT PT (Nodes_collapsing_mode Fmax ) isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 20
21 4.2. Clock_enable_optimizations(Warp_all / Warp_all_opt / Keep_all / Auto) Warp_all CLK_EN D Warp_all_opt CLK_EN D D Keep_all CLK_EN Auto CLK_EN Logic_optimization_effort isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 21
22 5. (Package View ) 1. Constraint Editor 2. Package View isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 22
23 5.1 (Location Assignment ) Location Assignment 1 Location Assignment Add OK isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 23
24 1. [Tools] [Backannotate Project Assignment] 5.2 (Compile ) 2. Backannotation [Pin Assignments] [Apply] [Apply] [Backannotate Constraints..] 3. Constraint Editor ( P.18 ) 4. [Clear Selected] isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 24
25 5.3 () 1. I/O [Edit Symbol Attribute] I/O [Pin Number] 2. Project Navigator I/O [Tools] [Import Source Constraint Option] [Pin Number] OK isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 25
26 5.4. IO IO isplever Constraint Editor pull-up CPLD MACH4000ZE Global Constraints isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 26
27 5.4. IO Pull (UP / DOWN / HOLD / OFF) Pull UP I/O Pull UP Pull DOWN I/O Pull DOWN Bus HOLD I/O HOLD OFF OFF MACH4000ZE Global Constraints Pull Pin Attributes P.30 P.31 Security (ON / OFF) Usercode JEDEC Usercode_format (Hex / Bin / ASCII / Checksum) Balanced_partitioning (Yes / No) No Zero_hold_time (Yes / No) Zero hold time Hold 0 isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 27
28 5.4. IO Auto_buffering_for_high_glb_fanin (ON / OFF) AND (GLB ) ON AND GLB Auto_buffering_for_low_bonded_io (ON / OFF) GLB ON GLB Spread_placement (Yes / No) Yes Fitting No Max_macrocell_percent Max_glb_input_percent GLB Fitter_effort_level (Low / Medium / High) High isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 28
29 5.4. IO User_max_glb_fanin GLB Adjust_input_assignments (ON / OFF) GLBGLB ON GLB Svf_erase_program_verify (ON / OFF) SVF Erase Program Verify JEDEC SVF Svf_erase_program_verify_secure (ON / OFF) SVF Erase Program Verify Secure JEDEC SVF Svf_verify_only (ON / OFF) SVF Verify only JEDEC SVF isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 29
30 5.5. IO isplever Constraint Editor PIN Attributes isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 30
31 5.5. Group Members GLB Macrocell Pin Bank IO Types Type IO Pull MACH4000ZE/ / /OFF / / / MACH4000ZE Slewrate Input registers FAST/SLOW INREG Register powerup NONE/RESET/SET ON RESET SET isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 31
32 HTML isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 32
33 7. [Timing Analysis] [Performance Analyst] DELAY Run isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 33
34 8. 1. Project Navigator [Source] [New...] Waveform Stimulus New OK Waveform Stimulus OK test isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 34
35 8. 1. [Generate Schematic Symbol] Add 2. [Edit] [Import Wave] Show isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 35
36 8. 1. [Edit] [New Wave] ( ) 2. ( ) Selected Bit Pluse count[3:0] Add Repeat isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 36
37 8. 1. Function Simulation 2. Functional Timing Simulation fitting isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 37
38 8. ( ) 1. [Edit] [Show] Show Waveform 2. [Save] ShowBus Show AddNet(s) Show isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 38
39 9. isplever Clasic 1.2 Startup Manual for Mach 4000 FAE /FAX URL isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 39
40 10. Revision History isplever_ CLASIC Startup_for_MACH4000_Rev01.ppt Page: 40
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