TULを用いたVisual ScalerとTDCの開発

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1 TUL を用いた Visual Scaler と TDC の開発 2009/3/23 原子核物理 4 年 永尾翔

2 目次 目的と内容 開発環境 J-Lab におけるハイパー核分光 Visual Scaler TDC まとめ & 今後

3 目的と内容 目的 TUL, QuartusⅡ を用いて実験におけるトリガーを組めるようになる Digital Logic を組んでみる 内容 特徴 TUL,QuartusⅡ を用いて Logic を組む TUL 内の回路を変更 counter (signal を count) TDC (time を count) ユニバーサル基板上で表示 (7 セグメント LED 使用 ) Hard 側を変更することなく様々なものをカウント可能 TUL (Tohoku Universal Logic-8040) FPGA を搭載した Logic Module FPGA (Field Programmable Gate Array) gate をあらかじめ作りこんでおき 必要に応じて組み合わせることができる LSI

4 パソコン 開発環境総合開発環境 シミュレータ QuartusⅡ GUI JTAG アセンブラ デバッガ TUL FPGA 水晶発振器 ROM RAM I/O NIM,ECL

5 J-Lab におけるハイパー核分光実験

6 J-Lab におけるハイパー核分光実験 TOF WC AC

7 Visual Scaler 特徴 TUL 側 ( 信号のカウント 表示 LED, 数字の指定 ) 入力信号 NIM or ECL 内部 Clock 33MHz 出力周波数 500Hz Hard 側 ( 信号のdecode 数字の表示) 8 桁のscaler 8 表示部 7セグメント LED 入力 ECL 5 (clock 2,data 3) 出力 ECL 3 (start,stop,reset) 電源 100VAC 電源

8 Visual Scaler 点灯方法 7 セグメント LED シリアル転送 & ダイナミック点灯 g f a b f e e d a g d b c c DP GND I/O の減少 必要な部品の削減 decoder IC 64 8 抵抗

9 Visual Scaler 回路全体図 ( 一桁分 ) TUL 側 HARD 側 input 10 進カウンター 8 セレクタシフト レジスタ ( パラレル シリアル )Clock and Clock selection シフト レジスタ ( シリアル パラレル ) 信号延長 (D-FF) 7 seg decoder transistor 7segment LED Data Clock

10 Data Clock 下段 Visual Scaler Hard 側 (Top View) 中段 Transistor From TUL 上段 ECL to TTL Translator レギュレータ Shift register D-FF TTL to ECL D-FF 7seg decoder 電源 To TUL

11 Visual Scaler 結果

12 TDC 要求 高い分解能 正確性 特徴 パルスの数を数えて時間をカウントする TDC 入力は start, stop, reset busy は内部で自動的に生成 全ての gate 回路を FPGA 上で配置を指定 安定した動作

13 TDC Plan1. PLL を用いた内部 Clock(300MHz) をカウントするのみ メリット 安定した動作 デメリット 低い分解能 (max 1bin=3ns) Plan2. 内部 Clock のカウント +start,stop と Clock の差を測定 メリット 高い分解能 外界に影響されにくい デメリット セッティングが困難 start Plan3. LE を通すことで Clock を生成 +stop と Clock の位置を測定 ( 後述 ) メリット 高い分解能 セッティングが容易 デメリット LE の誤差の影響を受ける

14 TDC 回路 Clock 生成 ( リングオシレータ ) start Hazard 生成 stop Hazard 生成 Hazard 位置認識

15 TDC LE による影響 simulation との差 Delay time (ns) simulation data LE の数

16 TDC LE による影響 ジッタの蓄積 σ (ns) LE の数

17 まとめ & 今後 Visual Scaler 動作良好 TDC シミュレーションとのタイミングのずれ 数 nsec オーダーでは大きな問題オシロスコープ等で信号を確認することも困難 まとめ 実際に実験で用いられている PLL 等を用いてある程度 Logic を組むことができた 今後 TDC の完成 QuartusⅡ,FPGA へのより深い理解

18

19 Appendix

20 Digital Logic の基礎 Digital Logic について メリット ノイズ等の外的要因に強い 信号処理が簡単 信号が劣化しにくい デメリット 回路が複雑化する Analog Digital

21 Digital Logic の基礎 Logic の表記 NOT AND OR XOR A Q A Q A Q A Q B B TRUTH TABLE B A Q A B Q A B Q A B Q 他にも NAND 等がある

22 Digital Logic の基礎組合せ回路 gate 素子を組み合わせたもので 入力の値だけで出力が決まる 例 ) A Q TRUTH TABLE A B Q B セレクタ デコーダ等 セレクタ 選択信号と入力信号を持ち 選択信号の値によって入力信号を選択する回路デコーダ 符号化されたデータを元の信号に戻す回路

23 Digital Logic の基礎順序回路 組み合わせ回路と記憶回路で構成し 出力は入力と現在の状態によって決まる 記憶回路 (Flip Flop) 同期型 RS( リセット セット )-FF 非同期型 T( トグル )-FF JK-FF D( ディレイ )-FF カウンタ レジスタ等 カウンタ 入力ごとに回路に記憶している値を +1( 又は -1) する回路レジスタ 2bit 以上の記憶回路

24 Digital Logic の基礎順序回路 (RS-FF) RS-FF S( セット )=1 Q=1 R( リセット )=1 Q=0 S=R=0 Q= 状態記憶 S=R=1 Q= 禁止状態 リセット セットボタン R Q S S R Q

25 D ラッチ D=0,CLK=1 Q=0 D=1,CLK=1 Q=1 CLK=0 Q= 状態記憶 Digital Logic の基礎順序回路 (D-FF) D D-FF (master-slave 型 ) D=0,CLK 立ち上がり Q=0 D=1,CLK 立ち上がり Q=1 D CLK Q CLK 立ち上がりで状態を記憶 CLK Q CLK CLK D Q

26 Visual Scaler Whole of the circuit

27 Visual Scaler A part of selector, register

28 Do not use LCELL primitives to create an intentional delays or asynchronous pulse. The delay of these elements varies with temperature, power supply voltage, and device fabrication process, So race conditions can occur and create an unreliable circuit.

29 Visual Scaler Results1

30 Visual Scaler A part of counter signal selector Clock A0 A1 A2 signal A0 A1 A2 A3 B0 B1 B2 B3

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