スライド 1

Transcription

1 電子回路研究会 24 年 月 9 日 マルチビットデルタシグマ型 タイムデジタイザ回路の FPGA 実現 測定検証 中條剛志 平林大樹 荒船拓也 佐藤幸志 2 小林春夫 : 群馬大学 2: 光サイエンス Suppored by STARC Gunma niversiy Kobayashi Lab

2 アウトライン 研究背景 シングルビットΔΣTDC マルチビットΔΣTDC 測定 評価 まとめ 今後の課題 2

3 アウトライン 研究背景 シングルビットΔΣTDC マルチビットΔΣTDC 測定 評価 まとめ 今後の課題 3

4 研究背景 微細化 COS LSI 電圧分解能型 電源電圧の低下動作スイッチングスピードの向上 時間分解能型 電圧 微細化 電圧 時間 微細化 時間 TDC(Time-o-Digial Converer) は 2 つのデジタル信号の時間差をデジタル値に変換 微細化 COS LSI において TDC は時間領域アナログ回路のカギとなる ( センサ回路, All-Digial PLL,ADC, 変調回路等 ) 4

5 研究目的 ΔT ΔT ΔT Dou CLK CLK2 時間差 ΔT CLK CLK2 小規模回路 Dou クロック間の時間差を高時間分解能 高線形性比較的短時間 ディジタル値で計測する小規模回路を開発 5

6 アプローチ DWA を用いたマルチビットΔΣTDC 回路を検討 ΔΣTDC 回路高時間分解能小規模回路デジタル値計測 マルチビット測定時間短縮 DWAアルゴリズム線形性向上 6

7 アウトライン 研究背景 シングルビットΔΣTDC マルチビットΔΣTDC 測定 評価 まとめ 今後の課題 7

8 Dou の の数 時間計測と ΔΣ TDC 繰り返し信号の時間差 ΔT の測定 デルタシグマ型 TDC(ΔΣ TDC) CLK CLK2 ΔT ΔT ΔT ΔΣ TDC Dou CLK CLK2 時間差 ΔT の繰り返し信号を入力 ΔΣ TDC の特長 簡単な回路構成で回路量が少ない 高線形性 時間差 ΔT 時間差 ΔT Dou のの数 測定時間に比例して時間分解能が向上 8

9 CLK CLK2 利点 シングルビット ΔΣ TDC の特徴 Delay Line CLKa CLK2a 位相比較器 CLKin+ CLKin- 差動積分器 測定時間を十分に取ることにより, 高時間分解能 高精度 遅延素子を一つしか使用しないため, 遅延素子ミスマッチは存在せず 簡単な回路 + INTou < : Dou = INTou > : Dou = Dou 欠点ややテスト時間が長い 9

10 CLK CLK2 シングルビット ΔΣ TDC の構成 Delay Line CLKa CLK2a 位相比較器 CLKin+ CLKin- 差動積分器 + INTou < : Dou = INTou > : Dou = Dou ディレイライン, 位相比較器, 積分器, コンパレータによって構成 時間分解能 : 2 Dou の全体の数 N DATA ( と の合計 ) 測定可能範囲 : - < ΔT < + 遅延時間 によって時間分解能と測定可能範囲が変化

11 アウトライン 研究背景 シングルビットΔΣTDC マルチビットΔΣTDC 測定 評価 まとめ 今後の課題

12 研究目標 シングルビット ΔΣ TDC シングルビット ΔΣ TDC 簡単な回路 遅延ミスマッチは存在せず 高時間分解能 高精度 ややテスト時間が長い マルチビット化 マルチビット ΔΣ TDC CLK CLK2 Delay Line Delay Line 2 Delay Line 2 n - 位相比較器 差動積分器 2 n - Flash ADC Dou マルチビット ΔΣ TDC 簡単な回路 高時間分解能 短時間化 ( 低コスト試験 ) 遅延素子のばらつきによる非線形性 PSoC で実現 評価を行う 2

13 実装マルチビット ΔΣTDC 回路図 Digial o Time Converer Delay Line Delay Line 2 Delay Line 2 n - CLK CLK2 CLK` CLK2` DWA 3bi で実装 遅延素子は 7 個 A/D 変換機は 7bi 温度計コード出力の差動構成 A/D コンバータ Inegraor Phase deecor R=kΩ C=.μF Vdd=5V Ic=72μA 差動構成 ADC 3

14 製作した ΔΣ マルチビット TDC 外部基板 PSoC PSoC5LP(Programmable Sysem-on-Chip, Cypress Semiconducor 社 )& 外部基板 ( 遅延線, 差動 ADC, バッファ,DWA 動作確認用 LED) 4

15 回路構成 CLK CLK2 Delay Line Delay Line 2 Delay Line 7 位相比較器 差動積分器 積分器 CLK Flash ADC Dou 7 DWA 7 遅延セル配列 位相比較器 積分器 & 差動 ADC DWA 5

16 回路構成 ( 遅延 ) セル配列 CLK CLK2 Delay Line Delay Line 2 Delay Line 7 位相比較器 差動積分器 積分器 CLK Flash ADC Dou 7 DWA 7 遅延セル配列 位相比較器 積分器 & 差動 ADC DWA 6

17 遅延セル配列 7 Digial o Time Converer DWA 出力に応じて により遅延させる信号線変化 遅延値は R={75,5,22}Ω,C=pF R C 7 CLKin CLKin2

18 回路構成位相比較器 CLK CLK2 Delay Line Delay Line 2 Delay Line 7 位相比較器 差動積分器 積分器 CLK Flash ADC Dou 7 DWA 7 遅延セル配列 位相比較器 積分器 & 差動 ADC DWA 8

19 位相比較器 VDD CLK` D Q PFD+ VDD CLK` D Q PFD+ R R CLK2` R CLK2` R D Q PFD- D Q PFD- VDD CLK` D Q R PFD+ CLK,2 が両方立ち上がった瞬間に Q= とする CLK2` R 入力時間差に応じて出力立ち上がり時間が変化出力を積分器に入力 D Q PFD- 9

20 回路構成積分器 & 差動 ADC CLK CLK2 Delay Line Delay Line 2 Delay Line 7 位相比較器 差動積分器 積分器 CLK Flash ADC Dou 7 DWA 7 遅延セル配列 位相比較器 積分器 & 差動 ADC DWA 2

21 積分器 & 差動 ADC PFD+ に入力 上積分器出力減少下積分器出力増加 or PFD- に入力 上積分器出力増加下積分器出力減少 上下積分器出力に応じて差動 ADC 出力値変化 CLK 入力ごとに Dou を RA で記憶 2

22 DWA 回路の使用 CLK CLK2 Delay Line Delay Line 2 Delay Line 7 +Δτ +Δτ 2 +Δτ 7 位相比較器 差動積分器 積分器 CLK Flash ADC Dou 7 DWA 7 遅延セル配列 位相比較器 積分器 & 差動 ADC DWA 22

23 遅延素子間のばらつき CLK CLK2 Delay Line Delay Line 2 Delay Line 7 +Δτ +Δτ 2 +Δτ 7 位相比較器 差動積分器 積分器 CLK Flash ADC Dou 7 DWA 7 遅延セル配列 位相比較器 積分器 & 差動 ADC DWA 遅延素子ばらつき Δτ, Δτ2,., Δτ7 TDC 特性は非線形になる 23

24 TIES 対策を講じない場合 (DWA を使用しない ) CLK CLK2 Delay Line Delay Line 2 Delay Line 7 +Δτ +Δτ 2 +Δτ 7 位相比較器 差動積分器 積分器 CLK Flash ADC Dou N 番目遅延素子 N 7 DWA 7 遅延素子のばらつきによる非線形性 特定遅延素子を使用 非直線性誤差 24

25 TIES Daa Weighed Averaging (DWA) 使用 CLK CLK2 Delay Line Delay Line 2 Delay Line 7 +Δτ +Δτ 2 +Δτ 7 位相比較器 差動積分器 積分器 CLK Flash ADC Dou N 番目遅延素子 N 7 DWA 7 遅延素子のばらつきによる非線形性 使用する遅延素子を順々に交代 非直線性誤差の低減 25

26 CLK CLK2 DWA 未使用時遅延セルミスマッチ DWA 未使用 TIE N Delay Line Delay Line 2 Delay Line 3 Delay Line 4 Delay Line 5 Delay Line 6 Delay Line Δ Δ 2 Δ 3 Δ 4 Δ 5 Δ 6 Δ N =+Δ N N :N 番目遅延量 : 平均遅延量 Δ N : 遅延量誤差 N 回目入力が 4 N+ 回目入力が 3 DWA 未使用時 位相比較器には Δ +Δ 2 +Δ 3 +Δ 4 -(Δ 5 +Δ 6 +Δ 7 ) の遅延素子由来誤差発生 積分器では Δ +Δ 2 +Δ 3 +Δ 4 -(Δ 5 +Δ 6 +Δ 7 ) の誤差発生 26

27 CLK CLK2 DWA 未使用時遅延セルミスマッチ DWA 未使用 TIE N+ Delay Line Delay Line 2 Delay Line 3 Delay Line 4 Delay Line 5 Delay Line 6 Delay Line Δ Δ 2 Δ 3 Δ 4 Δ 5 Δ 6 Δ N =+Δ N N :N 番目遅延量 : 平均遅延量 Δ N : 遅延量誤差 N 回目入力が 4 N+ 回目入力が 3 DWA 未使用時 位相比較器には Δ +Δ 2 +Δ 3 -(Δ 4 +Δ 5 +Δ 6 +Δ 7 ) 2 の遅延素子由来誤差発生 積分器は +2 より 2{Δ +Δ 2 +Δ 3 -(Δ 5 +Δ 6 +Δ 7 )} の誤差発生 線形性の劣化 27

28 CLK CLK2 DWA 使用 TIE N Delay Line DWA 使用時遅延セルミスマッチ Delay Line 2 Delay Line 3 Delay Line 4 Delay Line 5 Delay Line 6 Delay Line Δ Δ 2 Δ 3 Δ 4 Δ 5 Δ 6 Δ N =+Δ N N :N 番目遅延量 : 平均遅延量 Δ N : 遅延量誤差 N 回目入力が 4 N+ 回目入力が 3 DWA 未使用時 位相比較器には Δ +Δ 2 +Δ 3 +Δ 4 -(Δ 5 +Δ 6 +Δ 7 ) の遅延素子由来誤差発生 積分器では Δ +Δ 2 +Δ 3 +Δ 4 -(Δ 5 +Δ 6 +Δ 7 ) の誤差発生 28

29 CLK CLK2 DWA 使用時遅延セルミスマッチ DWA 使用 TIE N+ Delay Line Delay Line 2 Delay Line 3 Delay Line 4 Delay Line 5 Delay Line 6 Delay Line Δ Δ 2 Δ 3 Δ 4 Δ 5 Δ 6 Δ N =+Δ N N :N 番目遅延量 : 平均遅延量 Δ N : 遅延量誤差 N 回目入力が 4 N+ 回目入力が 3 DWA 使用時 位相比較器には Δ +Δ 2 +Δ 3 +Δ 4 -(Δ 5 +Δ 6 +Δ 7 ) 2 の遅延素子由来誤差発生 +2 より積分器で誤差が打ち消される DWA で平均化線形性が向上 29

30 DWA 実現回路 エンコーダ, レジスタ, 加算器, バレルシフタで実現可能 3

31 マルチビット ΔΣTDC 回路動作 CLK CLK2 Delay Line Delay Line 2 Delay Line 7 位相比較器 積分器 出力 CLK Flash ADC Dou Dou 時間差信号を入力 時間差に応じてADC 出力変化 7 DWA DWAou DWAにより次回入力の使用遅延素子決定 Dou を外部 RAで保持 7 3

32 マルチビット ΔΣTDC 回路動作 CLK CLK2 Delay Line Delay Line 2 Delay Line 7 位相比較器 積分器 出力 CLK Flash ADC Dou Dou 2 回目の時間差信号を入力 7 DWA 7 DWAou 前回のDWA 出力によりローテーションした遅延素子を使用 積分器出力に応じてADC 出力変化 Douは前回出力値に加算 DWAにより次回入力の使用遅延素子決定 予め決定した測定回数まで繰り返す 32

33 アウトライン 研究背景 シングルビットΔΣTDC マルチビットΔΣTDC 測定 評価 まとめ 今後の課題 33

34 マルチビット ΔΣTDC の測定 実装したマルチビット ΔΣTDC の実測を行う 予め入力する時間差 測定回数 DWA の使用を定め測定 入力は 48ns 刻み 遅延素子の RC ローパスフィルタの抵抗は 75,5,22Ω から選択 測定結果を INL で評価 34

35 マルチビット ΔΣTDC の測定 全遅延素子の抵抗に 75Ω 使用 RC 遅延素子チップの製造ばらつきによる遅延量誤差発生 τ=rc 遅延素子は誤差.5% のチップ抵抗 誤差 % のチップコンデンサ使用 (R ±.5R) (C ±.C) = (R C)±.25RC» RC ±.RC 最大 % の誤差 35

36 36 測定結果 入出力特性 測定回数 回 測定回数 回 入力と出力に単純増加を確認測定回数の増加により線形性の増加を確認

37 測定結果 INL.48.7 測定回数の増加により最大 INL が.48 から.7 にまで減少したことを確認 37

38 マルチビット ΔΣTDC の測定 2 2 個目の使用抵抗が 5Ω それ以外は 75Ω τ=rc 2 番目遅延素子の時定数に 2 倍の差遅延量誤差発生 38

39 DWA 未使用 測定結果 2 入出力特性 DWA 使用 DWA の使用により線形性の増加を確認 39

40 測定結果 2 INL 測定回数の増加により最大 INL が.24 から -.5 にまで減少したことを確認 4

41 マルチビット ΔΣTDC の測定 3 個目の使用抵抗が22Ω 2 個目の使用抵抗が75Ω 3 個目の使用抵抗が5Ω 4 個目の使用抵抗が22Ω 5 個目の使用抵抗が 75Ω 6 個目の使用抵抗が 5Ω 7 個目の使用抵抗が 22Ω RC 遅延素子時定数に誤差遅延量誤差発生 τ=rc 全遅延素子に誤差が発生 4

42 DWA 未使用 測定結果 3 入出力特性 DWA 使用 DWA の使用により線形性の増加を確認 42

43 測定状態 3 INL 測定回数の増加により最大 INL が.22 から.5 にまで減少したことを確認 43

44 アウトライン 研究背景 シングルビットΔΣTDC マルチビットΔΣTDC 測定 評価 まとめ 今後の課題 44

45 まとめ 今後の課題まとめ マルチビットΔΣTDCをアナログFPGAに実装 入力時間差とディジタル出力が比例を確認 DWAによる線形性の向上 クロック間タイミングの高時間分解能, 高精度, 短時間測定小規模回路で実現可能 今後の課題 : 更なる測定データの収集 / 解析 45