ザイリンクス XAPP522 : 最小限の配線リソースでデータパス性能を向上させるマルチプレクサー設計手法

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1 アプリケーションノート : partan-6 ファミリ Virtex-6 ファミリ 7 シリーズ FPGA XAPP522 (v.) 202 年 8 月 30 日 最小限の配線リソースでデータパス性能を向上させるマルチプレクサー設計手法著者 : Ken Chapman 概要 信号の多重化は一般的によく用いられる機能であり 通常はザイリンクスのインプリメンテーションツールやデバイスによって適切に処理されます しかし デザインによっては通常の多重化が難しく 異なる多重化テクニックを使用して最も状況に適した処理を選択する必要があります デバイスの機能やそれぞれの多重化テクニックの適正を十分理解しておくことが 優れたデザインを構築する上で重要です このアプリケーションノートでは インプリメンテーションを最大限に制御し 予測可能な結果を生み出す VHL や Verilog コードについても説明します 概要 FPGA は 数多くの同時スイッチング動作を伴う演算とロジックの基板です たとえば 有線ネットワークのルーティングシステムでは FPGA が M:N を構成するロジックエレメント間にさまざまな配線パターンを提供します 高帯域幅が求められるのに伴って M と N が共に大きくなり M が N より大きい場合は 効率的な多重化タスクをインプリメントする必要が生じてきます このため partan -6 FPGA Virtex -6 FPGA および 7 シリーズ FPGA におけるデータパスの配線は システム設計で不可欠です FPGA のインプリメンテーションでシステムの目標を達成するには 合成以外の処理が必要となる場合があります ( 例 : PlanAhead ツールを使用して配置を固定 ) このアプリケーションノートでは 別の方法として IE esign uite または Vivado esign uite を使用して HL を記述するだけで データ配線ロジックを効果的にインプリメントする新しい手法を紹介します この手法では デザインクロージャーを達成するために 2 つのことを並行して行います つ目は 汎用インターコネクト配線の使用を可能な限り抑えながらスライス内により多くのロジックを含めて パフォーマンを向上させます 2 つ目は より多くのロジックを最小限の配線でインプリメントすることで結果の確定性を向上させ インプリメンテーションにおける FPGA リソース使用率の削減やソフトウェアランタイムの向上など システムデザインのほかの部分に利点をもたらします より効率的な多重化およびデータ配線のためには まずロジックを配線するビヘイビア合成で通常は推論されない partan-6 FPGA Virtex-6 FPGA および 7 シリーズ FPGA のスライスアーキテクチャの特徴を理解する必要があります その知識を持った上で比較的単純な実践的な手法を用い 使用リソース数の削減や M:N ロジックの ビットあたりの配線数削減などの大きな利点を得ることができます デザインでは 2 N マルチプレクサー バイナリセレクトのマルチプレクサー (2 N 以外のサイズ ) 別手段としてのデータセレクター およびこれらの FPGA インプリメンテーションを示しています これらの手法では FPGA スライス内にある基本エレメント (BEL) を使用して再利用可能なセルを構築します このセルは ユーザー要件に応じて簡単に修正可能でユーザー制約を適用しなくても FPGA の任意の位置に配置できます データ配線ロジックのビヘイビア合成における問題 マルチプレクサーおよびデータ配線ロジックのビヘイビア合成を FPGA インプリメンテーションツールと組み合わせて実行した場合 効率の良くない結果となる可能性があり 特に多入力マルチプレクサーをインプリメントする場合は最適な結果が得られません 通常 合成ツールではデバイスが持つ最も確実な多重化機能が使用されるため 高速なクロックレートで大規模なデータパス幅を含む必要がある場合には 効率が低下する可能性があります Copyright 202 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, IE, Kintex, partan, Virtex, Zynq, and other designated brands included herein are trademarks of Xilinx in the United tates and other countries. All other trademarks are the property of their respective owners. XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com

2 概要 大規模マルチプレクサー構造では 小規模マルチプレクサーのインスタンスを多数カスケード接続する必要があります このように複製されたカスケード接続では LUT と汎用インターコネクトの接続に多くの配線を必要とする傾向があります マルチプレクサーは 本質的に多対少 (M:N) の配線パターンです したがって 大規模マルチプレクサーには配線が多く必要となります たいていの場合 データは FPGA 全体に分散された IERE/ERE プリミティブ ブロック RAM メモリ および P ブロックなどの間を行き来する必要があるため これらの配線は FPGA の大部分に広がります スライス間の配線リソースを多用すると AC パフォーマンスを低下させる要因となるため 適切なインプリメンテーションスタイルを選択することが重要です スライス外の汎用配線リソースを使用することが求められているようですが 有効な FPGA リソースが最大限に活用されていない場合がよくあります これらのリソースはすべてスライス内にあります これらを活用することで 少ない配線でより多くのロジックをインプリメントできます FPGA スライスの構築ブロック : 内部を見る partan-6 FPGA Virtex-6 FPGA および 7 シリーズ FPGA はすべて 非常に多くのコンフィギュレーションロジックブロック (CLB) を備えており 各 CLB には 2 つのスライスが含まれます このアプリケーションノートでは 次に示すスライスの特性を利用します LIL : ロジックと算術機能のみ実行します LIM : ロジック 算術 メモリ / シフトレジスタ機能を実行します LIL と LIM を組み合わせて使用することで さまざまな機能をシステムにインプリメントできます デザインには LIL のみを示していますが このアプリケーションノートで説明する設計手法は LIM スライスにも同様に適用できるため 一般的な説明として不足する内容はありません 注記 : Virtex-6 FPGA および 7 シリーズ FPGA に含まれるスライスは LIL と LIM の 2 種類のみですが partan-6 FPGA には簡略化された LIX も含まれます このアプリケーションノートで説明する手法は LIX に適用できませんが 通常はデザインの要件を満たすのに十分な数の LIL と LIM が含まれています つのスライスには 4 つの 6 入力 LUT と 8 つのフリップフロップがあります 図 に LIL 内の主なロジックを詳細に示します 図 では 付加的な内部 BEL およびその他のリソースを黄色でハイライトし 入力経路は赤色で 出力経路は緑色でハイライトしています ここで説明するすべてのパスはスライス内部にあり 汎用配線リソースは使用していません BEL およびスライス内の配線は 高速演算ロジックや多重化用に設計されているため非常に高速です これら演算以外の構築ブロックの役割を理解しておくことで 拡張性に優れた多重化構造およびデータ配線構造を実現できます さらに これらの柔軟な構築ブロックによって 豊富なデータパスエレメントがもたらされます XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 2

3 概要 XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 3 X-Ref Target - Figure 図 : FPGA の LIL 0 0 CLK CLK_B C2 A A A AX BX CLK B B2 B3 B4 B5 B6 CX C A A A A C4 C5 C3 C6 2 3 X A A INIT I C0 C 2 C2 3 C3 INIT CIN CARRY4 LUT LUT C LUT B LUT A INIT HIGH LW HIGH LW AN2L HIGH LW AN2L HIGH LW YNC AYNC REET TYPE HIGH LW XAPP522_0_0802 AN2L INIT INIT INIT HIGH LW INIT INIT AN2L HIGH LW INIT HIGH LW C5 CIN 0 AX AX 0 BX CX AX F8 BX F8 B5 UEMUX CX UEMUX AMUX BMUX CMUX A A B C B X X 5 MUX C MUX CUT MUX MUXF8 MUX MUX MUX MUX

4 概要 MUX および MUXF8 BEL 図 では 2 つの MUX BEL と つの MUXF8 BEL を黄色の丸でハイライトしています これらの BEL は スライス内部にある非常に高速な多重化ロジックで構成されています 説明上 図 の左下にある LUT6 を LUT A とします スライス内の LUT カラムでは 下から上に向かって LUT B LUT C LUT となり 図 の左上に LUT があります MUX BEL および MUXF8 BEL のセレクトラインへは LUT A ~ LUT の入力とは関係のないスライス入力を用いてアクセスします つまり 図 の左側に赤色でハイライトした AX BX および CX ラインを使用するため これらの入力はスライス内の LUT 配線へ影響を及ぼしません AX と CX は 2 つの MUX のセレクトラインへそれぞれ配線されています 赤色でハイライトされた AX で制御される一番下の MUX は LUT A と LUT B の出力 からのデータ入力を受け取ります 同様に CX で制御される一番上の MUX 7 は LUT C と LUT の出力 からデータ入力を受け取ります MUXF 7 は 制御ラインによってロジックが判断されるようにあらかじめ構成されています たとえば 入力 AX および CX が 0 の場合は LUT B と LUT のデータがマルチプレクサー出力へ配線されます 同様に 入力 AX および CX が の場合は LUT A と LUT C のデータがマルチプレクサー出力へ配線されます 図 に示されているように これらのマルチプレクサー出力はスライスの外にあるロジックへと配線できます これらの配線は プログラム可能なコンフィギュレーションマルチプレクサー () へ接続されます このように 汎用インターコネクトへアクセス あるいは内部フリップフロップを介してから汎用インターコネクトへアクセスできることが コンフィギュレーション可能なスライスの特徴の つです MUX BEL は LUT の近くに配置され 専用配線が短く 0 と のセレクト信号用にデータ規則があらかじめ設定されているため非常に高速です スライス内部の多重化機能は 入力 BX からセレクトラインを受け取る MUXF8 を使用することでさらに拡張されます ( 図 参照 ) MUX BEL の出力のみが MUXF8 BEL の入力となり このようにして 段目の 2 つのマルチプレクサーの後に マルチプレクサーをもう つ配置します MUXF8 は F8 へ接続するラインを介してフリップフロップおよび汎用インターコネクトへアクセスするように構成できます ( 図 ) これらの BEL は データ配線用に多様な機能を提供できる内部でプログラム可能なリソースです たとえば 最大 6 変数の 2 つのロジックファンクションを各 MUX7 で直接 2: マルチプレクスし 2 つの LUT6 出力を結合できます LUT6 で 4: マルチプレクサーをインプリメントして MUX を追加すると スライスに 2 つの 8: マルチプレクサーを構築できます 同様に MUX を MUXF8 と結合すると スライスに 6: のマルチプレクサーを構築可能です LUT6 で実行するロジックファンクションは マルチプレクサーのロジックファンクションである必要はありません どのようなロジックファンクションでも可能です MUX および MUXF8 を使用するマルチプレクサーの例を 最初の例 および マルチプレクサーの一般的な構築ブロック に示します その他にも 非常に高速で効率的な配線を備えた大規模なマルチプレクサーの例を紹介します CARRY4 ブロック CARRY4 ブロックには 2 種類 (MUX および ) の BEL が 4 回複製されて配置されています 図 の中央に 黄色でハイライトされた大きな CARRY4 ブロックがあります MUX および MUXF8 BEL と非常によく似た MUX には あらかじめ設定された配線があり 制限付きながらコンフィギュレーション可能です MUX の名目上の機能は 迅速な 2 進数の加算を行うための高速キャリー伝搬ロジックとして動作することです しかし この MUX は実際にはマルチプレクサーとして機能し データ配線用のロジックゲートにもなります MUX BEL をゲートとして使用して独自のデータ配線を行う方法は 別手段としてのデータセレクター を参照してください CARRY4 ブロック内で MUX と関連する BEL は で これは通常 2 進数の減算やカウンターのインクリメント / デクリメントロジック用に選択的な反転を行うために使用されます データパスアプリケーションでは LUT6 後の出力をこのブロックを使用して反転するようにユーザーがプログ XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 4

5 最初の例 ラムできます たとえば データパスロジック内のプログラマブルビットフィールドをマスクする際に この選択的な反転を適用できます MUX と を組み合わせて使用することで さらに大規模な 機能が実現可能になります MUX を活用してデータ配線機能を構築する方法は 別手段としてのデータセレクター で詳しく説明します 図 の緑色でハイライトされている配線は MUX および BEL には スライス内の出力コンフィギュレーションマルチプレクサーの入力 ( および ) を介して フリップフロップまたは汎用インターコネクトのいずれかへ接続する出力があることを示しています 注記 : 一番下の MUX は キャリーチェーン入力として INIT または CIN のいずれかを選択するように設計されているマルチプレクサーと関連している点がほかと異なります スライスをカスケード接続してさらに大規模なファンクションを構築する場合は CIN が選択されます キャリーチェーンの開始を初期化する場合は INIT が選択されます キャリーイン (CIN) リソース CIN リソースは 図 の大きな黄色いボックスの一番下にある CARRY4 ブロックの一部です 下から上へ伝搬されるキャリーチェーンの一番下には複数の入力があり得ます データ配線アプリケーションで重要なのは CIN 入力です この入力は INIT 入力で選択された固定ビット 0 および へアクセスするために コンフィギュレーションマルチプレクサーを共有します 通常 この固定されたビット設定は カウンターの強制インクリメントや加算器のキャリーイン入力など 特定の算術機能のキャリーチェーンを開始するために使用されます ただし データ配線用に文字通りの 0 および ビットを送信可能で 実際のデータビットもキャリーチェーンに入力できます データは INIT パスを使用する AX から入力されます LUT のみを使用する場合よりも多入力 図 に示すとおり 黄色でハイライトされた入力のほかに AX BX CX X INIT およびローカル生成された 0/ ビットなどが利用可能です これらの入力は スライス LUT 用の配線と併用されます また これらの入力を CARRY4 BEL と共に使用すると LUT のみを使用する場合よりも多くの配線能力を実現できます CARRY4/CIN と MUX/MUXF8 間における名目上の相互排他 一般に スライス内部の BEL を活用するアプリケーションでは CARRY4/CIN または MUX/MUXF8 のいずれか一方を使用します 物理的には スライスを半分に分けるなどして つのスライスでこれら 2 つを共に使用しても問題はありません 一例として 図 の下部に配置されている LUTA と LUTB と共に CARRY4 ブロックを組み合わせて使用しながら 上部に配置されている LUTC と LUT と共に MUX を組み合わせて使用します このような場合は ほぼ確実に つのスライスにパックされた 2 つの異なるアプリケーションになります 一般的なデータ多重化アプリケーションでは MUX/MUXF8 BEL または CARRY4/CIN BEL のいずれかを使用すると最も効果的です MUX/MUXF8 を使用する方法については 最初の例 で説明します 最初の例 FPGA LIL に構築される 8 ビットマルチプレクサー 8 ビットマルチプレクサーに必要なのは つの LUT6 で構成される 2 つのセルデザインおよびスライス内の MUX BEL のみです 図 2 に 4 ビットセル (MUX4_LL) のロジックと LUT6 のプログラムに必要な INIT パラメーターを示します 図 3 に 2 つの MUX4_LL と内部 MUX マルチプレクサーを組み合わせたマルチプレクサーのロジックを示します 各エレメントで構成されたマルチプレクサーの HL コードには 3 つのインスタンスしかありません ( リファレンスデザイン 参照 ) スライスの半分にすべてのロジックが含まれており 残りの半分は自由に使用可能です 配線フローはスライスの入力から出力につながっています ロジック用にその他のインターコネクト配線は不要です XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 5

6 最初の例 X-Ref Target - Figure 2 LUT6 I I I4 I F0F0CCCCAAAA XAPP522_02_22 図 2 : MUX4_LL および LUT6 の INIT 値 X-Ref Target - Figure 3 I I MUX4_LL L0 I4 64 h00f0f0ccccaaaa I MUX I5 I6 I7 I MUX4_LL L 2 64 h00f0f0ccccaaaa XAPP522_03_22 図 3 : スライスベースの 8: マルチプレクサー (MUX4_LL (LUT6) を 2 個と MUX を 個使用 ) 表 に 図 2 の MUX4_LL の真理値表を示します 表 2 には 図 3 の完成された 8 ビットマルチプレクサーの真理値表を示します 複数のエレメントで構成された複合マルチプレクサーは より広いビット幅を構築するためにマルチプレクサーを統合したセルデザインとして扱うことができます 独立した 8 ビットマルチプレクサーセルを扱う場合と同様に 帯域幅が広くなってもインターコネクト配線を追加する必要はありません また 2 つの 8 ビットマルチプレクサーは つのスライスに含めることができます このアプリケーションノートのロジック図では プログラム可能な LUT コードを赤色で表しています カスタマイズ可能な LUT コードとその生成方法については 補足資料 A : LUT コードの生成方法 を参照してください XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 6

7 最初の例 マルチプレクサーの FPGA へのインプリメンテーションおよび MUX4_LL と MUX BEL の詳細は 8 ビットマルチプレクサーの FPGA インプリメンテーション : 分析 および図 4 を参照してください 表 : MUX4_LL の真理値表 : LUT6 に 4 ビットマルチプレクサーをインプリメントした場合 I 0 0 X X X X X 0 X 0 0 X 0 X X 0 0 X X X X X X 0 X X X 0 X X X X X X 表 2 : 完全された 8 ビットマルチプレクサーの真理値表 2 I7 I6 I5 I4 I X X X X X X X X X X X X X 0 X X X X X X 0 X X 0 0 X X X X 0 X X X X X X 0 X X X X 0 0 X X 0 X X X X X 0 0 X 0 X X X X X X 0 0 X X X X X X X X X X X X X X 0 0 X X X X X X X 0 0 X X X X X X X 0 X X X X X X X 0 0 X X X X X X X 0 X X X X X X X 0 X X X X X X X X X X X X X X 8 ビットマルチプレクサーの FPGA インプリメンテーション : 分析 図 4 に IE ツールでロジック合成とインプリメンテーションを実行後に FPGA の LIL に配置された 8 ビットマルチプレクサーを示します 入力および出力の経路は緑色で表しています ユーザーロジックでメモリとして LIM を使用しない場合 LIL の代わりに IE ツールが LIM を使用しても同様の結果となります 図 4 のトポロジは 図 3 のロジック図と基本的に同じです スライスの半分 ( 上位の C/ LUT6 と上位の MUXF) のみを使用しています 下半分に同じロジックをインプリメントすることも可能です ほかのビットサイズでのロジックバリエーションについては マルチプレクサーの一般的な構築ブロック を参照してください XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 7

8 最初の例 XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 8 X-Ref Target - Figure 4 図 4 : FPGA の LIL にインプリメントされた 8: マルチプレクサー Y_BUF 0 0 CLK CLK_B C2 A A A AX BX CLK B B2 B3 B4 B5 B6 CX C A A A A C4 C5 C3 C6 2 3 X A A INIT I C0 C 2 C2 3 C3 INIT CIN CARRY4 INIT HIGH LW HIGH LW AN2L HIGH LW AN2L HIGH LW YNC AYNC REET TYPE HIGH LW XAPP522_04_0802 AN2L INIT INIT INIT HIGH LW INIT INIT AN2L HIGH LW INIT HIGH LW C5 CIN 0 AX AX 0 BX CX AX F8 BX F8 B5 UEMUX CX UEMUX AMUX BMUX CMUX A A B C B X X 5 MUX C CUT _IBUF 7_IBUF _IBUF 5_IBUF 4_IBUF 6_IBUF 2_IBUF _IBUF 3_IBUF _IBUF _IBUF 0_IBUF 2_IBUF MUX

9 マルチプレクサーの一般的な構築ブロック マルチプレクサーの一般的な構築ブロック 2 N 以外のマルチプレクサー用のセルデザイン データ配線ロジックでは 場合によっては 2 N 以外のデータソースをマルチプレクスする必要があります 図 3 に示すスライスベースの 8: マルチプレクサーのマクロセルは別の構成セルを使用することで より大規模または小規模なサイズをインプリメントできます このセクションでは 2 N が 8 ビットよりも小さいマルチプレクサーについて説明します 2 N が 8 よりも大きいマルチプレクサーについては 大規模マルチプレクサー : 概要 を参照してください 図 5 ~ 図 8 に これらのセルを示します 2 N > 4 のマルチプレクサーでは セル MUX_GT4 ( 図 5) が ビット拡張されます これは MUX4_LL ( 図 8) および MUX BEL と共に使用されます 同様に 図 6 ではセル MUX2_GT4 が 2 ビットの拡張を提供し 図 7 ではセル MUX3_GT4 が 3 ビットの拡張を提供します このスタイルのマルチプレクサーの入力が 2 N よりも少ない場合には ユーザーはセレクト入力に入力範囲を超える組み合わせがある場合の動作を定義しておく必要があります たとえば セレクトラインに 7 という値がある場合の 5: マルチプレクサーの出力を指定しておきます 通常 デザインは動作中に有効な入力から値を選択しますが 合成ツールはこの状況における有効な値を判断できません したがって ジェネリック HL コード ( 例 : CAE 文 ) でこのスタイルのマルチプレクサーを推論するか またはプリミティブをインスタンシエートするなどして セレクトラインのすべての組み合わせに対する応答を定義する必要があります ( 例 : VHL の場合は when others Verilog の場合は default など ) 図 5 図 6 図 7 では セレクトラインの値が入力数よりも大きい場合に マルチプレクサー出力が Low (0) になるように定義されています 最適なデザインでは すべての未使用入力を ont't Care ( 例 : 'X) として扱うため または を LUT へ配線する必要がありません たとえば 図 9 に示す下位の LUT で I4 入力が単に MUX へ渡される場合は 4 ~ 7 までのどのような組み合わせ ( 例 : xx) に対してもこの入力が選択されます X-Ref Target - Figure 5 LUT3 I 8 0A XAPP522_05_22 図 5 : N > 4 より大規模なマルチプレクサー用の ビットセル (MUX_GT4) X-Ref Target - Figure 6 LUT4 I I 6 00CA XAPP522_06_22 図 6 : N > 4 より大規模なマルチプレクサー用の 2 ビットセル (MUX2_GT4) XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 9

10 マルチプレクサーの一般的な構築ブロック X-Ref Target - Figure 7 LUT5 I I I4 32 h00f0ccaa XAPP522_07_22 図 7 : N > 4 より大規模なマルチプレクサー用の 3 ビットセル (MUX3_GT4) X-Ref Target - Figure 8 LUT6 I I I4 I F0F0CCCCAAAA XAPP522_08_22 図 8 : N > 4 より大規模なマルチプレクサー用の 4 ビットセルまたはスタンドアロン (MUX4_LL) 2 N 以外のマルチプレクサーの例 図 5 図 6 図 7 に示した LUT ベースのセルを図 8 に示した MUX と 4: マルチプレクサーをインプリメントした LUT を組み合わせて使用することで 5 ビット ( 図 9) 6 ビット ( 図 0) および 7 ビット入力のマルチプレクサー ( 図 ) を構築できます 図 9 の 5 ビットマルチプレクサーの例は 6 ページの図 3 に示した 8 ビットの例で使用されている MUX4_LL のいずれか一方を ビットの拡張セル MUX_GT4 に置き換えたものです 同様に 6 ビット ( 図 0) と 7 ビット ( 図 ) マルチプレクサーでは 2 ビットと 3 ビットの拡張セル (MUX2_GT4 および MUX3_GT4) をそれぞれ使用しています これらのロジック回路は 図 4 で説明したスライス半分を使用するインプリメンテーションとまったく同じように FPGA にインプリメントされますが 配線数は大幅に少なくなっています LUT をプログラムするための INIT コードのエンコーディングは表 2 と類似していますが 使用される入力やセレクトコード数は減少します 選択されない場合には自動的に 0 を出力するよう 各セルデザインは 2 ビットセレクトを採用しています このセクションで説明する 2 N < 8 の小規模マルチプレクサーは スイッチング動作をスライス内で実行する機能的な統合体として含まれ その方法は本質的に柔軟性に優れ LUT ベースのセルデザインを使用するモジュール形式です 高帯域幅データパスには大規模マルチプレクサーが必要となり これについては 大規模マルチプレクサー : 概要 で詳しく説明します XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 0

11 マルチプレクサーの一般的な構築ブロック X-Ref Target - Figure 9 I I MUX4_LL L0 I4 64 h00f0f0ccccaaaa I MUX MUX_GT4 L 2 8 h0a XAPP522_09_22 図 9 : セル MUX4_LL および MUX_GT4 を使用する 5 ビットマルチプレクサー X-Ref Target - Figure 0 I I MUX4_LL L0 I4 64 h00f0f0ccccaaaa I MUX I5 I MUX2_GT4 L 6 h00ca 2 XAPP522_0 _22 図 0 : セル MUX4_LL および MUX2_GT4 を使用する 6 ビットマルチプレクサー XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com

12 マルチプレクサーの一般的な構築ブロック X-Ref Target - Figure I I MUX4_LL L0 I4 64 h00f0f0ccccaaaa I MUX I5 I6 I MUX3_GT4 L 32 h00f0ccaa 2 XAPP 図 : セル MUX4_LL および MUX3_GT4 を使用する 7 ビットマルチプレクサー 大規模マルチプレクサー : 概要 大規模マルチプレクサーは さらにセルを追加して構成します MUXF8 BEL を使用して 6 ページの図 3 に示す 8 ビットマルチプレクサーを 2 つ結合することで つのスライス内に 6 ビットのマルチプレクサーを構築できます 図 2 に この 6 ビットマルチプレクサーを示します 3 ページの図 のように MUXF8 のデータ入力はスライス内の 2 つの MUX と直接接続され 4 つすべての LUT6 を使用する超高速の 4: マルチプレクサーを構成します このような構成により スライス外の配線数を削減できます つまり 6 ビットマルチプレクサーでは 入力から出力へ配線数を 6: に圧縮できます すべての入力はスライスに入ってスライスから出力されるため 汎用インターコネクトを追加で使用する必要はありません 2 N < 8 マルチプレクサーと同様に 6 マルチプレクサーを使用して 2 N < 6 のほかのバリエーションも可能です たとえば 図 3 の 4 ビットマルチプレクサーの例では 6 ビットマルチプレクサー ( 図 2) の最上位ビット位置にある MUX4_LL の代わりに MUX2_GT4 セルを使用しています ただし MUX 出力のみが MUXF8 入力へ接続でき MUX 入力は隣接配置された LUT 出力から配線する必要があることに注意してください その結果 たとえ 9 入力のみの場合でも つのスライスでこのタイプのマルチプレクサーが構築されます したがって 各スライス内に収まる 8: マルチプレクサーや 6: マルチプレクサーの入力を最大限に活用できるデザインが構築可能です デザインによっては ジェネリック HL を使用して MUX または MUXF8 の出力へ配線されているフリップフロップの位置にパイプラインレジスタを挿入することで 大規模マルチプレクサーを分解できます 6 ビットマルチプレクサーの FPGA インプリメンテーション では 図 2 に示すマルチプレクサーを実現する FPGA BEL の内部接続について説明します 通常 VHL および Verilog で CAE 文を使用する場合 すべてのステート ( 例 : 必要に応じて when others または default を使用 ) が定義されている限り 図 2 および図 3 と同じ回路が合成されます プリミティブをインスタンシエートすることでインプリメントされた回路が確実なものとなり 大規模マルチプレクサー構造を分解する際のインプリメンテーションの制御に最適な方法となります XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 2

13 マルチプレクサーの一般的な構築ブロック X-Ref Target - Figure 2 I I MUX4_LL L0 I4 64 h00f0f0ccccaaaa I MUX M0 I5 I6 I7 I MUX4_LL L I8 64 h00f0f0ccccaaaa I MUXF8 I9 I I MUX4_LL L2 64 h00f0f0ccccaaaa I MUX M I4 I5 I MUX4_LL L h00f0f0ccccaaaa 図 2 : 6 ビットマルチプレクサー XAPP522_2_22 XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 3

14 マルチプレクサーの一般的な構築ブロック X-Ref Target - Figure 3 I I MUX4_LL L0 I4 64 h00f0f0ccccaaaa I MUX M0 I5 I6 I7 I MUX4_LL L I8 64 h00f0f0ccccaaaa I MUXF8 I9 I I MUX4_LL L2 64 h00f0f0ccccaaaa I MUX M I MUX2_GT4 L h00ca 図 3 : 4 ビットマルチプレクサー 6 ビットマルチプレクサーの FPGA インプリメンテーション XAPP522_3_07022 図 4 に示すように 6 ビットマルチプレクサーの FPGA インプリメンテーションは 図 2 のロジック構成とトポロジ的に類似しています つまり ロジック図および FPGA インプリメンテーションの BEL 間は 対 です 4 つすべての LUT6 から MUX および MUXF8 を通過して最終的に出力されるまでの配線経路を緑色で表しています XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 4

15 マルチプレクサーの一般的な構築ブロック XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 5 X-Ref Target - Figure 4 図 4 : FPGA LIL の 6 ビットマルチプレクサーインプリメンテーション Y_BUF 0 0 CLK CLK_B C2 A A A AX BX CLK B B2 B3 B4 B5 B6 CX C A A A A C4 C5 C3 C6 2 3 X A A INIT I C0 C 2 C2 3 C3 INIT CIN CARRY4 INIT HIGH LW HIGH LW AN2L HIGH LW AN2L HIGH LW YNC AYNC REET TYPE HIGH LW XAPP522_4_0802 AN2L INIT INIT INIT HIGH LW INIT INIT AN2L HIGH LW INIT HIGH LW C5 CIN AX 0 AX 0 BX CX AX F8 BX F8 B5 UEMUX CX UEMUX AMUX BMUX CMUX A A B C B X X 5 MUX C CUT _IBUF 7_IBUF _IBUF 5_IBUF 4_IBUF 6_IBUF _IBUF 3_IBUF _IBUF _IBUF 0_IBUF 2_IBUF _IBUF 5_IBUF _IBUF 3_IBUF 2_IBUF 4_IBUF 2_IBUF _IBUF _IBUF _IBUF 9_IBUF 8_IBUF 0_IBUF Y_BUF 3_IBUF 2_IBUF MUX MUXF8 MUX

16 マルチプレクサーの一般的な構築ブロック 64 ビット以上のマルチプレクサー 2 N が 6 ビット ( つのスライスで対応可 ) を超える場合は スライスを追加する必要があります これについては 図 5 に示す 64: マルチプレクサーを使用して説明できます つの LUT へロジックを接続するには 4 つのスライスからの 4 本の配線のみ必要です 入力から出力へのパスのみ 2 つの LUT を通過します MUX/MUXF8 の遅延は配線に比べるとわずかです この効率的なインプリメンテーションの鍵となるのは 64: マルチプレクサーが 4 つの 6: マルチプレクサーに分解されており それらの後に 4: マルチプレクサーがあることです プリミティブをインスタンシエートすると 図 5 とまったく同じようにインプリメントされます ジェネリック HL で CAE 文を つ使用して 64: マルチプレクサーを推論した場合でも同じ構造となりますが 効率性に劣る別の構造が推論される可能性もあります 大規模マルチプレクサーが適切に分解され 複数の CAE 文で記述されている場合には ジェネリックコードでも充分です ただし 通常は合成ツールによってすべてが再びマージされることを回避するために 各ステージにパイプラインを挿入または属性を適用する必要があります 2 N = 8 および 2 N = 6 マルチプレクサーのように 9 ページの図 5 ~ 0 ページの図 8 のセルを使用することで 図 5 をベースとした 2 N < 64 マルチプレクサーのロジックバリエーションが可能です この手法ではビット幅を拡張できます 図 6 に実際の例を示します この図では 図 5 の 64 ビットマルチプレクサーを 72 インスタンス使用して統合し 72x64 ビット (4608:72) マルチプレクサーを構築しています このロジックは 00G ネットワークアプリケーションで 64 個のブロック RAM からの 64 ビットおよび 8 ビット ECC データを配線する場合に使用できます 図 5 の 64: マルチプレクサーには 4¼ 個のスライスが必要で 各 6: マルチプレクサーに 個のスライスを使用し 組み合わせる 4: マルチプレクサーには LUT を つ使用します 図 6 のように 64: マルチプレクサーを 72 回複製するには 306 個のスライスが必要です これらの 4: マルチプレクサーのインプリメントに使用される LUT は 8 個のスライスに含めることができますが 実際には配線の長さ限り短くするため このとおりにならないことも考えられます XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 6

17 マルチプレクサーの一般的な構築ブロック XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 7 X-Ref Target - Figure 5 図 5 : 64 ビットマルチプレクサー XAPP522_5_0802 I I I 64 h00f0f0ccccaaaa MUX4_LL I4 I5 I6 I7 I 64 h00f0f0ccccaaaa MUX4_LL L0 L MUX I I8 I9 I I 64 h00f0f0ccccaaaa MUX4_LL I4 I5 I 64 h00f0f0ccccaaaa MUX4_LL L2 L3 MUX I M0 M MUXF8 N0 I I6 I7 I8 I9 I 64 h00f0f0ccccaaaa MUX4_LL I 64 h00f0f0ccccaaaa MUX4_LL L4 L5 MUX I I 64 h00f0f0ccccaaaa MUX4_LL I 64 h00f0f0ccccaaaa MUX4_LL L6 L7 MUX I M2 M3 MUXF8 N I I 64 h00f0f0ccccaaaa MUX4_LL I 64 h00f0f0ccccaaaa MUX4_LL L8 L9 MUX I I40 I4 I42 I43 I 64 h00f0f0ccccaaaa MUX4_LL I44 I45 I46 I47 I 64 h00f0f0ccccaaaa MUX4_LL L0 L MUX I M4 M5 MUXF8 N2 I I48 I49 I50 I5 I 64 h00f0f0ccccaaaa MUX4_LL I52 I53 I54 I55 I 64 h00f0f0ccccaaaa MUX4_LL L2 L3 MUX I I56 I57 I58 I59 I 64 h00f0f0ccccaaaa MUX4_LL I60 I6 I62 I63 I 64 h00f0f0ccccaaaa MUX4_LL L4 L5 MUX I M6 M7 MUXF8 N3 I 64 h00f0f0ccccaaaa MUX4_LL

18 マルチプレクサーの一般的な構築ブロック X-Ref Target - Figure 6 INPUT (4608-bits) 2 0 in bits -I out bits 2 8 in bits -I out bits 2 36 in bits -I out bits 2 54 in bits -I out bits 2 in bits -I out bits 2 9 in bits -I out bits 2 37 in bits -I out bits 2 55 in bits -I out bits 2 2 in bits -I out bits 2 20 in bits -I out bits 2 38 in bits -I out bits 2 56 in bits -I out bits 2 3 in bits -I out bits 2 2 in bits -I out bits 2 39 in bits -I out bits 2 57 in bits -I out bits 2 4 in bits -I out bits 2 22 in bits -I out bits 2 40 in bits -I out bits 2 58 in bits -I out bits 2 5 in bits -I out bits 2 23 in bits -I out bits 2 4 in bits -I out bits 2 59 in bits -I out bits 2 6 in bits -I out bits 2 24 in bits -I out bits 2 42 in bits -I out bits 2 60 in bits -I out bits 2 7 in bits -I out bits 2 25 in bits -I out bits 2 43 in bits -I out bits 2 6 in bits -I out bits 2 8 in bits -I out bits 2 26 in bits -I out bits 2 44 in bits -I out bits 2 62 in bits -I out bits 2 9 in bits -I out bits 2 27 in bits -I out bits 2 45 in bits -I out bits 2 63 in bits -I out bits 2 0 in bits -I out bits 2 28 in bits -I out bits 2 46 in bits -I out bits 2 64 in bits -I out bits 2 in bits -I out bits 2 29 in bits -I out bits 2 47 in bits -I out bits 2 65 in bits -I out bits 2 2 in bits -I out bits 2 30 in bits -I out bits 2 48 in bits -I out bits 2 66 in bits -I out bits 2 3 in bits -I out bits 2 3 in bits -I out bits 2 49 in bits -I out bits 2 67 in bits -I out bits 2 4 in bits -I out bits 2 32 in bits -I out bits 2 50 in bits -I out bits 2 68 in bits -I out bits 2 5 in bits -I out bits 2 33 in bits -I out bits 2 5 in bits -I out bits 2 69 in bits -I out bits 2 6 in bits -I out bits 2 34 in bits -I out bits 2 52 in bits -I out bits 2 70 in bits -I out bits 2 7 in bits -I out bits 2 35 in bits -I out bits 2 53 in bits -I out bits 2 7 in bits -I out bits ELECT (6-bits) UTPUT (72-bits) XAPP522_6_082 図 6 : 72 x 64 ビットマルチプレクサー (72 個の インスタンスを使用 ) XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 8

19 別手段としてのデータセレクター 別手段としてのデータセレクター 2 N マルチプレクサーの代替 : -of-n データセレクター 一部のシステムアプリケーションでは データセレクト信号を生成する制御ロジックがバイナリエンコーディング機能を提供しないため バイナリエンコーディング用にロジックを追加する必要があり このような場合にはデータパスが低速化します 例として BRAM メモリなど複数のパラレルデータレーンがある場合などが挙げられ つのレーン上のデータに特定のエンコーディングがあり 全レーン上のデータ集合体がどのように順序付けられるべきかを示します エンコーディングパターンのパターン検出ロジックは プライオリティエンコーディングと類似しており -of-n 信号を生成し N ライン中の つの制御ラインによって配線されるデータが選択されます このセレクト制御は 常に つのセレクトラインのみアクティブ (High) になるワンホットエンコードとしても記述できます ただし プライオリティエンコーダーでは 選択したデータに対して最優先順位が割り当てられたセレクトラインがあると 2 つ以上のセレクトラインが同時にアクティブになります 図 8 に -of-2 データセレクターの効率的なインプリメンテーションを示します これは つのスライスにインプリメント可能な最大規模のデータセレクターです 反転出力付きの -of-3 データセレクターをインプリメントするよう各 LUT をプログラムします この場合 セレクト制御はワンホットとして扱われますが 同時に 2 つ以上のセレクト入力がアクティブ (High) になる場合に必要な動作 ( 優先順位 ) を与えるように LUT をプログラムできます セレクト制御の つが High の場合 LUT の出力は該当するデータ入力の反転ロジックレベルとなりますが 3 つすべてのセレクト制御信号が Low の場合には LUT の出力が強制的に High となります これは -of-3 データセレクターでは予期しない動作として現れますが CARRY4 ブロック内の MUX エレメントおよび専用キャリーチェーンで構築された組み合わせ段階では問題となります 各 LUT からの出力がそれぞれの MUX のセレクト入力を制御します I 入力は永久的に High () 駆動され チェーンの一番下 ( 開始点 ) にある CI 入力は永久的に Low (0) 駆動されます この配置は 4 入力の NAN ゲートとしてキャリーチェーンを構成します 入力のいずれかが Low の場合は が選択され キャリーチェーンの一番上の出力まで渡されます 入力がすべて High の場合はすべての MUX がそれぞれの CI 入力を選択し 一番下の 0 がチェーンの一番上の出力まで伝搬されます セレクト信号 4 のみがアクティブ (High) の場合における -of-2 データセレクターの動作について考えてみます LUTA の出力は High で 一番下の MUX では 0 を選択して次のチェーンへと伝搬します 4 はアクティブであるため LUTB の出力は 4 データ入力に現れるレベルの反転となります したがって 4 が Low のときは LUTB の出力は High となり 関連する MUX では CI が選択され 引き続き 0 がキャリーチェーンで伝搬されます 反対に 4 が High のときには LUTB 出力が Low となり MUX では I が選択されるため キャリーチェーンで が伝搬されます つまり キャリーチェーンで伝搬されるロジックレベルは 4 入力に適用されるロジックレベルを示します LUTC と LUT の出力が共に High の場合は このレベルがチェーンの一番上の出力まで伝搬されます XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 9

20 別手段としてのデータセレクター データセレクターの拡張 このセクションで説明するデータセレクターは スライスを垂直にカスケード接続して拡張できます 入力と出力の間に配線は追加されません 構築可能な最大サイズは ターゲット FPGA の垂直カラムの高さによって異なります スライス間のキャリーチェーンは非常に高速であるため 大規模なデータセレクターで生じる遅延追加はほとんどありません ( 図 7 参照 ) X-Ref Target - Figure 7 CUT CUT CUT CUT CLB lice XY CLB lice X3Y lice X0Y lice X2Y CIN CIN CIN CIN CLB CUT lice XY0 CUT CLB CUT lice X3Y0 CUT lice X0Y0 lice X2Y0 図 7 : -of-n データセレクターの拡張 XAPP522_7_ of-n データセレクターと 2 N マルチプレクサーのトレードオフ -of-n データセレクターと 2 N マルチプレクサーのトレードオフの つは 信号速度と集積度です たとえば 2 N が 6 以上のマルチプレクサーは 配線を追加して LUT をもう つ通過する必要があるためデータセレクターよりも低速です データセレクターはいかなるサイズの場合でも配線を追加する必要がなく つの LUT を通過するだけです その一方で 集積度の点ではデータセレクターが劣ります -of-n ソリューションは 各スライスに最大 2 ビットしか含めることができませんが 2 N マルチプレクサーは各スライスに最大 6 ビットを含めることができます -of-n を確実にインプリメントする唯一の方法は プリミティブをインスタンシエートすることです -of-n の性質上 デザインに適用するまでには多少時間がかかりますが 通常は利点を伴うため検討する価値はあります 特に プライオリティエンコーディングを有効にするように -of-n を構成した場合に優れた利点をもたらします 必要なファンクションを構築するよう各 LUT をプログラムし 最終出力に一番近いチェーンの最上位が優先されるようにします XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 20

21 別手段としてのデータセレクター X-Ref Target - Figure 8 LUT 2 2 I5 I4 I CI MUX I 0 64 h f C2 LUTC I5 I4 I CI MUX 4 I 3 64 h f LUTB C I5 I4 I CI MUX 7 I 6 64 h f LUTA C0 9 I5 I4 I CI 0 MUX 0 I 9 64 h f 図 8 : 8 ビットの -of-n データセレクター XAPP522_8_0702 N=2 の -of-n データセレクターの FPGA インプリメンテーション 図 9 に 図 8 のデータセレクターの FPGA インプリメンテーションを示します 適切な配線経路を緑色で表しています ロジック図に表した LUT ベースのセルおよび CARRY4 ブロック内の BEL は トポロジ的に実際の FPGA インプリメンテーションと正確に一致します XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 2

22 別手段としてのデータセレクター XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 22 X-Ref Target - Figure 9 図 9 : 2 ビットの -of-n データセレクターの FPGA インプリメンテーション 0 0 CLK CLK_B C2 A A A AX BX CLK B B2 B3 B4 B5 B6 CX C A A A A C4 C5 C3 C6 2 3 X _IBUF _IBUF _IBUF 2_IBUF _IBUF 0_IBUF A A INIT I C0 C 2 C2 3 C3 INIT CIN CARRY4 INIT HIGH LW HIGH LW AN2L HIGH LW AN2L HIGH LW YNC AYNC REET TYPE HIGH LW XAPP522_9_07232 AN2L INIT INIT INIT HIGH LW INIT INIT AN2L HIGH LW INIT HIGH LW C5 CIN AX 0 AX 0 BX CX AX F8 BX F8 B5 UEMUX CX UEMUX AMUX BMUX CMUX A A B C B X X 5 MUX C CUT GLBAL_LGIC GLBAL_LGIC GLBAL_LGIC GLBAL_LGIC _BUF 5_IBUF 4_IBUF 3_IBUF 5_IBUF 4_IBUF 3_IBUF 8_IBUF 7_IBUF 6_IBUF 8_IBUF 7_IBUF 6_IBUF _IBUF _IBUF 9_IBUF _IBUF 0_IBUF 9_IBUF

23 一般的な設計手順 一般的な設計手順 実行内容 : スイッチング動作の位置 ファンイン圧縮の最大化 3 ページの図 に示した各スライスには最大 29 個 (24 個ではない ) の同時入力を含めることができます (4 つの LUT の 24 入力 AX BX CX X CIN およびローカル 0/) CARRY4 ブロック内のキャリーチェーンを使用した場合 付加的なロジックスイッチングは LUT6 リソースの直後に高速で動作できるため 同時入力の効果が増大します 基本的な概念は シングルランク内でより多くのロジックを実行 つまりスライスを最大限に活用することです シングルランクでより多くのロジックスイッチングを行うことにより LUT 総数の削減 LUT 遅延の削減 およびロジックファンインの圧縮が可能になります データパスのロジックファンクション結果を判断するためのスイッチング動作を つのスライス内にできるだけ多く含めることで 外部配線リソースを節約できます 結果として より多くの汎用インターコネクトをデータや制御用に確保できます スライス内のインターコネクトおよび CARRY4 内のローカルキャリーチェーンは非常に高速です 基幹となるこれらのスライスリソースが汎用インターコネクトと競合することはありません 方法 : ストラクチャ HL 形式で BEL を記述し より大規模なデザインを構築 ビヘイビア HL を入力とする合成ツールでは このアプリケーションノートで説明するすべてのデータ配線ロジックファンクションは推論できません つには CARRY4 ブロックの BEL の目的は名目上 演算機能を高速化するためであり これは HL コードに演算子で記述されます したがって たいていの場合は高速化のために算術演算子のインプリメンテーションが優先されます HL で記述されたデータ配線演算子は非常に少ないため そのようなファンクションは BEL に推論されにくいのが現実です また データ配線は空間的広がりを持つ傾向があるため ( 速度も重要ではありますが ) 構造的な入力がより優先されます この複雑な状況の対処方法は ストラクチャ HL を使用して必要なファンクションを直接指定することです このアプリケーションノートで説明したとおり 必要な BEL で構成されたセルデザインを作成し それを柔軟に活用します セルデザインをマクロセルに統合し ユーザーロジックのインスタンスにビットスライスとして利用できます この手順は 図 20 の 3 となります このアプリケーションノートに示す例では すべて HL 形式で記述されています ( リファレンスデザイン 参照 ) 複数ビットスライスを結合する手順 4 は ストラクチャ HL 形式で記述されたインスタンスを使用 あるいは generate 文を使用して実行できます X-Ref Target - Figure etermine lice Resources that Assist in Problem esign Bitslice Cells Using lice BELs Implement Bitslices in tructural HL Aggregate Bitslices in HL 図 20 : 一般的な設計手順 XAPP522_20_0702 XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 23

24 リファレンスデザイン リファレンスデザイン リファレンスデザインファイルは 次のサイトからダウンロードできます 表 3 に リファレンスデザインの詳細を示します 表 3 : リファレンスデザインの詳細 パラメーター 説明 全般開発者ターゲットデバイス ( ステッピングレベル E プロダクション スピードグレード ) ソースコードの提供ソースコードの形式既存のザイリンクスアプリケーションノート / リファレンスデザイン CRE Generator ツール サードパーティからデザインへのコード /IP の使用 Ken Chapman プロダクションの partan-6 FPGA FPGA および 7 シリーズ FPGA あり VHL および Verilog なし シミュレーション 機能シミュレーションの実施タイミングシミュレーションの実施 ありなし 機能およびタイミングシミュレーションでのテストベ あり ンチの利用 テストベンチの形式 VHL 使用したシミュレータソフトウェア / バージョン Iim v4. PI/IBI シミュレーションの実施 N/A インプリメンテーション 使用した合成ソフトウェアツール / バージョン 使用したインプリメンテーションソフトウェアツール / バージョンスタティックタイミング解析の実施 XT v4. および Vivado esign uite 202. IE esign uite v4. および IE esign uite 202. あり ハードウェア検証ハードウェア検証の実施あり 検証に使用したハードウェアプラットフォーム KC705 評価キット まとめ このアプリケーションノートでは スライス内の BEL を直接使用してより多くのスイッチング動作を行うことで 多くの汎用配線リソースが節約され 高速化が可能となるだけでなく 結果の確定性を向上させることができることを説明してきました ストラクチャ HL で BEL を指定することにより スライスへ直接アクセスできるようになります ビット数を多く含むデータパス重視のシステムデザインでは 単にビヘイビア HL 形式で指定したロジックで得る効果よりも これらの手法を使用した場合の方が効果的なインプリメンテーションが実現できます XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 24

25 改訂履歴 改訂履歴 次の表に この文書の改訂履歴を示します 日付 バージョン 内容 202 年 8 月 8 日.0 初版リリース 202 年 8 月 30 日. FPGA スライスの構築ブロック : 内部を見る の内容を変更 FPGA LIL に構築される 8 ビットマルチプレクサー の表題を変更 図 図 4 および図 4 のタイトルを変更し 表示項目を追加 図 4 の MUX と MUXF8 間の MUX 信号を緑色でハイライト 図 5 および図 6 の表示を変更 Notice of isclaimer Automotive Applications isclaimer The information disclosed to you hereunder (the Materials ) is provided solely for the ion and use of Xilinx products.to the maximum extent permitted by applicable law:() Materials are made available "A I" and with all faults, Xilinx hereby ICLAIM ALL WARRANTIE AN CNITIN, EXPRE, IMPLIE, R TATUTRY, INCLUING BUT NT LIMITE T WARRANTIE F MERCHANTABILITY, NN-INFRINGEMENT, R FITNE FR ANY PARTICULAR PURPE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications.you may not reproduce, modify, distribute, or publicly display the Materials without prior written consent.certain products are subject to the terms and conditions of the Limited Warranties which can be viewed at IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in Critical Applications: XILINX PRUCT ARE NT EIGNE R INTENE T BE FAIL-AFE, R FR UE IN ANY APPLICATIN REUIRING FAIL-AFE PERFRMAN, UCH A APPLICATIN RELATE T:(I) THE EPLYMENT F AIRBAG, (II) CNTRL F A VEHICLE, UNLE THERE I A FAIL-AFE R REUNAN FEATURE (WHICH E NT INCLUE UE F FTWARE IN THE XILINX EVI T IMPLEMENT THE REUNAN) AN A WARNING IGNAL UPN FAILURE T THE PERATR, R (III) UE THAT CUL LEA T EATH R PERNAL INJURY.CUTMER AUME THE LE RIK AN LIABILITY F ANY UE F XILINX PRUCT IN UCH APPLICATIN. 本資料は英語版 (v.) を翻訳したもので 内容に相違が生じる場合には原文を優先します 資料によっては英語版の更新に対応していないものがあります 日本語版は参考用としてご使用の上 最新情報につきましては 必ず最新英語版をご参照ください この資料に関するフィードバックおよびリンクなどの問題につきましては jpn_trans_feedback@xilinx.com までお知らせください いただきましたご意見を参考に早急に対応させていただきます なお このメールアドレスへのお問い合わせは受け付けておりません あらかじめご了承ください XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 25

26 補足資料 A : LUT コードの生成方法 補足資料 A : LUT コードの生成方法 LUT を使用するインプリメンテーション 3 ページの図 に FPGA LIL ブロック図の中にある LUT を示しています LIM ではメモリエレメントとして LUT を使用できますが ロジック機能として LUT をプログラムするという目的でいうと 実際の LIM は LIL と基本的に同じです スライス LUT は FPGA デバイス内のプログラマブルロジック機能を結合する役割を果たすため システムデザインを構築する上で必要な機能を実現させるための重要な要素です リファレンスデザインのように LUT は HL で記述した 6 進数の初期化コードを用いて構成できます ( リファレンスデザイン 参照 ) これらのコードは 与えられた入力セットに対して特定のロジック出力を提供するように LUT をプログラムします ビヘイビア HL 合成を実行すると コードを直接入力しなくても自動的にコンフィギュレーションされます ( 合成で実行される ) ただし データパス関連機能用に特定のファンクションを構築する場合は LUT コードを直接ユーザーが作成可能です 4: マルチプレクサーの例 図 2 に ゲートプリミティブ付き 4: マルチプレクサーのロジックを示します LUT は実際にはここに示すようなゲートをインプリメントしません 代わりに LUT の柔軟性を利用し 6 つの入力 ( および ~ ) を持つファンクションの出力 を生成します LUT6 では 任意のゲート制御が可能です ( 最大 6 入力 ) 6 入力信号で最大 26 通りのロジックファンクションが実現可能であり このマルチプレクサーは LUT6 をすべて活用しています 表 4 に 6 つの入力とその出力の関係を真理値表に示します X-Ref Target - Figure 2 LUT6 I I I4 I F0F0CCCCAAAA XAPP522_2_07032 図 2 : 4: マルチプレクサーセルの LUT6 インプリメンテーション 表 4 に 図 2 の 4: マルチプレクサーの真理値表を示します LUT のロジック入力は表中の一番上に示しています また LUT に正しく並べられた入力 ( ~ I5) は 図 2 の LUT 境界内および表中に示しています ロジック入力の名前は任意で付けることができますが この例では ザイリンクスライブラリプリミティブと同じ名前を使用しています たとえば マルチプレクサー入力 は LUT ピン へ接続されますが 入力 は LUT ピン I5 へ接続されます 一番左の列は 有効なすべての入力ロジックステートを表した 2 進数コードの 0 進数インデックスです 説明上 表中の 4 つの影付き部分は セレクト入力 - で選択される入力を示しています この入力が出力 へ渡され これがマルチプレクサー機能となります LUT は例外なくプログラム可能です どのような入力順序でも使用可能であり 任意の機能を実現するために出力ビットのステータスを変えることができます マルチプレクサーの表形式を LUT の 6 進数コードに変換する一般的な手法は次のとおりです LUT のすべての可能な入力ステートを考慮することを仮定し 実行されるファンクションのすべての出力を表にまとめます 表 4 に 4: マルチプレクサーの真理値表の例を示します 真理値表は右回りに循環します (29 ページの表 5) 出力ビットは左から右 ビット 63 からビット 0 へ読み出されます XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 26

27 補足資料 A : LUT コードの生成方法 4 ビット ( ニブル ) のグループがそれぞれ 2 進数から 6 進数へ変換されます 表 5 に 左から右 2 進数から 6 進数のプロセスを示しています 表 4 は 4 ビットのグループをあらかじめマークし ニブルを考慮して作成されました Verilog の場合 LUT の INIT コードは 64'h00F0F0CCCCAAA となります デザイン挿入用の詳しい HL 構文は サンプルソースコードを参照してください ( リファレンスデザイン 参照 ) 表 4 : 4: マルチプレクサーセルの LUT6 真理値表 00 I Index I5 I4 I XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 27

28 補足資料 A : LUT コードの生成方法 表 4 : 4: マルチプレクサーセルの LUT6 真理値表 ( 続き ) 00 I Index I5 I4 I XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 28

29 補足資料 A : LUT コードの生成方法 表 5 : 循環 LUT6 真理値表 (HL 用の 6 進数コード ) 00 I Index I5 I4 I C C C C A A A A XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 29

30 補足資料 A : LUT コードの生成方法 表 5 : 循環 LUT6 真理値表 (HL 用の 6 進数コード ) ( 続き ) 00 I Index I5 I4 I F F 0 0 F 0 F その他の方法 表 4 の表を使用する方法は LUT コードの生成方法の つに過ぎません その他にスプレッドシートプログラムを使用する方法があり この場合は 6 進数コードを入力して計算できます コンピュータープログラムまたはスクリプト言語で記述されたスクリプトを作成して これらの手順を踏むことも可能です XAPP522 (v.) 202 年 8 月 30 日 japan.xilinx.com 30