<4D F736F F F696E74202D C190DD B A CB48D65208E DC58F49205B8CDD8AB B83685D>

Size: px
Start display at page:

Download "<4D F736F F F696E74202D C190DD B A CB48D65208E DC58F49205B8CDD8AB B83685D>"

Transcription

1 今さら聞けない高位合成 ~ 一から学ぶ高位合成 ~ シャープ株式会社電子デバイス事業本部副参事山田晃久 1

2 ハードウェア設計と抽象度 要求仕様 動作仕様設計制約 ( コスト 性能 消費電力 ) システムの実現方式を決定システム設計 ( 動作レベル設計 ) ( アーキテクチャ アルゴリズム ) システム分割 (HW/SW) 機能ブロック RTL 記述 機能設計 (RTL 設計 ) 論理合成 ハードウェアの処理を設計 ( データ処理回路と制御回路 ) クロックレベルのタイミング設計 ゲートレベル記述 論理設計 論理素子 (AND/OR/NOT など ) と記憶素子 ( フリッフ フロッフ ) による回路設計 レイアウト設計 フロアプラン決定配置配線 2

3 ハードウェア設計と抽象度 要求仕様 動作仕様設計制約 ( コスト 性能 消費電力 ) 動作レベル記述 RTL 記述ゲートレベル記述 システムの実現方式を決定システム設計 ( 動作レベル設計 ) ( アーキテクチャ アルゴリズム ) システム分割 (HW/SW) 機能ブロック高位合成 ( 動作合成 ) ハードウェアの処理を設計機能設計 (RTL 設計 ) ( データ処理回路と制御回路 ) クロックレベルのタイミング設計論理合成 論理設計 論理素子 (AND/OR/NOT など ) と記憶素子 ( フリッフ フロッフ ) による回路設計 レイアウト設計 フロアプラン決定配置配線 3

4 動作レベル設計と RTL 設計 動作レベル設計 動作 ( アルゴリズム ) を設計 How のみを設計 ハードウェアによる実装とは独立 RTL(Register Transfer Level) 設計 クロック毎のレジスタ間のデータ転送を設計 How と When と by What を設計 レジスタや演算回路とそれらの制御を設計 ( ある程度ハードウェアが見えている ) 4

5 高位合成とは 設計対象の回路の動作 アルゴリズムか らレジスタ転送レベル (RTL) の回路を自 動で合成する技術 High level synthesisの和訳 動作合成 (Behavioral synthesis) とも 呼ばれる 5

6 高位合成処理 HDL 中の演算の 1. 実行するサイクルを決定し ( スケジュー リング ) 2. 各演算を演算器に割り当て 必要に応 じて接続し ( アロケーション ) 3. それらの回路要素を制御する回路を 生成する ( 制御回路生成 ) 6

7 スケジューリング Y = a * b * c * d; データフローグラフ Step 0 a b a bc d * * * Mult Step 1 * c d 1 Step 2 * 1 Step 3 * 1 Reg リソース制約 : 使用できる乗算器数は 1 個 7

8 アロケーション Step 0 a b Mult Reg Step 1 * c d 1 Step 2 * 1 Step 3 * b a c d s1 s2 s3 Q R1 Q R2 Q R3 s4 s5 * 1 データパスの構成 スケジューリング結果 演算器やレジスタなどの演算資源をどのように割当て 共有するか ( リソースシェアリング ) を決定 8

9 制御回路生成 Step 0 a b Mult Reg 2 Step 1 * c d 1 3 Step 2 * 1 2 Step 3 * 1 1 スケジューリング結果 b a c d s1 s2 s3 Q R1 Q R2 Q R3 s4 s5 * s1 s2 s3 s4 s5 R1 R2 R3 Step X X X Step Step 2 X X Step 3 X X X

10 RTL 設計 設計の焦点 クロック毎のレジスタ間のデータ転送をどのように するか?( 同期設計 ) レジスタ間のデータ処理と制御を検討 設計手法 RT レベルのハードウェア記述言語を使用 論理合成を利用 - コストや性能の制約にもとづいてさまざまな組合せ回路 を合成 ( レジスタ構造は固定 ) 10

11 RTL 記述 レジスタや演算回路とそれらの制御を記述 クロック毎のレジスタ間のデータ転送を記述 レジスタ レジスタ 外部入力 組合せ回路 クロックク外部出力データ処理回路 ( データパス ) 制御回路 ( 状態遷移機械 ) 11

12 動作レベル設計 設計の焦点 どのようなアルゴリズムで機能を実現するか? データフローを検討 設計手法 システム全体をまとまった機能ブロックに分割 動作レベルのハードウェア記述言語を使用 高位合成を利用 - コストや性能の制約 入出力の制約 ( 順序制約やタイミング制約 ) を与えてさまざまな構成の回路を合成 12

13 設計抽象度の差 (1) 動作レベル Y = a * b * c * d; RT レベル 動作レベルではハードウェア実装を意識しない Q Q Q Q * * * Q Q Q コントローラ * 回路 1 回路 n 13

14 設計抽象度の差 (2) 動作レベル architecture t behavior of MUL4 is begin MULT:process(a,b,c,d) begin y <= a * b * c * d; end process ; end behavior; 7 行 行数で数 ~10 倍 architecture RTL1 of MUL4 is signal aa, bb, cc, dd: unsigned(7 downto 0); begin MULT:process(CLK) begin if CLK event and CLK = 1 then aa <= a; bb <= b; cc <= c; dd <= d; y <= (aa * bb) * (cc * dd); end if; end process ; 11 行 end RTL1; RT レベル architecture RTLn of MUL4 is signal mul: unsigned(7 downto 0); signal m1, m2: unsigned(7 ( downto 0);.. begin MULT:process(CLK) begin if CLK event and CLK = 1 then mul <= m1 * m2; end if; end process ; SEL1:process(CLK) begin if CLK event and CLK = 1 then if stage = 1 then m1 <= a; else 48 行 m1 <= mul; end if; ; end if; end process ;. y <= mul; end RTLn; 14

15 動作レベル設計と RTL 設計 動作レベル設計 How のみを設計 RTL 設計 どのような処理を行うか? How と When と by What を設計 いつその処理を どの演算器がその処理を 行うか? 行うか? スケジューリング アロケーション 15

16 Cベース設計 C HW/SW 分割 ( アルゴリズム / 仕様設計 ) HW 仕様 C (SW) Cコンハ イラ RTL 記述 オフ シ ェクトコート 論理合成 SoC 16

17 Cベース設計 C HW/SW 分割 ( アルゴリズム / 仕様設計 ) C (HW) HW/SW 検証 C (SW) Cコンハ イラ RTL 記述 オフ シ ェクトコート 論理合成 SoC 17

18 Cベース設計 C HW/SW 分割 ( アルゴリズム / 仕様設計 ) 高位合成 C (HW) HW/SW 検証 C (SW) Cコンハ イラ RTL 記述 オフ シ ェクトコート 論理合成 SoC 18

19 Cベース設計 C ( アルゴリズム / 仕様設計 ) C ベースの動作レベル設計 HW/SW 分割 高位合成 C (HW) HW/SW 検証 C (SW) Cコンハ イラ RTL 記述 オフ シ ェクトコート 論理合成 SoC 19

20 C ベースの動作レベル設計のメリット 期待できるメリット 記述量が少なくなる 高速に機能検証が行える 検証した機能がそのまま回路になる 早い段階で回路規模 性能が見積もれる たくさんの C プログラム資産が利用できる 20

21 高位合成のターゲット回路 外部入力 データ処理用の回路 ( データパス ) 外部出力 演算結果 制御信号 制御回路 21

22 高位合成技術の適用範囲 (1) 入力処理 1 処理 2 出力 イベントハンドラ 疑問 : どの部分に高位合成を適用すべきか? 22

23 高位合成技術の適用範囲 (2) 各ブロックの処理が簡単な場合 入力処理 1 処理 2 出力 一つの動作で記述して高位合成 イベントハンドラ 各ブロックの処理が複雑な場合 別々のブロックにした方が考えやすい 23

24 シャープでの取り組み システムの並行性を CSP (Communicating Sequential Processes) として表現 各逐次プロセスを高位合成技術で合成 入力 処理 1 par 入力 ; 処理 2 出力 処理 1; 処理 2: 出力 ; イベント イベントハンドラ ; ハンドラ 24

25 上流設計の考え方 設計対象を CSP として表現 ( 設計者の仕事 ) 各ブロックの高位合成ブロック間の接続 ( 計算機の仕事 ) 入力処理 1 動作仕様 処理 2 出力 イベントハンドラ 論理合成可能な RTL 回路 このような上流設計が可能となる設計環境を構築する 25

26 Bach システム Bach C 言語 Bach コンパイラ 入力処理 1 動作仕様 処理 2 出力 イベントハンドラ 論理合成可能な RTL 回路 Bach C シミュレータ サイクル精度 C シミュレータ 26

27 Bach を用いた設計フロー 仕様 Bachシステム Untimed 検証動作の確認 Bachシミュレーションション Bach C 記述テ ハ ック 入出力のチェック高位合成 (Bachコンパイ Timed 検証ラ ) サイクル精度 C 回路スペックの確認シミュレーションサイクル精度 RTL 記述スループット RTLシミュレーション C 記述レイテンシのチェックテ ハ ック 既存 RTL 記述 RTL シミュレーション 既存設計手法 論理合成 レイアウト LSI 27

28 適用事例 MPEG-4 コーデック LSI IrSimple フォトアダプタ用画像処理エンジン CCD カメラ CMOS センサカメラ用 DSP ワンセグ受信用マルチメディア処理 LSI 28

29 フレームレート変換 LSI 設計への適用 60 フレーム / 秒の入力動画を 120 フレーム / 秒に変換 60 フレーム / 秒 120 フレーム / 秒 外部仕様 入力 :60 フレーム / 秒 出力 :120 フレーム / 秒 中間のフレームを生成 画像サイズ : フルスペック HD (1920 x 1080) 29

30 FRC LSI の設計 / 検証フロー R&D 部門 アルゴリズム検証 C シミュレーションションテ ハ ック C ソース デバイス開発部門 Untimed 検証 Bach C シミュレーションテ ハ ック BachC 記述 Bach システム Timed 検証 RTL シミュレーション RTL 記述 高位合成 既存設計手法 エミュレーション 既存 RTL 記述 RTL 検証 論理合成 レイアウト LSI 30

31 動作レベル設計 (C Bach C) 1. C 言語で設計する部分とそれ以外の切り分け C 言語で設計しなかった回路 - アナログ回路 - 単相片エッジのクロックで動作しない回路 - 既設計の回路 - テスト回路 2. 全体のデータ 制御の流れを決定 C 言語ベース設計といえどもトップダウンのアプローチは必要 31

32 FRC アルゴリズム Motion vector estimation Input 60p Pre-processing Motion vector estimation Interpolation Frame interpolation Up-converted output 120p 32

33 動作レベル設計 (C Bach C) 1. C 言語で設計する部分とそれ以外の切り分け C 言語で設計しなかった回路 - アナログ回路 - 単相片エッジのクロックで動作しない回路 - 既設計の回路 - テスト回路 2. 全体のデータ 制御の流れを決定 C 言語ベース設計といえどもトップダウンのアプローチは必要 3. サブモジュールの詳細化 固定小数点化 ビット幅指定 並列化 33

34 FRC LSI の設計 / 検証フロー R&D 部門 アルゴリズム検証 C シミュレーションションテ ハ ック C ソース デバイス開発部門 Untimed 検証 Bach C シミュレーションテ ハ ック BachC 記述 Bach システム Timed 検証 RTL シミュレーション RTL 記述 高位合成 既存設計手法 エミュレーション 既存 RTL 記述 RTL 検証 論理合成 レイアウト LSI 34

35 Bach C RT レベル回路 1. Bach C レベルで untimed な検証 2. 高位合成 3. 単体でRT レベル検証し 処理サイクルを確認 4. スループット 回路規模のチューニングが必要なら Bach C コードを修正し 1 へ 5. システム全体で RT レベル検証 35

36 各工程の検証時間 Original ANSI C Bach C Emulator RTL simulator 79 秒 49 秒 45 秒 228 時間 ( 見積もり ) 入力 5フレーム分の検証時間 CPU: インテル Xeon

37 FRC LSI の設計 / 検証フロー R&D 部門 機能検証テストテ ータ コート カハ レーシ 100% 機能カハ レーシ 100% アルゴリズム検証 C シミュレーションションテ ハ ック C ソース デバイス開発部門 Untimed 検証 Bach C シミュレーションテ ハ ック BachC 記述 Bach システム Timed 検証 RTL シミュレーション RTL 記述 高位合成 出力結果の完全一致 チェックリスト (500 項目以上 ) を作成して確認 エミュレーション 出力タイミンク 仕様 既存 RTL 記述 アサーションヘ ース検証で一致を確認 RTL 検証 論理合成 レイアウト 既存設計手法 一発動作 LSI 37

38 設計結果 回路全体の 90% 以上を Bach C 言語で設計 アルゴリズムが Fix してから約 2 ヶ月でテープアウト完了 38

39 設計工程 アルゴリズム設計 (C 言語 ) アルゴリズムと回路の並行開発 動作レベル設計 (Bach C 言語 ) 論理合成 RTL 検証 仮レイアウト 本レイアウト 時間 レイアウトまで含めた並行開発 時間 39

40 設計結果 回路全体の 90% 以上を Bach C 言語で設計 アルゴリズムが Fix してから約 2 ヶ月でテープアウト完了 リスピンなしで量産化 当社製アクオスに搭載し フレームレート変換機能付きフル スペック HD 液晶テレビを 世界で初めて 商品化 40

41 C+ 高位合成を使った設計の課題 タイミング収束 高位合成時の見積り精度 静的検証 動作レベルと RT レベル等価性検証 ECO への対応 抽象度と解析容易性のトレードオフ 記述スタイルの確立 41

42 C+ 高位合成を使った設計での注意点 すべての回路を C 言語で設計するのが良いと は限らない 良い合成ツールがあれば良い回路ができるわ けではない C 言語を使えば高速に検証できるわけではない 42

Microsoft PowerPoint - 集積回路工学_ ppt[読み取り専用]

Microsoft PowerPoint - 集積回路工学_ ppt[読み取り専用] 2007.11.12 集積回路工学 Matsuzawa Lab 1 集積回路工学 東京工業大学 大学院理工学研究科 電子物理工学専攻 2007.11.12 集積回路工学 Matsuzawa Lab 2 1. 1. ハードウェア記述言語 (VHDL で回路を設計 ) HDL 設計の手順や基本用語を学ぶ RTL とは? Register Transfer Level レジスタ間の転送関係を表現したレベル慣例的に以下のことを行う

More information

エンティティ : インタフェースを定義 entity HLFDD is port (, : in std_logic ;, : out std_logic ) ; end HLFDD ; アーキテクチャ : エンティティの実現 architecture RH1 of HLFDD is <= xor

エンティティ : インタフェースを定義 entity HLFDD is port (, : in std_logic ;, : out std_logic ) ; end HLFDD ; アーキテクチャ : エンティティの実現 architecture RH1 of HLFDD is <= xor VHDL を使った PLD 設計のすすめ PLD 利用のメリット 小型化 高集積化 回路の修正が容易 VHDL 設計のメリット 汎用の設計になる ( どこのデバイスにも搭載可能 ) 1/16 2001/7/13 大久保弘崇 http://www.aichi-pu.ac.jp/ist/~ohkubo/ 2/16 設計の再利用が促進 MIL 記号の D での設計との比較 Verilog-HDL などでも別に同じ

More information

Microsoft Word - 実験4_FPGA実験2_2015

Microsoft Word - 実験4_FPGA実験2_2015 FPGA の実験 Ⅱ 1. 目的 (1)FPGA を用いて組合せ回路や順序回路を設計する方法を理解する (2) スイッチや表示器の動作を理解し 入出力信号を正しく扱う 2. スケジュール項目 FPGAの実験 Ⅱ( その1) FPGAの実験 Ⅱ( その2) FPGAの実験 Ⅱ( その3) FPGAの実験 Ⅱ( その4) FPGAの実験 Ⅱ( その5) FPGAの実験 Ⅱ( その6) FPGAの実験 Ⅱ(

More information

回路 7 レジスタ ( 同期イネーブル及び非同期リセット付 ) 入力データを保持するのに用いる記憶素子 使用用途として, マイクロプロセッサ内部で演算や実行状態の保持に用いられる Fig4-2 のレジスタは, クロック信号の立ち上がり時かつ 信号が 1 のときに外部からの 1 ビットデータ R をレ

回路 7 レジスタ ( 同期イネーブル及び非同期リセット付 ) 入力データを保持するのに用いる記憶素子 使用用途として, マイクロプロセッサ内部で演算や実行状態の保持に用いられる Fig4-2 のレジスタは, クロック信号の立ち上がり時かつ 信号が 1 のときに外部からの 1 ビットデータ R をレ 第 4 回 VHDL 演習 2 プロセス文とステートマシン プロセス文を用いるステートマシンの記述について学ぶ 回路 6 バイナリカウンタ (Fig.4-1) バイナリカウンタを設計し, クロック信号に同期して動作する同期式回路の動作を学ぶ ⅰ) リスト 4-1 のコードを理解してから, コンパイル, ダウンロードする ⅱ) 実験基板上のディップスイッチを用いて, 発生するクロック周波数を 1Hz

More information

VelilogHDL 回路を「言語」で記述する

VelilogHDL 回路を「言語」で記述する 2. ソースを書く 数値表現 数値表現形式 : ss'fnn...n ss は, 定数のビット幅を 10 進数で表します f は, 基数を表します b が 2 進,o が 8 進,d が 10 進,h が 16 進 nn...n は, 定数値を表します 各基数で許される値を書くこ Verilog ビット幅 基数 2 進表現 1'b0 1 2 進 0 4'b0100 4 2 進 0100 4'd4 4

More information

Verilog HDL による回路設計記述

Verilog HDL による回路設計記述 Verilog HDL 3 2019 4 1 / 24 ( ) (RTL) (HDL) RTL HDL アルゴリズム 動作合成 論理合成 論理回路 配置 配線 ハードウェア記述言語 シミュレーション レイアウト 2 / 24 HDL VHDL: IEEE Std 1076-1987 Ada IEEE Std 1164-1991 Verilog HDL: 1984 IEEE Std 1364-1995

More information

Microsoft PowerPoint LC_15.ppt

Microsoft PowerPoint LC_15.ppt ( 第 15 回 ) 鹿間信介摂南大学理工学部電気電子工学科 特別講義 : 言語を使った設計 (2) 2.1 HDL 設計入門 2.2 FPGA ボードの設計デモ配布資料 VHDL の言語構造と基本文法 2.1 HDL 設計入門 EDAツール : メンター社製品が有名 FPGAベンダーのSW 1 1 仕様設計 にも簡易機能あり 2 3 2 HDLコード記述 3 論理シミュレーション 4 4 論理合成

More information

Microsoft PowerPoint - ARTD 2.3new_datasheet.ppt

Microsoft PowerPoint - ARTD 2.3new_datasheet.ppt 製品 Ver2.3 の主な特徴 C 言語からのハードウェア開発 SystemCサポート ( サブセット ) 自動アーキテクチャ合成 最新技術のデータフロー解析 資源の配置と割り当て スケジューリングの自動化とコントローラの生成 詳細なパフォーマンス解析機能 パイプライン化されたVLIWアーキテクチャのコントローラ ASICとFPGAへのインプリメンテーション パス C/HDL テストベンチ生成 サイクル

More information

計算機アーキテクチャ

計算機アーキテクチャ 計算機アーキテクチャ 第 11 回命令実行の流れ 2014 年 6 月 20 日 電気情報工学科 田島孝治 1 授業スケジュール ( 前期 ) 2 回日付タイトル 1 4/7 コンピュータ技術の歴史と コンピュータアーキテクチャ 2 4/14 ノイマン型コンピュータ 3 4/21 コンピュータのハードウェア 4 4/28 数と文字の表現 5 5/12 固定小数点数と浮動小数点表現 6 5/19 計算アーキテクチャ

More information

統合的高信頼化設計のためのモデル化と検出 訂正 回復技術 研究代表者安浦寛人九州大学大学院システム情報科学研究院 DVLSI 領域会議 (2011/7/2) DVLSI 安浦チーム 1 研究の目標 さまざまな種類のエラー ( 製造故障 ソフトエラー タイミングエラー 設計誤り 不完全な仕様に基づく誤

統合的高信頼化設計のためのモデル化と検出 訂正 回復技術 研究代表者安浦寛人九州大学大学院システム情報科学研究院 DVLSI 領域会議 (2011/7/2) DVLSI 安浦チーム 1 研究の目標 さまざまな種類のエラー ( 製造故障 ソフトエラー タイミングエラー 設計誤り 不完全な仕様に基づく誤 統合的高信頼化設計のためのモデル化と検出 訂正 回復技術 研究代表者安浦寛人九州大学大学院システム情報科学研究院 研究の目標 さまざまな種類のエラー ( 製造故障 ソフトエラー タイミングエラー 設計誤り 不完全な仕様に基づく誤り 悪意のある攻撃など ) に対して 統一的な視点からディジタルLSIシステムのディペンダビリティを確保するための設計技術の確立を目指す ディペンダビリティの解析と対策回路の合成を行うEA

More information

Microsoft PowerPoint - 01_Vengineer.ppt

Microsoft PowerPoint - 01_Vengineer.ppt Software Driven Verification テストプログラムは C 言語で! SystemVerilog DPI-C を使えば こんなに便利に! 2011 年 9 月 30 日 コントローラ開発本部コントローラプラットフォーム第五開発部 宮下晴信 この資料で使用するシステム名 製品名等は一般にメーカーや 団体の登録商標などになっているものもあります なお この資料の中では トレードマーク

More information

Microsoft PowerPoint - 【最終提出版】 MATLAB_EXPO2014講演資料_ルネサス菅原.pptx

Microsoft PowerPoint - 【最終提出版】 MATLAB_EXPO2014講演資料_ルネサス菅原.pptx MATLAB/Simulink を使用したモータ制御アプリのモデルベース開発事例 ルネサスエレクトロニクス株式会社 第二ソリューション事業本部産業第一事業部家電ソリューション部 Rev. 1.00 2014 Renesas Electronics Corporation. All rights reserved. IAAS-AA-14-0202-1 目次 1. はじめに 1.1 モデルベース開発とは?

More information

機能検証トレーニング コース一覧

機能検証トレーニング コース一覧 機能検証トレーニング コース一覧 日本シノプシス合同会社 2016.03 トレーニング コース一覧 VCS/DVE 基本コース VCS-NLP/VC LP 基本コース VC Verification IP AXI 基本コース (UVM 版 ) VC Verification IP USB 基本コース (UVM 版 ) Verdi 3 基本コース SpyGlass Lint コース SpyGlass

More information

ハード・ソフト協調検証サービス

ハード・ソフト協調検証サービス ハード ソフトのトータルサービス 富士通エレクトロニクス株式会社株式会社富士通ソフトウェアテクノロジーズ 目次 モデル概要 モデル 特徴 このサービス利用のメリット サービスメニュー 1 企画から開発 量産までトータルでサポート 富士通エレクトロニクスと富士通ソフトウェアテクノロジーズはお客様の製品開発を 企画段階から開発 量産までサポートします 製品開発をサポートする検証 認定作業のご提供 製品要求仕様の作成をコンサルティング

More information

SimscapeプラントモデルのFPGAアクセラレーション

SimscapeプラントモデルのFPGAアクセラレーション Simscape TM プラントモデルの FPGA アクセラレーション MathWorks Japan アプリケーションエンジニアリング部 松本充史 2018 The MathWorks, Inc. 1 アジェンダ ユーザ事例 HILS とは? Simscape の電気系ライブラリ Simscape モデルを FPGA 実装する 2 つのアプローチ Simscape HDL Workflow Advisor

More information

個人依存開発から組織的開発への移行事例 ~ 要求モデル定義と開発プロセスの形式化 による高生産性 / 高信頼性化 ~ 三菱電機メカトロニクスソフトウエア ( 株 ) 和歌山支所岩橋正実 1

個人依存開発から組織的開発への移行事例 ~ 要求モデル定義と開発プロセスの形式化 による高生産性 / 高信頼性化 ~ 三菱電機メカトロニクスソフトウエア ( 株 ) 和歌山支所岩橋正実  1 個人依存開発から組織的開発への移行事例 ~ 要求モデル定義と開発プロセスの形式化 による高生産性 / 高信頼性化 ~ 三菱電機メカトロニクスソフトウエア ( 株 ) 和歌山支所岩橋正実 iwahashi@est.hi-ho.ne.jp Iwahashi.Masami@wak.msw.co.jp 1 改善効果 品質 : フロントローディングが進み流出不具合 0 継続生産性 : 平均 130% 改善 工数割合分析

More information

TopSE並行システム はじめに

TopSE並行システム はじめに はじめに 平成 23 年 9 月 1 日 トップエスイープロジェクト 磯部祥尚 ( 産業技術総合研究所 ) 2 本講座の背景と目標 背景 : マルチコア CPU やクラウドコンピューティング等 並列 / 分散処理環境が身近なものになっている 複数のプロセス ( プログラム ) を同時に実行可能 通信等により複数のプロセスが協調可能 並行システムの構築 並行システム 通信 Proc2 プロセス ( プログラム

More information

ソフトウェア基礎技術研修

ソフトウェア基礎技術研修 マルチサイクルを用いた実現方式 ( 教科書 5. 節 ) マルチサイクル方式 () 2 つのデータパス実現方式 単一クロックサイクル : 命令を クロックサイクルで処理 マルチクロックサイクル : 命令を複数クロックサイクルで処理 単一クロックサイクル方式は処理効率が悪い. CLK 処理時間 命令命令命令命令命令 時間のかかる命令にクロック サイクル時間をあわさなければならない. 余り時間の発生 クロック

More information

Presentation Title

Presentation Title コード生成製品の普及と最新の技術動向 MathWorks Japan パイロットエンジニアリング部 東達也 2014 The MathWorks, Inc. 1 MBD 概要 MATLABおよびSimulinkを使用したモデルベース デザイン ( モデルベース開発 ) 紹介ビデオ 2 MBD による制御開発フローとコード生成製品の活用 制御設計の最適化で性能改善 設計図ですぐに挙動確認 MILS:

More information

目次 ペトリネットの概要 適用事例

目次 ペトリネットの概要 適用事例 ペトリネットを利用した状態遷移テスト 和田浩一 東京エレクトロン SDC FA グループ 目次 ペトリネットの概要 適用事例 ペトリネットの概要 - ペトリネットとは ペトリネット (Petri Net) とは カール アダム ペトリが 1962 年に発表した離散分散システムを数学的に表現する手法である 視覚的で 数学的な離散事象システムをモデル化するツールの一つである ペトリネットの概要 - ペトリネットの表記と挙動

More information

スライド 1

スライド 1 RL78/G13 周辺機能紹介 ADC A/D コンバータ ルネサスエレクトロニクス株式会社 ルネサス半導体トレーニングセンター 2013/08/02 Rev. 0.00 00000-A コンテンツ ADC の概要 ソフトウエア トリガ セレクト モード 連続変換モードのプログラム サンプル紹介 2 ADC の概要 3 ADC のブロック図 パワー オフが可能 入力 選択 記憶 比較 基準電圧 変換結果

More information

リソース制約下における組込みソフトウェアの性能検証および最適化方法

リソース制約下における組込みソフトウェアの性能検証および最適化方法 リソース制約下における組込みソフト ウェアの性能検証および最適化方法 広島市立大学 大学院情報科学研究科システム工学専攻 中田明夫倉田和哉百々太市 1 提案技術の概要 組込みシステムの開発 厳しいリソース制約 (CPU, ネットワークなど ) 非機能要求 ( リアルタイム性など ) の達成 開発プロセスにおける設計段階 性能問題を発見することが困難 実装段階で性能問題が発覚 設計の手戻りが発生 設計段階での性能検証手法

More information

CSPの紹介

CSPの紹介 CSP モデルの優位性 産業技術総合研究所情報技術研究部門磯部祥尚 0:40 第 9 回 CSP 研究会 (2012 年 3 月 17 日 ) 1 講演内容 1. CSPモデルの特徴 CSPモデルとは? 同期型メッセージパッシング通信 イベント駆動 通信相手 ( チャネル ) の自動選択 3. CSPモデルの検証 CSPモデルの記述例 検証ツール 振舞いの等しさ 2. CSPモデルの実装 ライブラリ

More information

Microsoft PowerPoint - 3.3タイミング制御.pptx

Microsoft PowerPoint - 3.3タイミング制御.pptx 3.3 タイミング制御 ハザードの回避 同期式回路と非同期式回路 1. 同期式回路 : 回路全体で共通なクロックに合わせてデータの受け渡しをする 通信における例 :I 2 C(1 対 N 通信 ) 2. 非同期式回路 : 同一のクロックを使用せず データを受け渡す回路間の制御信号を用いてデータの受け渡しをす 通信における例 :UART(1 対 1 通信 ) 2 3.3.1 ハザード 3 1 出力回路のハザード

More information

- VHDL 演習 ( 組み合せ論理回路 ) 回路 半加算器 (half adder,fig.-) 全加算器を構成する要素である半加算器を作成する i) リスト - のコードを理解してから, コンパイル, ダウンロードする ii) 実験基板上のスイッチ W, が, の入力,LED, が, の出力とな

- VHDL 演習 ( 組み合せ論理回路 ) 回路 半加算器 (half adder,fig.-) 全加算器を構成する要素である半加算器を作成する i) リスト - のコードを理解してから, コンパイル, ダウンロードする ii) 実験基板上のスイッチ W, が, の入力,LED, が, の出力とな 第 回 VHDL 演習組み合せ論理回路 VHDL に関する演習を行う 今回は, 組み合せ論理回路の記述について学ぶ - 論理回路の VHDL 記述の基本 同時処理文を並べることで記述できる 部品の接続関係を記述 順番は関係ない process 文の内部では, 順次処理文を使う process 文 つで, つの同時処理文になる順次処理文は, 回路の動作を 逐次処理的 に ( 手続き処理型プログラム言語のように

More information

智美塾 ゆもつよメソッドのアーキテクチャ

智美塾 ゆもつよメソッドのアーキテクチャ ゆもつよメソッドのテスト要求分析とテストアーキテクチャ設計 JaSST13 東京智美塾 2013 年 1 月 30 日 湯本剛 ( 日本 HP) tsuyoshi.yumoto@hp.com ゆもつよ風テスト開発プロセス テスト計画 実現したい品質の具体的把握 テスト箇所の選択 テストの目的設定 テスト対象アイテム特定 テスト分析 テストタイプ特定 機能の整理 & 再分類 テスト条件となる仕様項目特定

More information

この方法では, 複数のアドレスが同じインデックスに対応づけられる可能性があるため, キャッシュラインのコピーと書き戻しが交互に起きる性のミスが発生する可能性がある. これを回避するために考案されたのが, 連想メモリアクセスができる形キャッシュである. この方式は, キャッシュに余裕がある限り主記憶の

この方法では, 複数のアドレスが同じインデックスに対応づけられる可能性があるため, キャッシュラインのコピーと書き戻しが交互に起きる性のミスが発生する可能性がある. これを回避するために考案されたのが, 連想メモリアクセスができる形キャッシュである. この方式は, キャッシュに余裕がある限り主記憶の 計算機システム Ⅱ 演習問題学科学籍番号氏名 1. 以下の分の空白を埋めなさい. CPUは, 命令フェッチ (F), 命令デコード (D), 実行 (E), 計算結果の書き戻し (W), の異なるステージの処理を反復実行するが, ある命令の計算結果の書き戻しをするまで, 次の命令のフェッチをしない場合, ( 単位時間当たりに実行できる命令数 ) が低くなる. これを解決するために考案されたのがパイプライン処理である.

More information

電卓の設計 1

電卓の設計 1 電卓の設計 1 FPGA Express と MAXPLUS2 に よる FPGA 設計 FPGA EXPRESS RTL circuit.edf circuit.acf RTL MAXPLUS2 FPGA circuit.acf circuit.sof, ttf, pof SRAM 2 どうして電卓なの? その場で 10 キーを使って動かせる プロセッサだと プログラムを考えたり メモリとのインタフェースが必要

More information

招待論文 フルスペック 8K スーパーハイビジョン圧縮記録装置の開発 3.3 記録制御機能と記録媒体 144 Gbps の映像信号を 1/8 に圧縮した場合 18 Gbps 程度 の転送速度が要求される さらに音声データやその他のメ タデータを同時に記録すると 記録再生には 20 Gbps 程度 の転送性能が必要となる また 記録媒体は記録装置から 着脱して持ち運ぶため 不慮の落下などにも耐性のあるこ

More information

問 2. タイミングチャート以下に示す VHDL コードで記述されている回路に関するタイミングチャートを完成させよ ) レジスタの動作 use IEEE.std_logic_64.all; entity RegN is generic (N : integer := 8 port ( CLK, EN

問 2. タイミングチャート以下に示す VHDL コードで記述されている回路に関するタイミングチャートを完成させよ ) レジスタの動作 use IEEE.std_logic_64.all; entity RegN is generic (N : integer := 8 port ( CLK, EN 第 8 回中間試験前の演習 問.VHDL ソースコードを読む () 次の VHDL のソースコードが記述しているゲート回路の回路図を示せ. use IEEE.STD_LOGIC_64.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Logic is port ( A : in std_logic_vector(3

More information

2015 TRON Symposium セッション 組込み機器のための機能安全対応 TRON Safe Kernel TRON Safe Kernel の紹介 2015/12/10 株式会社日立超 LSIシステムズ製品ソリューション設計部トロンフォーラム TRON Safe Kernel WG 幹事

2015 TRON Symposium セッション 組込み機器のための機能安全対応 TRON Safe Kernel TRON Safe Kernel の紹介 2015/12/10 株式会社日立超 LSIシステムズ製品ソリューション設計部トロンフォーラム TRON Safe Kernel WG 幹事 2015 TRON Symposium セッション 組込み機器のための機能安全対応 TRON Safe Kernel TRON Safe Kernel の紹介 2015/12/10 株式会社日立超 LSIシステムズ製品ソリューション設計部トロンフォーラム TRON Safe Kernel WG 幹事 豊山 祐一 Hitachi ULSI Systems Co., Ltd. 2015. All rights

More information

CMOS リニアイメージセンサ用駆動回路 C CMOS リニアイメージセンサ S 等用 C は当社製 CMOSリニアイメージセンサ S 等用に開発された駆動回路です USB 2.0インターフェースを用いて C と PCを接続

CMOS リニアイメージセンサ用駆動回路 C CMOS リニアイメージセンサ S 等用 C は当社製 CMOSリニアイメージセンサ S 等用に開発された駆動回路です USB 2.0インターフェースを用いて C と PCを接続 CMOS リニアイメージセンサ用駆動回路 C13015-01 CMOS リニアイメージセンサ S11639-01 等用 C13015-01は当社製 CMOSリニアイメージセンサ S11639-01 等用に開発された駆動回路です USB 2.0インターフェースを用いて C13015-01と PCを接続することにより PCからC13015-01 を制御して センサのアナログビデオ信号を 16-bitデジタル出力に変換した数値データを

More information

スライド 1

スライド 1 RL78/G13 周辺機能紹介安全機能 ルネサスエレクトロニクス株式会社 ルネサス半導体トレーニングセンター 2013/08/02 Rev. 0.00 00000-A コンテンツ 安全機能の概要 フラッシュ メモリ CRC 演算機能 RAM パリティ エラー検出機能 データの保護機能 RAM ガード機能 SFR ガード機能 不正メモリ アクセス機能 周辺機能を使用した安全機能 周波数検出機能 A/D

More information

はじめに : ご提案のポイント

はじめに : ご提案のポイント 8. モデリングプロセスの構成と手順 モデル検査を用いた設計モデリングのプロセスを分類し それぞれのプロセスの流れと手順を示す 本章の概要は以下の通りである 対象読者目的想定知識得られる知見等 (1) 開発技術者 (2) 開発プロジェクト管理者モデル検査における設計モデリングにおいて 最初に利用できる情報に応じて モデリングプロセスが分類されることを示し その中で典型的なアーキテクチャ情報に基づくモデリングプロセスについて具体的に示す

More information

スライド 1

スライド 1 FPGA/HDLを活用したソフトウェア並列処理の構築 goyoki @ 並列プログラミングカンファレンス 自己紹介 goyoki(hatena/twitter) 千里霧中 http://d.hatena.ne.jp/goyoki/ 組込みエンジニア Doxygen 日本語メンテナ 主にテスト関連コミュニティで情報発信 yomite.swtest xunit Test Patterns 読書会等 概要

More information

「電子政府推奨暗号の実装」評価報告書

「電子政府推奨暗号の実装」評価報告書 2011 情財第 399 号 情報セキュリティ対策基盤整備事業 電子政府推奨暗号の実装 評価報告書 平成 24 年 12 月 [ 改訂履歴 ] 日付改訂内容 2012 年 12 月 11 日評価報告書初版発行 2012 年 12 月 21 日 2. 評価結果 内のデータを修正 ( 表 1-1 表 1-2 表 2-1 表 2-2 表 3-1 表 3-2 表 4-1 表 4-2 表 5-1 表 5-2

More information

ソフトウェア基礎技術研修

ソフトウェア基礎技術研修 算術論理演算ユニットの設計 ( 教科書 4.5 節 ) yi = fi (x, x2, x3,..., xm) (for i n) 基本的な組合せ論理回路 : インバータ,AND ゲート,OR ゲート, y n 組合せ論理回路 ( 復習 ) 組合せ論理回路 : 出力値が入力値のみの関数となっている論理回路. 論理関数 f: {, } m {, } n を実現.( フィードバック ループや記憶回路を含まない

More information

フリップフロップ

フリップフロップ 第 3 章フリップ フロップ 大阪大学大学院情報科学研究科 今井正治 imai@ist.osaka-u.ac.jp http://www-ise1.ist.osaka-u.ac.jp/~imai/ 2005/10/17 2006, Masaharu Imai 1 講義内容 フリップ フロップの基本原理 RS フリップ フロップ D ラッチ D フリップ フロップ JK フリップ フロップ T フリップ

More information

2ALU 以下はデータ幅 4ビットの ALU の例 加算, 減算,AND,OR の4つの演算を実行する 実際のプロセッサの ALU は, もっと多種類の演算が可能 リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE

2ALU 以下はデータ幅 4ビットの ALU の例 加算, 減算,AND,OR の4つの演算を実行する 実際のプロセッサの ALU は, もっと多種類の演算が可能 リスト 7-2 ALU の VHDL 記述 M use IEEE.STD_LOGIC_1164.ALL; 00 : 加算 use IEE 差し替え版 第 7 回マイクロプロセッサの VHDL 記述 マイクロプロセッサ全体および主要な内部ユニットの,VHDL 記述の例を示す. 1)MPU(Micro Processor Uit) Module 1MPU のエンティティ記述とコントローラの例以下は, 簡単な MPU の VHDL 記述の例である ただし, アーキテクチャ部分は, 命令読み込みと実行の状態遷移のみを実現したステートマシンである

More information

コンテンツセントリックネットワーク技術を用いた ストリームデータ配信システムの設計と実装

コンテンツセントリックネットワーク技術を用いた ストリームデータ配信システムの設計と実装 コンテンツセントリックネットワークにおけるストリームデータ配信機構の実装 川崎賢弥, 阿多信吾, 村田正幸 大阪大学大学院情報科学研究科 大阪市立大学大学院工学研究科 2 発表内容 研究背景 研究目的 ストリームデータ配信機構の設計 ストリームデータのモデル化 コンテンツの名前構造 ストリームデータの要求とフロー制御 ストリームデータ配信機構の実装 動作デモンストレーション 3 コンテンツセントリックネットワーク

More information

< B8CDD8AB B83685D>

< B8CDD8AB B83685D> () 坂井 修一 東京大学大学院情報理工学系研究科電子情報学専攻東京大学工学部電子情報工学科 / 電気電子工学科 はじめに アウトオブオーダ処理 工学部講義 はじめに 本講義の目的 の基本を学ぶ 場所 火曜日 8:40-0:0 工学部 号館 4 ホームページ ( ダウンロード可能 ) url: http://www.mtl.t.u-tokyo.ac.jp/~sakai/hard/ 教科書 坂井修一

More information

PowerPoint プレゼンテーション

PowerPoint プレゼンテーション コンピュータアーキテクチャ 第 13 週 割込みアーキテクチャ 2013 年 12 月 18 日 金岡晃 授業計画 第 1 週 (9/25) 第 2 週 (10/2) 第 3 週 (10/9) 第 4 週 (10/16) 第 5 週 (10/23) 第 6 週 (10/30) 第 7 週 (11/6) 授業概要 2 進数表現 論理回路の復習 2 進演算 ( 数の表現 ) 演算アーキテクチャ ( 演算アルゴリズムと回路

More information

計数工学実験/システム情報工学実験第一 「ディジタル回路の基礎」

計数工学実験/システム情報工学実験第一 「ディジタル回路の基礎」 計数工学実験 / システム情報工学実験第一 ディジタル回路の基礎 ( 全 3 回 ) システム 8 研 三輪忍 参考資料 五島正裕 : ディジタル回路 ( 科目コード 400060) 講義資料 ( ググれば出てくる ) 高木直史 : 論理回路, 昭晃堂 Altera: Cyclone II FPGA スターター開発ボードリファレンス マニュアル Altera: Introduction to Quartus

More information

モータ HILS の概要 1 はじめに モータ HILS の需要 自動車の電子化及び 電気自動車やハイブリッド車の実用化に伴い モータの使用数が増大しています 従来行われていた駆動用モータ単体のシミュレーション レシプロエンジンとモータの駆動力分配制御シミュレーションの利用に加え パワーウインドやサ

モータ HILS の概要 1 はじめに モータ HILS の需要 自動車の電子化及び 電気自動車やハイブリッド車の実用化に伴い モータの使用数が増大しています 従来行われていた駆動用モータ単体のシミュレーション レシプロエンジンとモータの駆動力分配制御シミュレーションの利用に加え パワーウインドやサ モータ HILS の概要 1 はじめに モータ HILS の需要 自動車の電子化及び 電気自動車やハイブリッド車の実用化に伴い モータの使用数が増大しています 従来行われていた駆動用モータ単体のシミュレーション レシプロエンジンとモータの駆動力分配制御シミュレーションの利用に加え パワーウインドやサンルーフなどのボディー系 電動パワーステアリングやそのアシスト機能など 高度な制御 大電流の制御などが要求されています

More information

スライド 1

スライド 1 知能制御システム学 画像処理の高速化 OpenCV による基礎的な例 東北大学大学院情報科学研究科鏡慎吾 swk(at)ic.is.tohoku.ac.jp 2007.07.03 リアルタイム処理と高速化 リアルタイム = 高速 ではない 目標となる時間制約が定められているのがリアルタイム処理である.34 ms かかった処理が 33 ms に縮んだだけでも, それによって与えられた時間制約が満たされるのであれば,

More information

インターリーブADCでのタイミングスキュー影響のデジタル補正技術

インターリーブADCでのタイミングスキュー影響のデジタル補正技術 1 インターリーブADCでのタイミングスキュー影響のデジタル補正技術 浅見幸司 黒沢烈士 立岩武徳 宮島広行 小林春夫 ( 株 ) アドバンテスト 群馬大学 2 目次 1. 研究背景 目的 2. インターリーブADCの原理 3. チャネル間ミスマッチの影響 3.1. オフセットミスマッチの影響 3.2. ゲインミスマッチの影響 3.3. タイミングスキューの影響 4. 提案手法 4.1. インターリーブタイミングミスマッチ補正フィルタ

More information

PRONETA

PRONETA PRONETA 操作概要 PROFINET IO デバイスの無償診断ツール シーメンス株式会社デジタルファクトリー事業本部ファクトリーオートメーション部 2015 年 12 月 22 日 目次 ここで紹介している操作は PRONETA バージョン 2.2 を基にしています PRONETA 概要 3 動作環境と起動方法 4 ホーム画面 5 ネットワーク解析画面 6 IOチェック画面 9 設定画面 13

More information

講義の進め方 第 1 回イントロダクション ( 第 1 章 ) 第 2 ~ 7 回第 2 章 ~ 第 5 章 第 8 回中間ミニテスト (11 月 15 日 ) 第 9 回第 6 章 ~ 第 回ローム記念館 2Fの実習室で UML によるロボット制御実習 定期試験 2

講義の進め方 第 1 回イントロダクション ( 第 1 章 ) 第 2 ~ 7 回第 2 章 ~ 第 5 章 第 8 回中間ミニテスト (11 月 15 日 ) 第 9 回第 6 章 ~ 第 回ローム記念館 2Fの実習室で UML によるロボット制御実習 定期試験 2 ソフトウェア工学 第 7 回 木曜 5 限 F205 神原弘之 京都高度技術研究所 (ASTEM RI) http://www.metsa.astem.or.jp/se/ 1 講義の進め方 第 1 回イントロダクション ( 第 1 章 ) 第 2 ~ 7 回第 2 章 ~ 第 5 章 第 8 回中間ミニテスト (11 月 15 日 ) 第 9 回第 6 章 ~ 第 12 14 回ローム記念館 2Fの実習室で

More information

CMOS リニアイメージセンサ用駆動回路 C10808 シリーズ 蓄積時間の可変機能付き 高精度駆動回路 C10808 シリーズは 電流出力タイプ CMOS リニアイメージセンサ S10111~S10114 シリーズ S10121~S10124 シリーズ (-01) 用に設計された駆動回路です セン

CMOS リニアイメージセンサ用駆動回路 C10808 シリーズ 蓄積時間の可変機能付き 高精度駆動回路 C10808 シリーズは 電流出力タイプ CMOS リニアイメージセンサ S10111~S10114 シリーズ S10121~S10124 シリーズ (-01) 用に設計された駆動回路です セン 蓄積時間の可変機能付き 高精度駆動回路 は 電流出力タイプ CMOS リニアイメージセンサ S10111~S10114 シリーズ S10121~S10124 シリーズ (-01) 用に設計された駆動回路です センサの駆動に必要な各種タイミング信号を供給し センサからのアナログビデオ信号 を低ノイズで信号処理します 2 種類の外部制御信号 ( スタート クロック ) と 2 種類の電源 (±15 )

More information

QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは?

QuartusII SOPC_Builderで利用できるGPIF-AVALONブリッジとは? アルテラ FPGA 向け PLL リコンフィグの応用回路 1. PLL リコンフィグとは アルテラ FPGA は PLL 機能を内蔵しています PLL を利用して基本周波数を逓倍 分周したクロックを利用することができます 通常 FPGA 開発ツール Quartus2( 以下 Q2) の MegaWizard プラグインマネージャを利用して PLL を設定し 希望のクロック周波数を得ることができます

More information

if clear = 1 then Q <= " "; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst =

if clear = 1 then Q <=  ; elsif we = 1 then Q <= D; end rtl; regs.vhdl clk 0 1 rst clear we Write Enable we 1 we 0 if clk 1 Q if rst = VHDL 2 1 VHDL 1 VHDL FPGA VHDL 2 HDL VHDL 2.1 D 1 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; regs.vhdl entity regs is clk, rst : in std_logic; clear : in std_logic; we

More information

arduino プログラミング課題集 ( Ver /06/01 ) arduino と各種ボードを組み合わせ 制御するためのプログラミングを学 ぼう! 1 入出力ポートの設定と利用方法 (1) 制御( コントロール ) する とは 外部装置( ペリフェラル ) が必要とする信号をマイ

arduino プログラミング課題集 ( Ver /06/01 ) arduino と各種ボードを組み合わせ 制御するためのプログラミングを学 ぼう! 1 入出力ポートの設定と利用方法 (1) 制御( コントロール ) する とは 外部装置( ペリフェラル ) が必要とする信号をマイ arduino プログラミング課題集 ( Ver.5.0 2017/06/01 ) arduino と各種ボードを組み合わせ 制御するためのプログラミングを学 ぼう! 1 入出力ポートの設定と利用方法 (1) 制御( コントロール ) する とは 外部装置( ペリフェラル ) が必要とする信号をマイコンから伝える 外部装置の状態をマイコンで確認する 信号の授受は 入出力ポート 経由で行う (2) 入出力ポートとは?

More information

<4D F736F F F696E74202D D4C82F08A B582BD A A F2E707074>

<4D F736F F F696E74202D D4C82F08A B582BD A A F2E707074> SysML を活用したシステムエンジニアリング オージス総研組み込みソリューション部 1 アジェンダ 概要編なぜシステムエンジニアリングかシステムエンジニアリングとはシステムエンジニアリングとモデリング言語 SysML の特徴実践編機能要求を検討する要求を仕様化する振る舞いを検討する構造を検討する論理ブロックを物理ブロックに割り当てる性能を検討するまとめ 2 概要編 : なぜシステムエンジニアリングか

More information

Microsoft PowerPoint - 2-4_matsunaga

Microsoft PowerPoint - 2-4_matsunaga ソフトエラー対策用 EDA ツールの開発 九州大学大学院システム情報科学研究院松永裕介 設計ツールとフローの構築 安浦チーム対象範囲 ディペンダビリティアナライザ アーキテクチャ設計 RTL 設計 論理設計 ディペンダビリティエンハンサ ディペンダビリティアナライザ ディペンダビリティエンハンサディペンダビリティアナライザ ディペンダビリティエンハンサ 評価 解析 評価指標 設計変更 評価 解析 評価指標

More information

スライド 1

スライド 1 順序回路 (2) 1 順序回路の設計 組合せ論理回路の設計法 構造や規則性に着目した手設計 ( 先人の知恵を使う ) 入力 出力の関係に基づく自動合成 ( カルノー図など ) 順序回路の設計法 構造や規則性に着目した手設計 ( 前回の各例 ) 入力 出力 状態の関係に基づく自動合成 2 同期式順序回路の入力 出力 状態の関係 x 1 x 2 組合せ回路 y 1 y 2 x n q 2 q p q 1

More information

Microsoft Word - r0703.doc

Microsoft Word - r0703.doc 新開発のパケット暗号処理方式により 暗号通信を高速化世界最速の業界標準 (IPsec) 対応暗号通信 (VP) 装置を開発 ( 開発 o.0703) 007 年 月 5 日三菱電機株式会社 三菱電機株式会社 ( 執行役社長 : 下村節宏 ) は パケット 暗号通信の業界標準規格 IPsecv に準拠して あらゆるサイズのパケットを 0Gbit イーサネット 3 の設計上の最大転送速度 ( ワイヤスピード

More information

電気的特性 (Ta=25 C) 項目 記号 条件 Min. Typ. Max. 単位 読み出し周波数 * 3 fop khz ラインレート * Hz 変換ゲイン Gc ゲイン =2-5 - e-/adu トリガ出力電圧 Highレベル Vdd V -

電気的特性 (Ta=25 C) 項目 記号 条件 Min. Typ. Max. 単位 読み出し周波数 * 3 fop khz ラインレート * Hz 変換ゲイン Gc ゲイン =2-5 - e-/adu トリガ出力電圧 Highレベル Vdd V - CCD イメージセンサ S11850-1106, S11511 シリーズ用 は 当社製 CCDイメージセンサ S11850-1106, S11511 シリーズ用に開発された駆動回路です USB 2.0インターフェースを用いて とPCを接続することにより PCからの制御でセンサのアナログビデオ信号をデジタル出力に変換し PCに取り込むことができます は センサを駆動するセンサ基板 センサ基板の駆動と

More information

0630-j.ppt

0630-j.ppt 5 part II 2008630 6/30/2008 1 SR (latch) 1(2 22, ( SR S SR 1 SR SR,0, 6/30/2008 2 1 T 6/30/2008 3 (a)(x,y) (1,1) (0,0) X Y XOR S (S,R)(0,1) (0,0) (0,1) (b) AND (a) R YX XOR AND (S,R)(1,1) (c) (b) (c) 6/30/2008

More information

-2 外からみたプロセッサ GND VCC CLK A0 A1 A2 A3 A4 A A6 A7 A8 A9 A10 A11 A12 A13 A14 A1 A16 A17 A18 A19 D0 D1 D2 D3 D4 D D6 D7 D8 D9 D10 D11 D12 D13 D14 D1 MEMR

-2 外からみたプロセッサ GND VCC CLK A0 A1 A2 A3 A4 A A6 A7 A8 A9 A10 A11 A12 A13 A14 A1 A16 A17 A18 A19 D0 D1 D2 D3 D4 D D6 D7 D8 D9 D10 D11 D12 D13 D14 D1 MEMR 第 回マイクロプロセッサのしくみ マイクロプロセッサの基本的なしくみについて解説する. -1 マイクロプロセッサと周辺回路の接続 制御バス プロセッサ データ バス アドレス バス メモリ 周辺インタフェース バスの基本構成 Fig.-1 バスによる相互接続は, 現在のコンピュータシステムのハードウェアを特徴づけている. バス (Bus): 複数のユニットで共有される信号線システム内の データの通り道

More information

Microsoft PowerPoint - 01-VerilogSetup-2019.pptx

Microsoft PowerPoint - 01-VerilogSetup-2019.pptx 2019 年 4 月 26 日ハードウエア設計論 :3 ハードウエアにおける設計表現 ハードウエア設計記述言語 VerilogHDL ~ 種々の記述 ~ ALU の実装とタイミングに関して always @(A or B or C) Ubuntu を起動し verilog が実行できる状態にしておいてください 79 演習 4: 簡単な演算器 1 入力 A:8 ビット 入力 B:8 ビット 出力 O:8

More information

Oracle Un お問合せ : Oracle Data Integrator 11g: データ統合設定と管理 期間 ( 標準日数 ):5 コースの概要 Oracle Data Integratorは すべてのデータ統合要件 ( 大量の高パフォーマンス バッチ ローブンの統合プロセスおよ

Oracle Un お問合せ : Oracle Data Integrator 11g: データ統合設定と管理 期間 ( 標準日数 ):5 コースの概要 Oracle Data Integratorは すべてのデータ統合要件 ( 大量の高パフォーマンス バッチ ローブンの統合プロセスおよ Oracle Un お問合せ : 0120- Oracle Data Integrator 11g: データ統合設定と管理 期間 ( 標準日数 ):5 コースの概要 Oracle Data Integratorは すべてのデータ統合要件 ( 大量の高パフォーマンス バッチ ローブンの統合プロセスおよびSOA 対応データ サービスへ ) を網羅する総合的なデータ統合プラットフォームです Oracle

More information

言語プロセッサ2005

言語プロセッサ2005 url: kameken.clique.jp/lectures/lectures2014/compiler2014/ 言語プロセッサ 2014 Language Processors 2014 平成 26 年 9 月 22 日 ( 月 ) 東京工科大学コンピュータサイエンス学部亀田弘之 まずはイントロから なぜ言語プロセッサを学ぶのか? (Why do we study a course 言語プロセッサ?)

More information

卒業論文 巡回冗長検査 CRC32 のハード / ソフト最適分割の検討 氏名 : 伊藤大喜学籍番号 : 指導教員 : 山崎勝弘教授提出日 : 2009 年 2 月 19 日 立命館大学理工学部電子情報デザイン学科

卒業論文 巡回冗長検査 CRC32 のハード / ソフト最適分割の検討 氏名 : 伊藤大喜学籍番号 : 指導教員 : 山崎勝弘教授提出日 : 2009 年 2 月 19 日 立命館大学理工学部電子情報デザイン学科 卒業論文 巡回冗長検査 CRC32 のハード / ソフト最適分割の検討 氏名 : 伊藤大喜学籍番号 : 2260050004-3 指導教員 : 山崎勝弘教授提出日 : 2009 年 2 月 19 日 立命館大学理工学部電子情報デザイン学科 内容概要本論文では LSI 設計の主流となっているハードウェア記述言語の Verilog-HDL を用いて CRC32 回路を設計することで Vreilog-HDL

More information

f2-system-requirement-system-composer-mw

f2-system-requirement-system-composer-mw Simulink Requirements と新製品 System Composer によるシステムズエンジニアリング MathWorks Japan アプリケーションエンジニアリング部大越亮二 2015 The MathWorks, Inc. 1 エンジニアリングの活動 要求レベル システムレベル 要求分析 システム記述 表現 高 システム分析 システム結合 抽象度 サブシステム コンポーネントレベル

More information

Using VectorCAST/C++ with Test Driven Development

Using VectorCAST/C++ with Test Driven Development ホワイトペーパー V2.0 2018-01 目次 1 はじめに...3 2 従来型のソフトウェア開発...3 3 テスト主導型開発...4 4...5 5 TDD を可能にするテストオートメーションツールの主要機能...5 5.1 テストケースとソースコード間のトレーサビリティー...5 5.2 テストケースと要件間のトレーサビリティー...6 6 テスト主導型開発の例...7 2 1 はじめに 本書では

More information

2) では, 図 2 に示すように, 端末が周囲の AP を認識し, 認識した AP との間に接続関係を確立する機能が必要である. 端末が周囲の AP を認識する方法は, パッシブスキャンとアクティブスキャンの 2 種類がある. パッシブスキャンは,AP が定期的かつ一方的にビーコンを端末へ送信する

2) では, 図 2 に示すように, 端末が周囲の AP を認識し, 認識した AP との間に接続関係を確立する機能が必要である. 端末が周囲の AP を認識する方法は, パッシブスキャンとアクティブスキャンの 2 種類がある. パッシブスキャンは,AP が定期的かつ一方的にビーコンを端末へ送信する ns-2 による無線 LAN インフラストラクチャモードのシミュレーション 樋口豊章 伊藤将志 渡邊晃 名城大学理工学部 名城大学大学院理工学研究科 1. はじめに大規模で複雑なネットワーク上で発生するトラヒックを解析するために, シミュレーションは有効な手段である. ns-2(network Simulator - 2) はオープンソースのネットワークシミュレータであり, 多くの研究機関で利用されている.

More information

スライド 1

スライド 1 超解像技術とは? 動画や静止画連写などで得られる複数の低解像度 (= 小さな ) 画像を組み合わせ 演算により高解像度の (= 大きな ) 画像を作り出す技術の事を一般に 超解像 技術と呼びます 超解像処理 高解像処理 (1 枚超解像 ) 超解像 のように複数の画像を用いるのではなく 1 枚の画像が持つ情報を深く解析する事で 高解像度の画像を得る最新技術です では 最新の画像処理技術により この高解像処理を実現しました

More information

Microsoft Word _C2H_Compiler_FAQ_J_ FINAL.doc

Microsoft Word _C2H_Compiler_FAQ_J_ FINAL.doc Nios II C2H コンパイラに関する Q&A 全般 Q:Nios II C-to-Hardware アクセラレーション コンパイラコンパイラとはとは何ですか A:Altera Nios II C-to- Hardware アクセラレーション コンパイラ ( 以下 Nios II C2H コンパイラ ) とは Nios II ユーザ向けの生産性を高めるツールです 性能のボトルネックとなるC 言語プログラムのサブルーチンを自動的にハードウェア

More information

スライド 1

スライド 1 RL78/G13 周辺機能紹介 SAU シリアル アレイ ユニット ルネサスエレクトロニクス株式会社 ルネサス半導体トレーニングセンター 2013/08/02 Rev. 0.00 00000-A コンテンツ SAU の概要 UART 通信機能のプログラム サンプル紹介 2 SAU の概要 3 SAU の機能 クロック同期式調歩同期式マスタ動作のみ チャネル 0: 送信チャネル 1: 受信 4 UART

More information

Microsoft PowerPoint - Chap1 [Compatibility Mode]

Microsoft PowerPoint - Chap1 [Compatibility Mode] ディジタル設計 (A1) (Chap. 1) @ F301 http://www.ngc.is.ritsumei.ac.jp/~ger/lectures/digital2012/index.html 情報システム学科次世代コンピューティング研究室山下茂 ger@cs.ritsumei.ac.jp 0 目次 1. デジタル回路設計に関する概要の確認 基本的な用語 LSI 設計の流れ LSIの種類 現代用語の基礎知識ともいえます!

More information

プロジェクトマネジメント知識体系ガイド (PMBOK ガイド ) 第 6 版 訂正表 - 第 3 刷り 注 : 次の正誤表は PMBOK ガイド第 6 版 の第 1 刷りと第 2 刷りに関するものです 本 ( または PDF) の印刷部数を確認するには 著作権ページ ( 通知ページおよび目次の前 )

プロジェクトマネジメント知識体系ガイド (PMBOK ガイド ) 第 6 版 訂正表 - 第 3 刷り 注 : 次の正誤表は PMBOK ガイド第 6 版 の第 1 刷りと第 2 刷りに関するものです 本 ( または PDF) の印刷部数を確認するには 著作権ページ ( 通知ページおよび目次の前 ) プロジェクトマネジメント知識体系ガイド (PMBOK ガイド ) 第 6 版 訂正表 - 第 3 刷り 注 : 次の正誤表は PMBOK ガイド第 6 版 の第 1 刷りと第 2 刷りに関するものです 本 ( または PDF) の印刷部数を確認するには 著作権ページ ( 通知ページおよび目次の前 ) の一番下を参照してください 10 9 8 などで始まる文字列の 最後の 数字は その特定コピーの印刷を示します

More information

Pervasive PSQL v11 のベンチマーク パフォーマンスの結果

Pervasive PSQL v11 のベンチマーク パフォーマンスの結果 Pervasive PSQL v11 のベンチマークパフォーマンスの結果 Pervasive PSQL ホワイトペーパー 2010 年 9 月 目次 実施の概要... 3 新しいハードウェアアーキテクチャがアプリケーションに及ぼす影響... 3 Pervasive PSQL v11 の設計... 4 構成... 5 メモリキャッシュ... 6 ベンチマークテスト... 6 アトミックテスト... 7

More information

次世代 LSI 設計ツール DesignPrototyper のご紹介 2000 年 12 月 フューチャーデザインオートメーション株式会社

次世代 LSI 設計ツール DesignPrototyper のご紹介 2000 年 12 月 フューチャーデザインオートメーション株式会社 次世代 LSI 設計ツール DesignPrototyper のご紹介 2000 年 12 月 フューチャーデザインオートメーション株式会社 製品系列 DesignPrototyper 標準製品 598 万円 DesignPrototyper for FPGA Xilinx 社 Altera 社向けデバイス専用ルール 普及版 98 万円 (FPGA 1 社対応 ) 148 万円 (FPGA 2 社対応

More information

Microsoft PowerPoint - 7.Arithmetic.ppt

Microsoft PowerPoint - 7.Arithmetic.ppt 第 7 章デジタル演算回路 1 デジタル信号処理音声, 音楽, 通信信号 信号 = 符号付き 2 進データ 負の数値の表現方法 2 2 進数 n ビット n-1 =Σb i 2 i 0 2 の補数 +=2 n n-1 n-1 2 n =1+Σb i 2 i +Σb i 2 i 0 0 n-1 =2 n ー =1+Σb i 2 i 0 3 2 進数の補数 2 の補数 各桁のビットを反転した後で最下位に

More information

Quartus II クイック・スタートガイド

Quartus II クイック・スタートガイド ALTIMA Corp. Quartus II クイック スタートガイド ver.3.0 2010 年 8 月 ELSENA,Inc. 目次 1. はじめに... 3 2. Quartus II の基本操作フロー... 3 3. Quartus II の基本操作... 4 ステップ 1. プロジェクトの作成... 4 ステップ 2. デザインの作成... 4 ステップ 3. ファンクション シミュレーション...

More information

Report Template

Report Template 日本語マニュアル 第 11 章 フロアプランニングと リソース配置指定 ( 本 日本語マニュアルは 日本語による理解のため一助として提供しています その作成にあたっては各トピックについて それぞれ可能な限り正確を期しておりますが 必ずしも網羅的ではなく 或いは最新でない可能性があります また 意図せずオリジナル英語版オンラインヘルプやリリースノートなどと不一致がある場合もあり得ます 疑義が生じた場合は

More information

No43 テレビ放送電波はどんな形?(その1・概説)

No43 テレビ放送電波はどんな形?(その1・概説) Shu-chan の 放送ネットワーク道しるべ 東海道 ( 沼津宿 ) テレビ放送 No43 < テレビ放送電波はどんな形?( その 1 概説 )> 今回から 13 回に亘りテレビ放送電波の形や各種サービスに関して解説します まず 概説からはじめましょう 早速 地上デジタル放送の電波と従来のアナログ放送の電波を比較しながらみてみましょう アナログ放送電波と地上デジタル放送電波の比較いずれの放送も 1

More information

スイッチ ファブリック

スイッチ ファブリック CHAPTER 4 この章では Cisco CRS-1 キャリアルーティングシステムのについて説明します この章の内容は 次のとおりです の概要 の動作 HS123 カード 4-1 の概要 の概要 は Cisco CRS-1 の中核部分です はルーティングシステム内の MSC( および関連する PLIM) と他の MSC( および関連する PLIM) を相互接続し MSC 間の通信を可能にします は

More information

NSW キャリア採用募集職種一覧 2018/8/16 現在 求人番号 職種対象業務必要とするスキル 経験 資格等勤務地 1 営業スペシャリスト金融 ( 損保 生保 クレジット ) 業でのソリューション営業 IT 業界での営業経験 金融業界 IT 業界での人脈がある方尚可 渋谷 2 プロジェクトマネー

NSW キャリア採用募集職種一覧 2018/8/16 現在 求人番号 職種対象業務必要とするスキル 経験 資格等勤務地 1 営業スペシャリスト金融 ( 損保 生保 クレジット ) 業でのソリューション営業 IT 業界での営業経験 金融業界 IT 業界での人脈がある方尚可 渋谷 2 プロジェクトマネー NSW キャリア採用募集職種一覧 2018/8/16 現在 1 営業スペシャリスト金融 ( 損保 生保 クレジット ) 業でのソリューション営業 IT 業界での営業経験 金融業界 IT 業界での人脈がある方尚可 2 プロジェクトマネージャシステム開発またはインフラ構築のプロジェクトマネージャ プロジェクトマネージャ経験 PMP の資格保有者 高度情報処理試験資格保有者尚可 3 プロジェクトマネージャ生保または損保システム開発のプロジェクトマネージャ

More information

Smarter Vision のための最もスマートな選択

Smarter Vision のための最もスマートな選択 Zynq All Programmable SOC : Smarter Vision Audi Kinect Xbox 360 Smarter Vision Smarter Vision Smarter Vision 10 ( ) Smarter Vision Smarter Vision Intuitive Surgical Smarter Vision Xilinx All Programmable

More information

Microsoft PowerPoint - Chap4 [Compatibility Mode]

Microsoft PowerPoint - Chap4 [Compatibility Mode] 計算機構成論 (Chap. ) @C01 http://www.ngc.is.ritsumei.ac.jp/~ger/lectures/comparch2012/index.html (user=ganbare, passwd = 初回の講義で言いました ) 講義に出るなら 分からないなら質問しよう 単位を取りたいなら 章末問題は自分で全部といておこう ( レポートと考えればいいんです!) ご意見

More information

NEC 製PC サーバ『Express5800 R120f-1E』とSanDisk『ioMemory SX /SX 』検証報告書

NEC 製PC サーバ『Express5800 R120f-1E』とSanDisk『ioMemory SX /SX 』検証報告書 NEC 製 PC サーバ Express5800 R120f-1E と SanDisk iomemory SX300-1600/SX350-1600 検証報告書 Windows Server 2012 R2 Standard 2015/08/07 文書名称 NEC 製 PC サーバ Express5800 R120f-1E と SanDisk iomemory-sx300-1600/sx350-1600

More information

Microsoft PowerPoint ppt

Microsoft PowerPoint ppt 仮想マシン () 仮想マシン 復習 仮想マシンの概要 hsm 仮想マシン プログラム言語の処理系 ( コンパイラ ) 原始プログラム (Source program) コンパイラ (Compiler) 目的プログラム (Object code) 原始言語 (Source language) 解析 合成 目的言語 (Object Language) コンパイルする / 翻訳する (to compile

More information

スキル領域 職種 : ソフトウェアデベロップメント スキル領域と SWD 経済産業省, 独立行政法人情報処理推進機構

スキル領域 職種 : ソフトウェアデベロップメント スキル領域と SWD 経済産業省, 独立行政法人情報処理推進機構 スキル領域と (8) ソフトウェアデベロップメント スキル領域と SWD-1 2012 経済産業省, 独立行政法人情報処理推進機構 スキル領域 職種 : ソフトウェアデベロップメント スキル領域と SWD-2 2012 経済産業省, 独立行政法人情報処理推進機構 専門分野 ソフトウェアデベロップメントのスキル領域 スキル項目 職種共通スキル 項目 全専門分野 ソフトウェアエンジニアリング Web アプリケーション技術

More information

Virtex-6 Clocking

Virtex-6 Clocking Spartan-6 クロックリソース Proprietary to PALTEK CORPORATION 1 AGENDA はじめに クロックネットワーク クロックマネージメントタイル (CMT) 使用例 2 AGENDA はじめに クロックネットワーク クロックマネージメントタイル (CMT) 使用例 3 高速なクロッキング 新型アプリケーションには複雑なクロック要件が必要 : 高速クロック信号

More information

JTAG バウンダリスキャンテストの容易化設計を支援する OrCAD Capture の無償プラグイン 21 July 2017 ( 富士設備 / 浅野義雄 )

JTAG バウンダリスキャンテストの容易化設計を支援する OrCAD Capture の無償プラグイン 21 July 2017 ( 富士設備 / 浅野義雄 ) JTAG バウンダリスキャンテストの容易化設計を支援する OrCAD Capture の無償プラグイン 21 July 2017 ( 富士設備 / 浅野義雄 ) PACKAGE COMPLEXITY & TRANSISTOR COUNT 課題 : 実装検査 不良解析 デバッグ プローブ接続では BGA 実装の検査 / 解析 / デバッグができない プローブ接続が困難な高密度実装は増加の一方 このままではテスト費用のほうが高くなる!

More information

05-scheduling.ppt

05-scheduling.ppt オペレーティングシステム ~ スケジューリング ~ 山田浩史 hiroshiy @ cc.tuat.ac.jp 2014/06/01 復習 : プロセス 実行状態にあるプログラムのこと プログラムの実行に必要なものをひっくるめて指す テキスト領域 データ領域 スタック領域 CPU のレジスタ値 プログラムカウンタ など OS はプロセス単位で管理する メモリ Hard Disk CPU プロセス execute

More information

CLEFIA_ISEC発表

CLEFIA_ISEC発表 128 ビットブロック暗号 CLEFIA 白井太三 渋谷香士 秋下徹 盛合志帆 岩田哲 ソニー株式会社 名古屋大学 目次 背景 アルゴリズム仕様 設計方針 安全性評価 実装性能評価 まとめ 2 背景 AES プロジェクト開始 (1997~) から 10 年 AES プロジェクト 攻撃法の進化 代数攻撃 関連鍵攻撃 新しい攻撃法への対策 暗号設計法の進化 IC カード, RFID などのアプリケーション拡大

More information

SimulinkによるReal-Time Test環境の構築

SimulinkによるReal-Time Test環境の構築 Simulink モデルを使ったリアルタイムテスト環境の構築 MathWorks Japan アプリケーションエンジニアリング部シニアアプリケーションエンジニア高島博 2012 The MathWorks, Inc. 1 はじめに Simulink はバーチャルなテスト環境 2 はじめに Simulink はバーチャルなテスト環境 3 はじめに Simulink はバーチャルなテスト環境 シミュレーション開始ボタンをクリック

More information

IBIS Quality Framework IBIS モデル品質向上のための枠組み

IBIS Quality Framework IBIS モデル品質向上のための枠組み Quality Framework モデル品質向上のための枠組み EDA 標準 WG 1 目次 - 目次 - 1. 活動の背景 2. Quality Framework 3. ウェブサイトのご紹介 4. Frameworkの活用方法 2 目次 - 目次 - 1. 活動の背景 2. Quality Framework 3. ウェブサイトのご紹介 4. Frameworkの活用方法 3 1. 活動の背景

More information

PowerPoint プレゼンテーション

PowerPoint プレゼンテーション SPI Japan 2012 車載ソフトウェア搭載製品の 機能安全監査と審査 2012 年 10 月 11 日 パナソニック株式会社デバイス社 菅沼由美子 パナソニックのデバイス製品 SPI Japan 2012 2 パナソニック デバイス社のソフト搭載製品 車載スピーカーアクティブ消音アクティブ創音歩行者用警告音 スマートエントリー グローバルに顧客対応 ソフトウェア搭載製品 車載 複合スイッチパネル

More information

GTR Board

GTR Board TB-FMCH-12GSDI ご購入に際してのご注意 1 変更履歴版数 日付 内容 担当者 Rev.1.00 2015/06/25 初版 天野 Rev.1.01 2015/07/22 2 章 Pre-production 品に関する記載を削除 天野 2016/09/16 3 章評価環境を更新 4 章ボードの機能評価状況を更新 6 章リファレンスデザインのダウンロード先を追加 森田 2 目次 1. 概要と関連書類...

More information

Microsoft PowerPoint - 9.Analog.ppt

Microsoft PowerPoint - 9.Analog.ppt 9 章 CMOS アナログ基本回路 1 デジタル情報とアナログ情報 アナログ情報 大きさ デジタル信号アナログ信号 デジタル情報 時間 情報処理システムにおけるアナログ技術 通信 ネットワークの高度化 無線通信, 高速ネットワーク, 光通信 ヒューマンインタフェース高度化 人間の視覚, 聴覚, 感性にせまる 脳型コンピュータの実現 テ シ タルコンヒ ュータと相補的な情報処理 省エネルギーなシステム

More information

PowerPoint プレゼンテーション

PowerPoint プレゼンテーション 電気 電子計測 第 3 回 第 8 章ディジタル計測制御システムの基礎 http://cobayasi.com/keisoku/3th/3th.pdf 今日の学習の要点 ( テキスト P85~P94). 計算機の基本的なしくみを学ぼう 2. 外部機器とのデータのやりとりについて知ろう 3. 計算機によるディジタル計測制御システムの構成法 物理量. 計算機の基本的なしくみを学ぼう ディジタル計測制御システムセンサから得た情報を

More information

15288解説_D.pptx

15288解説_D.pptx ISO/IEC 15288:2015 テクニカルプロセス解説 2015/8/26 システムビューロ システムライフサイクル 2 テクニカルプロセス a) Business or mission analysis process b) Stakeholder needs and requirements definieon process c) System requirements definieon

More information

PowerPoint Presentation

PowerPoint Presentation 沖ネットワークエルエスアイの デザインソリューション 2005 年 10 月 25 日 www.okinetlsi.com 1 1 ONW 概要概要 社名 : 株式会社沖ネットワークエルエスアイ ( 略称 ONW) 所在地 : 本社 / 東京開発センタ : 東京都品川区西五反田 2-15-7 シ フ ラルタ生命五反田ヒ ル九州開発センタ : 福岡県福岡市中央区天神 4-8-25 ニッコーヒ ル 設立

More information

__________________

__________________ 第 1 回シミュレータとモデル第 2 回伝送線路シミュレータ 1. 伝送線路シミュレータ電子機器の動作速度の高速化に伴い 伝送線路シミュレータが多く使われるようになって来ました しかし 伝送線路シミュレータも実に簡単に 間違えた結果 を出力します しかも 電子機器は進歩が急で 信号スピードはどんどん速くなり 伝送線路シミュレータも毎年のように機能アップしたり 精度向上をした 新製品 新バージョンが出てきます

More information

並列・高速化を実現するための 高速化サービスの概要と事例紹介

並列・高速化を実現するための 高速化サービスの概要と事例紹介 第 4 回 AVS 可視化フォーラム 2019 並列 高速化を実現するための 高速化サービスの概要と事例紹介 株式会社アーク情報システム営業部仮野亮ソリューション技術部佐々木竜一 2019.08.30 はじめに アーク情報システムの紹介 高速化サービスとは? 事例紹介 コンサルティングサービスについて アーク情報システムの紹介 設立 資本金 :1987 年 10 月 :3 億 600 万円 従業員数

More information

VHDL

VHDL VHDL 1030192 15 2 10 1 1 2 2 2.1 2 2.2 5 2.3 11 2.3.1 12 2.3.2 12 2.4 12 2.4.1 12 2.4.2 13 2.5 13 2.5.1 13 2.5.2 14 2.6 15 2.6.1 15 2.6.2 16 3 IC 17 3.1 IC 17 3.2 T T L 17 3.3 C M O S 20 3.4 21 i 3.5 21

More information

設計現場からの課題抽出と提言 なぜ開発は遅れるか?その解決策は?

設計現場からの課題抽出と提言 なぜ開発は遅れるか?その解決策は? Work in Progress - Do not publish STRJ WS: March 4, 2004, WG1 1 WG1: NEC STARC STARC Work in Progress - Do not publish STRJ WS: March 4, 2004, WG1 2 WG1 ITRS Design System Drivers SoC EDA Work in Progress

More information