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1 PCI Express ボード設計特集 - ボードを検討されている方必見! 年 11 月第 2 回 目次 PCI Express ボード設計特集 -ボードを設計されている方必見! PALTEK PCI Express 評価ボード -PTKB PALTEK PCI Express 評価ボードのコンセプト 多くのメリット 基板概要 基板設計 PCI Express の設計を簡単にする PCI Express の特徴 設計におけるポイント... 6 最後に

2 PCI Express ボード設計特集 -ボードを設計されている方必見!- 1 PALTEK PCI Express 評価ボード -PTKB PALTEK PCI Express 評価ボードのコンセプト従来 FPGA を用いて複数レーンの PCI Express を実現するには SerDes 内臓 FPGA を使用する または外付け PHY チップを複数使用する方法しかありませんでした しかし PALTEK では市場で初めて Spartan -3 FPGA と外付け PHY チップによる 4 レーンの PCI Express を実現し 低コストで PCI Express 4 レーンでの Link Up を実現しました ザイリンクス社 :Spartan -3 ジェネレーション FPGA ジェネシス ロジック社 :PCI Express GigaCourier GL 多くのメリット PALTEK は 2005 年 ~2006 年にかけて PCI Express ソリューションセミナーを数多く開催し 多くのお客様から PCI Express の評価には手が出し難いというご意見を多く頂いておりました 理由として 評価キットが高い サポートを 1 社で行えないなどが多く聞かれました. ですが PALTEK では FPGA PHY チップ IP コアとそれぞれにおいて選任の部隊を整え 他社では難しいトータルサポートを実現しています メリット1 : 低価格 1 枚たったの 192,000 円 メリット2 :Spartan-3 を使用し 4 レーン実現可能 1 レーン 2 レーンも Link up 可能メリット3 :PTKB 日本語データシート 各種設計に必要なデータをご用意. レイアウト パーツリスト スケマティックなど基板設計に必要なデータをご提供メリット4 :PALTEK 技術サポートデバイスから IP コアまでサポート致します 2

3 1.3 基板概要 FPGA : ザイリンクス社 PHY チップ : ジェネシス ロジック社 IP コア : ノースウエストロジック社 DDRSDRAM : マイクロン社 電源 : ベルニクス社レギュレータ : ナショナルセミコンダクター社 サブ基板 DVI インターフェースボード (XGA) 64mm 55mm ( 別売 ) 汎用 I/O ボード 65mm 55mm メモリ ( 別売 ) DDR SO-DIMM スロット 2 個搭載メモリ基板 mm 250mm,10 層 搭載デバイス FPGA 米国ザイリンクス社 Spartan3 XC3S4000-5FG900C FPGA は 3S2000 3S4000 3S5000 のマイグレーションを可能とする. PROM 米国ザイリンクス社 XCF16PVOG48 PHY チップ台湾ジェネシス ロジック社 GL9714 3

4 1.3.4 その他サブ基板用拡張コネクタ (47I/O) 汎用 IO コネクタ (30I/O 2) JTAG ポート 外部電源ポート搭載 7SegLED(2 個 ) DIP スイッチ (8 端子 ) プッシュ SW テスト端子 詳細リンク先 ザイリンクス社ジェネシス ロジック社マイクロン社ベルニクス社ナショナルセミコンダクター社 基板設計皆さんが設計を行う上で 設計におけるある程度の指針を示しているチェックリストというものを見た事があると思います PCI-SIG では PCI Express のアドイン カードを設計する際に指針として使用する為の Add-in Card Compliance Checklist for the PCI Express を発行しています 基板設計はこれをガイドラインとして活用しながら設計を行っていくことになります また アドイン カードのシリアル ラインの基板設計では Base Specification や Card Electromechanical(CEM)Specification で規定されている電気的特性 ( アイ ダイヤグラム規定やジッタ規定 ) に準拠することを一つの目標として設計していくことになります とくに コンプライアンス テストをパスする必要のある基板の場合は必要不可欠な特性と言えます PALTEK の PCI Express 評価ボード (PTKB) には評価ボードのユーザーズガイド ボードレイアウト スケマティックデータ サンプル IP コア プログラミングファイルなどが付属されますので 上記の PCI-SIG から発行される資料と共にこれらを活用して頂く事でより一層スムーズな設計を行って頂く事ができます Add-in Card Compliance Checklist for the PCI Express は PCI-SIG が開催するプラグフェスタ (Compliance Workshop) に参加する際 アドイン カードの仕様を申告するために用いる資料です 記載事項は大きく分けて以下の 4 点です Add-in Card Electrical Checklist Add-in Card Power Management Checklist Add-in Card System Architecture Checklist Add-in Card PCB Design Recommendations 4

5 2.1 PCI Express の設計を簡単にする PCI Express の特徴 Physical Layer によるイニシャライゼーション PCI Express の PHY レイヤでは主に物理的な接続 伝送方式を定めており その中に以下のような設定があります. これはイニシャライゼーションと呼ばれ 上位層に関わりなく PHY レイヤ間でだけで行う機能となります 以下をご覧頂きまして分かる通り リンク幅や極性が固定ではない為 自由度の高い設計を行う事ができると言えます Link Data Rate 現在 1 レーン辺り 2.5Gbps と規定されているが, 今後次世代の PCI Express(Gen2) が規格される事が予想されるため速度を検出するシーケンスが規定されている Link Width PCI Express では 1 レーンから 16 レーンまで規定されているが このうちどのリンク幅を使用するかを設定する 電源投入時にネゴシエーションされるのでダイナミックにレーン数を変更することができる Polarity Inversion 受信側と送信側の極性が違う場合 受信側が送信側に極性をあわせるという機能 Lane Reverse 受信側と送信側で各レーンの順序が反転してしまっているとき どちらかがレーンの順番をさらに反転させる事で正常に接続する機能 レーン間スキューレーン間スキューには以下のような規定があります シリアル出力のレーン間スキューは 500ps+2UI( 約 1.3ns) まで許容する (Base Specification ) シリアル入力のレーン間スキューは 20ns まで許容する (Base Specification ) レーン間に発生するスキューは 受信側の PCS ブロックによってデータリンク層にデータを転送する前に補完されます この PCS ブロックは エラスティック バッファと呼ばれる周波数偏差を補償するための FIFO メモリやリンク マネージメント用の制御コード (K コード ) を検知する機能ブロックを内蔵しています そのため リンクの初期化やコンフィグレーションを制御する LTSSM(Link Training and Status State Machine) 期間中にレーン間で特定制御コード (COM,SKP) を用いたデスキューを実行することができます 5

6 2.2 設計におけるポイント 上記のように PCI Express は設計を簡単にする多くの機能をもっていますが ではどんなことに気をつけて設計を行う必要があるのでしょうか 以下にポイントを記載いたします 2.2.1Power RefCLK PERSR# のタイミングについて PCI Express アドイン カードのエッジコネクタと PCI Express デバイス間の Power RefCLK PERST# のタイミングは以下の図の通りとなります Power と PEREST# 間は 100ms 以上 RefCLK と PERST# 間は 100μs 以上の間隔が必要となります エッジコネクタとデバイス間に配線長の規定はありません 図 2-1 Power RefCLK PERSR# のタイミング 配線について PCI Express だけでなく, 基板設計をする上で一般的に言える事ですが 伝送路における配線はストリップラインで行う事をお勧め致します 当然の事ながら マイクロストリップよりもストリップラインの方がロスが少なく クロストークを受けにくいという特徴がありますので できる限りストリップラインでの配線が良いでしょう 図 2-2 配線 6

7 2.2.3 トレースについてこちらも一般的な話にはなりますが PCI Express は高速インタフェースの為, 表皮効果が懸念されます 同じな長さの配線ではトレース幅が広いほうがロスを少なく設計できます 図 2-3 トレース 2.2.4Via について Via については図 4 のように加工にする事が好ましいと言えます 図 3 のようにすると反射が起こり, 減衰特性が変わることが懸念されます 図 2-4 Via その 1 図 2-5 Via その 2 7

8 最後に PALTEK では PCI Express 関連のデバイスや IP コア 評価キットをご提供しておりますが 製品のご提供だけでなく お客様が安心して設計を行う事のできるサポートもご提供しています PCI Express を既に使用していらっしゃる方 今後使用予定の方 ご興味を持たれている方 何か PCI Express でお困りでしたら是非弊社までお問い合わせ下さい 8