SoC FPGA 選定におけるアーキテクチャの重要性

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1 SoC FPGA????????????????????????? SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 ホワイトペーパー 101 Innovation Drive San Jose, CA WP /JP 文 書 発 行 日 : 2013 年 11 月 Subscribe

2 2013 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX are Reg. U.S. Pat. & Tm. Off. and/or trademarks of Altera Corporation in the U.S. and other countries. All other trademarks and service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera s standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation ホワイトペーパー

3 目 次 はじめに 現 在 市 販 されている SoC FPGA チップ プロセッサ/ FPGA アプリケーションに 対 する 利 点 ASIC ベースのプロセッサに 対 する 利 点 他 のプロセッサやマイクロコントローラに 対 する 利 点 特 定 のアプリケーションに 適 した SoC FPGA の 選 択 方 法 システム 性 能 L3 インタコネクトの 重 要 性 : 最 大 性 能 のためのセントラル スイッチ プロセッサ - FPGA インタコネクト: 統 合 デバイスの 利 点 を 実 現 DDR メモリ コントローラの 性 能 FPGA とプロセッサの DDR メモリ コントローラの 接 続 ハードウェア アクセラレーションとキャッシュ コヒーレンシ 追 加 のメモリ コントローラによる 最 大 システム 性 能 の 向 上 システム 信 頼 性 および 柔 軟 性 ECC によるメモリ 内 容 の 保 護 共 有 メモリのメモリ 保 護 ウォッチドッグ リセットとその FPGA ロジックに 対 する 影 響 フェイルセーフ ブートおよびコンフィギュレーション 柔 軟 性 さまざまなプロセッサ ブートおよび FPGA コンフィギュレーション オプション 複 数 のブート イメージ オンチップ FPGA インタフェース 共 通 フットプリントでの 集 積 度 /トランシーバ/ 機 能 のマイグレーション システム コスト 統 合 機 能 高 速 トランシーバ 電 源 コスト 消 費 電 力 統 合 による 消 費 電 力 削 減 省 電 力 モード パワーオン/パワーオフ シーケンス 要 件 将 来 のロードマップ アルテラの 3 世 代 プロセッサ ロードマップ シリコン プロセス テクノロジ FinFET テクノロジ ツールのロードマップ 開 発 ツール 開 発 ツールの 課 題 ARM との 互 換 性 は 前 提 で FPGA の 実 装 が 差 異 化 をもたらす チップ 全 体 のデバッグ FPGA 対 応 デバッグ 本 のデバッグ ケーブルによる ARM および FPGA の 開 発 ハードウェアとソフトウェア 間 のクロストリガ ハードウェアおよびソフトウェア イベントの 追 跡 監 視 CPU および FPGA のプロファイリング マルチコア デバッグ 標 準 ツールおよびフロー ARM DS-5 Altera Edition ツールキット 開 発 ツールのまとめ 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 ホワイトペーパー

4 2 目 次 結 論 詳 細 情 報 について 謝 辞 文 書 改 訂 履 歴 SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation ホワイトペーパー

5 SoC FPGA 選 定 における アーキテクチャの 重 要 性 WP ホワイトペーパー このホワイトペーパーでは システム アーキテクト エンジニア およびマネー ジャが 開 発 アプリケーションへ SoC FPGA を 検 討 する 際 に 最 適 なデバイスを 選 択 す る 上 で 役 立 つさまざまな 評 価 基 準 について 解 説 します 本 書 の 主 な 内 容 については ビデオ シリーズ SoC FPGA におけるアーキテクチャの 重 要 性 でも 紹 介 されてい ます はじめに SoC FPGA デバイスは プロセッサと FPGA アーキテクチャを 1 つのデバイスに 集 積 したものです この 2 つのテクノロジを 融 合 することで 高 集 積 化 低 消 費 電 力 化 ボード サイズの 削 減 プロセッサと FPGA 間 の 帯 域 幅 向 上 をはじめとするさまざま な 利 点 が 得 られます クラス 最 高 のデバイスは スタンドアロン プロセッサ/ FPGA アプローチの 利 点 を 確 保 しながら プロセッサ/ FPGA 統 合 システム 固 有 の 利 点 を 生 かしています 現 在 市 販 されている SoC FPGA 現 在 市 販 されている 主 な SoC FPGA は 表 1 に 示 す 3 種 類 です これらのデバイスの プロセッサは ハード 化 された 専 用 プロセッサ サブシステムです ( つまり FPGA ファブリックに 実 装 されたソフト IP (Intellectual Property) コアではません ) この 3 種 類 のデバイス ファミリはいずれも 完 全 なメモリ 階 層 と 専 用 ペリフェラルを 備 えた 一 般 的 な ARM プロセッサとほぼ 同 様 にブート/ 実 行 / 動 作 するフル 機 能 の ARM プロセッサを 採 用 しています Microsemi SmartFusion2 SoC FPGA は 主 にマイクロコントローラ アプリケーション をターゲットにした ARM Cortex -M3 エンベデッド プロセッサをベースにしていま す それに 対 し アルテラ SoC FPGA および Xilinx Zynq-7000 デバイスは デュアル コア ARM Cortex-A9 アプリケーション プロセッサを 使 用 しています SoC FPGA は プロセッサの 他 に 豊 富 なペリフェラル オンチップ メモリ FPGA スタイルのロ ジック アレイ 各 種 I/O を 搭 載 しています ( 表 1 参 照 ) 表 1. 現 在 市 販 されている SoC FPGA ( 1 / 3 ) アルテラ SoC FPGA Xilinx Zynq-7000 EPP Microsemi SmartFusion2 プロセッサ ARM Cortex-A9 ARM Cortex-A9 ARM Cortex-M3 プロセッサ クラス アプリケーション プロ セッサ アプリケーション プロ セッサ シングルまたはデュア ルコア シングルまたはデュアル デュアル シングル プロセッサ 最 大 周 波 数 1.05 GHz 1.0 GHz 166 MHz マイクロコントローラ 101 Innovation Drive San Jose, CA Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 Registered 2013 年 11 月 Altera Corporation Feedback Subscribe

6 ページ 2 はじめに 表 1. 現 在 市 販 されている SoC FPGA ( 2 / 3 ) L1 キャッシュ L2 キャッシュ メモリ マネージメン ト ユニット (MMU) 浮 動 小 数 点 演 算 ユニッ ト/ NEON マルチメ ディア エンジン アクセラレーション コヒーレンシ ポート (ACP) アルテラ SoC FPGA Xilinx Zynq-7000 EPP Microsemi SmartFusion2 データ:32 KB 命 令 :32 KB データ:32 KB 命 令 :32 KB データ キャッシュ 命 令 :8 KB 統 合 :512 KB ECC ( 誤 り 訂 正 コード ) 付 き 統 合 :512 KB 割 り 込 みコントローラ 汎 用 (GIC) 汎 用 (GIC) ネスト 型 ベクタ (NVIC) オンチップ プロセッ サ RAM 64 KB ECC 付 き 256 KB ECC 64 KB ECC 8 チャネル ARM DMA330 ダイレクト メモリ 8 チャネル ARM DMA330 アクセス (DMA) コント 32 ペリフェラル 要 求 1 チャネル HPDMA 4 ペリフェラル 要 求 ローラ (FPGA + ハード プロ 4 要 求 (FPGA のみ ) セッサ システム ) 外 部 メモリ コント ローラ サポートするメモリ タイプ LPDDR2 DDR2 DDR3L DDR3 LPDDR2 DDR2 DDR3L DDR3 外 部 メモリ ECC 16 ビット 32 ビット 16 ビット 外 部 メモリ バス 最 大 周 波 数 400 MHz (Cyclone V SoC) 533 MHz (Arria V SoC) 533 MHz 333 MHz LPDDR DDR2 DDR3 8 ビット 16 ビット 32 ビット 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

7 はじめに ページ 3 表 1. 現 在 市 販 されている SoC FPGA ( 3 / 3 ) プロセッサ ペリフェ ラル 1 個 の 4 線 式 SPI コント ローラ (4 チップ セレク ト ) 1 個 の NAND コントロー ラ (MLC または SLC) 2 個 の 10/100/1G イーサ ネット コントローラ 2 個 の USB 2.0 On-the-Go (OTG) コントローラ 1 個 の SD/MMC/SDIO コン トローラ 2 個 の UART 4 個 の I 2 C コントローラ 2 個 の CAN コントローラ 2 個 の SPI マスタ 2 個 の SPI スレーブ コントロー ラ 4 個 の 32 ビット 汎 用 タイ マ 2 個 の 32 ビット ウォッ チドッグ タイマ 1 個 または 2 個 の 4 線 式 SPI コントローラ (2 チッ プ セレクト ) 1 個 のスタティック メモ リ コントローラ (NAND- SLC NOR または SSRAM) 2 個 の 10/100/1G イーサ ネット コントローラ 2 個 の USB 2.0 OTG コン トローラ 2 個 の SD/SDIO コント ローラ 2 個 の UART 2 個 の I 2 C コントローラ 2 個 の CAN コントローラ 2 個 の SPI コントローラ ( マスタまたはスレーブ ) 2 個 の 16 ビット トリプ ルモード タイマ/カウ ンタ 1 個 の 24 ビット ウォッ チドッグ タイマ 1 個 の 10/100/1G イーサ ネット コントローラ 2 個 の USB 2.0 OTG コン トローラ 2 個 の UART 2 個 の I 2 C コントローラ 1 個 の CAN コントローラ 2 個 の SPI 2 個 の 汎 用 タイマ 1 個 のウォッチドッグ タ イマ 1 個 のリアルタイム ク ロック (RTC) FPGA ファブリック Cyclone V Arria V Artix-7 Kintex-7 Fusion2 FPGA のロジック 集 積 度 範 囲 25 K ~ 462 K LE 28 K ~ 444 K LC 6 K ~ 146 K LE FPGA 内 のハード メ モリ コントローラ 最 大 3 個 ECC 付 き 高 速 トランシーバ すべての 集 積 度 で 利 用 可 能 高 集 積 デバイスのみ 高 集 積 デバイスのみ アナログ ミックス ド シグナル (AMS) ブート シーケンス アルテラ SoC FPGA Xilinx Zynq-7000 EPP Microsemi SmartFusion2 プロセッサ 優 先 FPGA 優 先 または 同 時 2 x 12 ビット 1 MSPS ア ナログ - デジタル コン バータ (ADC) プロセッサ 優 先 SoC FPGA は 次 世 代 のシステム デザインに 適 しているのでしょうか システム 設 計 者 アーキテクト またはハードウェア マネージャがその 判 断 を 行 う 際 以 下 の 3 つについて 確 認 いただくことが 助 けになるかもしれません プロセッサ ブート FPGA は 不 揮 発 性 SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

8 ページ 4 はじめに 既 存 のデザインは FPGA と 独 立 したマイクロプロセッサを 使 用 しているか 現 行 世 代 は マイクロプロセッサを 含 む 独 自 の ASIC を 使 用 しているか 現 在 はマイクロプロセッサを 使 用 しているが アプリケーションにより 合 ったペ リフェラル セットがあれば 有 益 か 2 チップ プロセッサ/ FPGA アプリケーションに 対 する 利 点 FPGA と 独 立 したマイクロプロセッサをすでに 使 用 しているデザインの 場 合 は 明 ら かに SoC FPGA を 検 討 すべきです SoC FPGA を 使 用 すれば ボード スペース 消 費 電 力 およびシステム コストを 最 大 50% 削 減 しながら 同 等 以 上 の 機 能 性 と 性 能 が 得 られる 可 能 性 がます FPGA とマイクロプロセッサを 同 じシリコンに 統 合 することにより 一 方 のプラスティッ ク パッケージのコストが 不 要 になることに 加 え デバイスが 1 個 になれば 2 個 の 場 合 よりもボード スペースの 節 約 になります また デザインに 含 まれる CPU と FPGA がそれぞれ 別 の 外 部 メモリを 使 用 している 場 合 両 方 のメモリ デバイスを 1 つに 統 合 できる 可 能 性 が そうすればシステム コスト ボード スペース お よび 消 費 電 力 をさらに 削 減 することが 可 能 です プロセッサと FPGA 間 の 信 号 が 同 一 シリコン 内 でやりとりされるようになるため 別 のチップを 使 用 する 場 合 に 比 べて 通 信 に 必 要 な 消 費 電 力 が 大 幅 に 削 減 されます しかも 統 合 ソリューションの 場 合 プロセッサと FPGA 間 の 何 千 もの 内 部 接 続 のおかげで 2 チップ ソリューションに 比 べて 大 幅 な 広 帯 域 幅 化 と 低 レイテンシ 化 につながります ASIC ベースのプロセッサに 対 する 利 点 現 行 世 代 がマイクロプロセッサを 含 む 独 自 の ASIC を 使 用 している 場 合 はどうでしょ うか 現 在 ASIC テクノロジを 使 用 しているデザイン チームのほとんどは 恐 らく すでにある 時 点 で FPGA について 検 討 したことが たいていプロトタイピングま たはエミュレーション フェーズで 使 用 しています 多 くの ASIC 設 計 者 にとって 従 来 ARM プロセッサが 搭 載 されていないことが 量 産 への FPGA テクノロジの 使 用 の 障 害 となっていました この 新 しいタイプの SoC FPGA は 現 在 の 28nm プロセス テクノロジで 最 大 1 GHz で 動 作 するフル 機 能 かつ 完 全 互 換 の 高 性 能 デュアルコア ARM Cortex-A9 プロセッサを 搭 載 しており そうした 障 害 はなくなりました SoC FPGA はプログラマブル ロジック テクノロジを 利 用 しているため プログラ マブル デザインでは 次 のような 標 準 ASIC テクノロジに 対 する 従 来 の FPGA の 利 点 をすべて 享 受 できます 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

9 はじめに ページ 5 高 価 なマスクが 不 要 または 購 入 の 必 要 性 が 最 小 限 - 1 個 でも 百 万 個 単 位 でもコス ト 効 果 の 高 い SoC FPGA ソリューションを 構 築 出 荷 可 能 市 場 投 入 期 間 の 短 縮 - 製 造 リードタイムが 不 要 大 手 電 子 部 品 代 理 店 から 市 販 デ バイスを 入 手 可 能 リスクの 低 減 - 製 品 出 荷 後 もいつでも SoC FPGA の 再 プログラミングが 可 能 イ ンフィールド アップデート/アップグレードをサポート 市 場 要 件 の 変 化 や 新 規 格 に 適 応 エンベデッド プロセッサ 高 速 トランシーバ またはその 他 の 先 進 システム テクノロジに 対 する 追 加 のライセンスまたはロイヤルティの 支 払 いが 不 要 他 のプロセッサやマイクロコントローラに 対 する 利 点 最 後 のシナリオでは 通 常 は FPGA ではなくスタンドアロン マイクロプロセッサま たはハイエンドを 使 用 するシステムも これらの 最 新 SoC FPGA の 利 点 を 享 受 できる 可 能 性 がます 多 くの 設 計 者 は 入 手 可 能 な 市 販 プロセッサを 調 査 しますが アプ リケーションに 最 適 とは 言 えないデバイスで 妥 協 し イーサネット ポート USB チャネル 割 り 込 みラインなどが 不 足 しているプロセッサを 選 んでしまうことが 少 な くません これらの SoC FPGA は カスタム ARM マイクロプロセッサを 机 の 上 で 直 ちに 開 発 できるほどの 能 力 を 備 えています 従 来 は 市 販 の 派 生 プロセッサ 製 品 が なかったために 妥 協 を 余 儀 なくされたシステム デザインも アプリケーションに 合 わせたカスタマイズが 可 能 になります その 結 果 競 合 他 社 がコピーまたは 模 倣 する ことが 困 難 になり ハードウェア ソフトウェア 両 面 でのデザインの 差 異 化 が 実 現 し ます 特 定 のアプリケーションに 適 した SoC FPGA の 選 択 方 法 表 1 に 示 すさまざまなベンダーのプログラマブル SoC 製 品 は 一 見 したところでは 似 ているように 見 えるかもしれません いずれも ARM プロセッサ 各 種 ペリフェラル および FPGA を 1 個 のデバイスに 集 積 しています しかし 実 際 には データシート に 表 れていない 部 分 にも 目 を 向 けながら 綿 密 に 評 価 することが 非 常 に 重 要 です 基 礎 となるアーキテクチャとその 影 響 は 特 定 のアプリケーションに 対 して 評 価 しなけれ ばなりません SoC FPGA はアーキテクチャが 重 要 です 調 査 検 討 を 進 めるうちに アーキテクチャ レベルで 大 きな 違 いが 数 多 く 明 らかになります では どう 選 択 すればよいのでしょうか このホワイトペーパーでは アプリケー ションに 最 適 なプログラマブル SoC を 選 択 する 際 のデザイン 上 の 検 討 事 項 および 技 術 上 のトレードオフの 判 断 について 解 説 します 主 な 選 択 基 準 は 以 下 の 6 つの 領 域 で す SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

10 ページ 6 システム 性 能 システム 性 能 システム 信 頼 性 および 柔 軟 性 システム コスト 消 費 電 力 将 来 のロードマップ 開 発 ツール システム 性 能 異 なる 要 素 間 の 効 率 的 なデータ 移 動 に 影 響 する SoC FPGA アーキテクチャの 領 域 は 究 極 的 には 次 の 2 つです インタコネクト オンチップおよびオフチップのメモリ 帯 域 幅 L3 インタコネクトの 重 要 性 : 最 大 性 能 のためのセントラル スイッチ SoC アーキテクチャについて 最 初 に 検 討 すべき 項 目 は レベル 3 (L3) インタコネクト です L3 インタコネクトは データ 転 送 用 L1/L2 キャッシュの 次 のレベルであるこ とに 名 前 が 由 来 し メモリ FPGA ファブリック プロセッサ およびペリフェラル 間 のデータをルーティングします 表 2 に SoC FPGA ベンダー 間 の L3 システム イ ンタコネクトに 関 する 機 能 比 較 を 示 します 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

11 システム 性 能 ページ 7 図 1. アルテラ SoC FPGA のインタコネクト アーキテクチャ アルテラ SoC FPGA は L3 メイン スイッチ L3 マスタ ペリフェラル スイッチ および L3 スレーブ ペリフェラル スイッチという 3 つのスイッチからなる L3 シス テム インタコネクトを 備 えています これは 図 1 に 示 すように ARM の AMBA NIC-301 ネットワーク インタコネクト インフラストラクチャを 使 用 して 実 装 され ています アルテラ SoC FPGA は ノンブロッキング スイッチ アーキテクチャでレイテンシ を 最 小 限 に 抑 えるために 少 階 層 バスを 使 用 しています インタコネクトは 複 数 の マスタからの 複 数 の 同 時 トランザクションを 各 マスタが 無 停 止 ( つまり ノンブ ロッキング ) で 動 作 するのに 十 分 な 帯 域 幅 でサポートできるように 設 計 されていま す バス アービトレーションをガイドするために 各 マスタに 優 先 順 位 レベルを 割 り 当 てることができます 優 先 順 位 が 同 じマスタのアービトレーションは 最 長 時 間 未 使 用 法 (LRU) アルゴリズムを 使 用 して 行 われます SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

12 ページ 8 システム 性 能 マルチレベル 階 層 を 使 用 した SoC FPGA アーキテクチャも 可 能 ですが レイテンシが 生 じる 可 能 性 がます 分 散 アービトレーションは 1 つの 交 差 点 に 何 人 もの 交 通 整 理 員 を 配 置 するようなものです このアプローチでは マスタが 停 止 しないように するには 中 央 QoS ( サービス 品 質 ) モジュールを 使 用 する 必 要 がます また 分 散 アービトレーションには 調 整 の 問 題 も DDR メモリ ポートのアービトレー ションと 競 合 する 可 能 性 がます 表 2. SoC FPGA デバイスの L3 システム インタコネクト 機 能 比 較 機 能 アルテラ SoC FPGA ベンダー B インフラストラクチャ ARM AMBA NIC-301 ARM AMBA NIC-301 バス 階 層 少 階 層 マルチレベル アービトレーション マスタごとに 優 先 順 位 をプログラム 分 散 QoS ブロックで 制 御 可 能 優 先 順 位 が 同 じ 要 求 には LRU プロセッサ - FPGA インタコネクト: 統 合 デバイスの 利 点 を 実 現 SoC FPGA アーキテクチャの 大 きな 利 点 の 1 つは プロセッサと FPGA の 緊 密 なオン チップ 結 合 です この 性 能 上 の 利 点 を 実 現 するには システム データ 転 送 のボトル ネックとならないように 十 分 な 帯 域 幅 ( 幅 および 速 度 ) を 備 えた 適 切 なタイプのプ ロセッサ - FPGA インタコネクトを 構 築 することが 不 可 欠 です この 点 について 説 明 するために 図 2 に 示 す 通 信 ライン カード アプリケーション は 100 Gbps のネットワーク データを 処 理 する 必 要 があるとします FPGA は 受 信 データを 高 速 で 処 理 できますが たとえプロセッサがトラフィックの 1 % しか 処 理 し ない 場 合 でも 1 Gbps ものデータが FPGA ロジックとプロセッサ 間 のインタコネクト を 流 れなければなりません 幸 い 現 在 市 販 されている SoC FPGA は FPGA ロジッ クとプロセッサの 間 で 最 大 125 Gbps あるいはそれ 以 上 という このタイプのアプリ ケーションには 十 分 すぎるほどのスループットをサポートしています 図 2. 通 信 ライン カードは FPGA - プロセッサ 間 に 100 Gbps 以 上 のインタコネクト 帯 域 幅 が 必 要 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

13 システム 性 能 ページ 9 一 部 の SoC FPGA デバイスは 構 造 上 データパスとコントロール パスが 帯 域 幅 を 奪 い 合 います プロセッサは FPGA ロジック 内 のハードウェア アクセラレータへ のアクセスをセットアップし コンフィギュレーションする 必 要 があるかもしれませ ん これらのコントロール トランザクションがデータ トラフィックと 競 合 した 場 合 高 スループット データ トラフィックがブロックされ 受 信 データの 連 続 処 理 が 中 断 する 可 能 性 がます 同 様 に 広 帯 域 幅 データ トラフィックによってコン トロール 信 号 に 遅 延 が 生 じ コントロール レイテンシが 増 加 する 可 能 性 もます これを 防 止 するために アルテラ SoC FPGA は 低 レイテンシ/ノンブロッキングの 軽 量 インタコネクト ブリッジを 別 に 備 えています プロセッサは この 単 純 な 32 ビット ARM AXI (Advanced extensible Interface) インタフェースを 介 して FPGA 内 のコントロール レジスタにアクセスするため 高 スループット データ フロー をブロックしたり 影 響 を 与 えたりすることがません ( 図 3 の 低 レイテンシ ) 一 方 プロセッサと FPGA 間 の 広 帯 域 幅 データ 接 続 は または 128 ビット 幅 トランザクションをサポートしています ( 図 3 の 高 スループット ) 表 3 に 両 方 の データパスのコンフィギュレーションを 示 します 図 3. アルテラ SoC FPGA は 高 スループット データパスとノンブロッキング 低 レイテンシ コントロー ル パスを 装 備 表 3. SoC FPGA 内 のプロセッサ - FPGA システム インタコネクト 機 能 ( 1 / 2 ) 広 帯 域 幅 プロセッサ/ FPGA インタコネクト 低 レイテンシ プロセッサ/ FPGA インタコネクト 機 能 アルテラ SoC FPGA ベンダー B プロセッサ/ FPGA インタコネクトの 合 計 最 大 理 論 帯 域 幅 (1) 1 個 の 32/64/128 ビット AXI (CPU FPGA) 1 個 の 32/64/128 ビット AXI (FPGA CPU) 1 個 の 32 ビット AXI (CPU FPGA) 10.8 Gbps 4.8 Gbps プロセッサ/ FPGA インタコネクト データ 幅 x32 x64 または x128 x32 固 定 2 個 の 32 ビット AXI (CPU FPGA) 2 個 の 32 ビット AXI (FPGA CPU) 一 方 の 広 帯 域 幅 バスを 利 用 しなければならな い SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

14 ページ 10 システム 性 能 表 3. SoC FPGA 内 のプロセッサ - FPGA システム インタコネクト 機 能 ( 2 / 2 ) 機 能 アルテラ SoC FPGA ベンダー B 書 き 込 み 16 個 + ECC 書 き 込 み 8 個 プロセッサ/ FPGA トランザクション バッファ 読 み 出 し 16 個 + ECC 読 み 出 し 8 個 注 : (1) インタコネクト バス 速 度 を 150 MHz と 仮 定 理 論 最 大 値 = バス 速 度 X データ 幅 プロトコルおよびバッファリングのオー バーヘッドにより 実 際 の 帯 域 幅 は 低 くなります DDR メモリ コントローラの 性 能 図 4. SoC FPGA のメモリ 性 能 比 較 デザインに 使 用 する DDR DRAM を 選 択 する 際 通 常 はメモリ 速 度 によって 実 際 の 性 能 が 決 まると 思 うはずです ( 表 4 を 参 照 ) しかし メモリ データ 転 送 の 優 先 順 位 付 け スケジューリング および 処 理 をどうインテリジェントに 行 うか 等 他 の 要 因 も 全 体 的 なメモリ 性 能 に 大 きく 影 響 する 可 能 性 がます この 影 響 について 説 明 するために 図 4 に 示 すように メモリ バス 速 度 が 異 なる 2 つの SoC FPGA デバイスについて 考 えてみましょう どちらも 667 MHz で 動 作 する デュアルコア ARM Cortex-A9 プロセッサを 搭 載 していますが 一 方 のデバイスは 400 MHz で 動 作 する 外 部 メモリを 使 用 し もう 一 方 は 533 MHz で 動 作 する 外 部 メモリを 使 用 しています 一 見 したところ 533 MHz メモリを 使 用 するシステムの 方 が メモ リ 性 能 が 高 い 分 33% 高 い 性 能 を 示 すと 思 われるかもしれません しかし メモリ コントローラ アーキテクチャの 進 歩 により 実 際 にはかなり 異 なる 結 果 となります 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

15 システム 性 能 ページ 11 図 5 は LMbench というシステム 性 能 ベンチマークの 結 果 です アルテラは メモ リ システム 性 能 の 業 界 標 準 ベンチマーク ( であることか ら LMbench を 採 用 しています LMbench バージョン 3 による 部 分 読 み 出 し/ 書 き 込 みのケースは 典 型 的 なエンベデッド アプリケーションの 転 送 を 示 しています 図 5. LMbench の 部 分 読 み 出 し/ 書 き 込 みメモリ 帯 域 幅 テストは 高 度 なコントローラの 利 点 を 実 証 5,000 4,000 3,000 2,000 CPU: 667 MHz DDR3: 533 MHz CPU: 667 MHz DDR3: 400 MHz 1, K 2 K 4 K 8 K 16 K 32 K 64 K 128 K 256 K 512 K 1 M 2 M 4 M 8 M 16 M 32 M 64 M SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

16 ページ 12 システム 性 能 測 定 帯 域 幅 は データ サイズが L1 キャッシュから L2 キャッシュ 外 部 メモリへと 移 動 するにつれて 徐 々に 低 下 します 図 6. データ 転 送 サイズ 別 の LMbench メモリ 帯 域 幅 の 差 図 6 に 示 すように より 高 度 なメモリ コントローラを 搭 載 したアルテラ SoC FPGA は メモリ 動 作 周 波 数 が 低 いにもかかわらず 最 大 17% 高 いメモリ 帯 域 幅 を 引 き 出 しています これらの 結 果 は SoC FPGA を 比 較 する 際 に メモリ バス 仕 様 だけでなく メモリ システム 性 能 の 測 定 値 を 確 認 することが 重 要 であることを 示 しています これもアー キテクチャが 重 要 である 領 域 の 例 です 最 新 のメモリ コントローラは システム メモリの 効 率 を 最 大 化 するために 高 度 なアルゴリズムを 採 用 しています これらのア ルゴリズムは トランザクションの 優 先 順 位 の 管 理 コマンド/データのリオーダリ ング および DWRR (Deficit Weight Round Robin) のような 高 度 なアルゴリズムによる 保 留 トランザクションのスケジューリングによって 最 大 限 の 帯 域 幅 を 引 き 出 しま す さらに ソフトウェアによるシステムのカスタム データ プロファイルに 合 わ せたメモリ コントローラのカスタマイズ 優 先 順 位 の 設 定 ポートまたはトランザ クション チャネルの 割 り 当 て さらには 帯 域 幅 共 有 の 微 調 整 によって 性 能 向 上 を 図 ることも 可 能 です 優 れたメモリ コントローラは システム メモリから 広 帯 域 幅 を 引 き 出 すだけでなく 動 作 周 波 数 を 下 げて 消 費 電 力 を 削 減 することも 可 能 にしま す 表 4. 外 部 メモリ コントローラ サポートの 比 較 ( 1 / 2 ) 機 能 アルテラ SoC FPGA ベンダー B ベンダー C プロセッサ システム 用 ハード 外 部 メモリ コントローラ サポートする 最 大 アドレス 空 間 4 G 1 G 4 G サポートするメモリ タイプ LPDDR2 DDR2 DDR3L DDR3 LPDDR2 DDR2 DDR3L DDR3 LPDDR DDR2 DDR 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

17 システム 性 能 ページ 13 表 4. 外 部 メモリ コントローラ サポートの 比 較 ( 2 / 2 ) 機 能 アルテラ SoC FPGA ベンダー B ベンダー C x8 x8 x8+ecc x16 データ 幅 コンフィギュレーショ x16 x16 x16+ecc ン モード x16+ecc x32 x16+ecc x32 x32+ecc x32 x32+ecc 統 合 ECC サポート 16 ビット 32 ビット 16 ビット 8 ビット 16 ビット 32 ビット 外 部 メモリ バス 最 大 周 波 数 400 MHz (Cyclone V SoC) 533 MHz (Arria V SoC) 533 MHz 333 MHz FPGA とプロセッサの DDR メモリ コントローラの 接 続 SoC FPGA アプリケーションのコスト 削 減 のためのオプションとして FPGA 内 に 組 み 込 まれている 機 能 は プロセッサの DDR メモリ コントローラを 介 してシステム メイン メモリにアクセスできます ただし プロセッサのメモリ コントローラを 共 有 すると プロセッサまたは FPGA の 性 能 が 制 限 される 可 能 性 がます そのた め FPGA からプロセッサのメモリ コントローラへの 接 続 は 帯 域 幅 に 最 適 化 しなけ ればなりません 表 5 に 示 すように アルテラ SoC FPGA とベンダー B の SoC FPGA のいずれも FPGA からプロセッサのメモリ コントローラまでのビット 幅 は 全 体 で 256 ビットです ベ ンダー B のデバイスでは 4 個 の 64 ビット ポートのうち 2 個 はメモリ コント ローラにスイッチングされ 残 りの 2 個 はオンチップ メモリ (OCM) にスイッチン グされます アルテラ SoC FPGA では 256 ビット ポートのラインはすべてプロセッ サのメモリ コントローラに 直 接 接 続 されており 最 大 6 個 の 独 立 したコマンド/ 応 答 ポート 4 個 の 読 み 出 しポート または 4 個 の 書 き 込 みポートにコンフィギュレー ションできます 256 ビット インタフェースを 共 有 する 各 ポートは 異 なるバス プロトコル 異 なるデータ 幅 および 異 なるコンフィギュレーションを 潜 在 的 にサ ポートできます たとえば アルテラ SoC FPGA では プロセッサの DDR メモリ コントローラに 対 する FPGA インタフェースは 128 ビット Avalon Memory-Mapped インタフェースと 2 個 の 64 ビット AXI ポートを 同 時 にサポートします アルテラの FPGA-DDR メモリ インタフェースは 最 大 インタフェース クロック レートで 最 大 9,600 M バイト / 秒 のピーク 帯 域 幅 をサポートします この 追 加 の 帯 域 幅 は FPGA インタフェースとプロセッサのメモリ コントローラの 直 接 接 続 により 介 在 するスイッチまたはインタコネクト レイヤから 解 放 された 結 果 です 直 接 接 続 により すべてのメモリ ポートにおいて 最 大 限 の 帯 域 幅 と 優 先 順 位 付 けにおける 最 大 限 の 柔 軟 性 が 得 られます それに 対 し ベンダー B のインタ フェース 上 の 4 個 のポートは プロセッサのメモリ コントローラ 上 の 2 個 のポート に 多 重 化 されるため 最 大 帯 域 幅 が 低 下 します SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

18 ページ 14 システム 性 能 プロセッサのメモリ コントローラに 対 するこれらの FPGA インタフェースは トラ フィックの 相 対 優 先 順 位 もサポートしています アルテラ SoC FPGA には デバイス 内 の 通 信 をカスタマイズできるように 8 つの 絶 対 優 先 順 位 レベルが FPGA から のトランザクションを 動 的 かつ 個 別 に 優 先 順 付 けすることが 可 能 です 一 方 ベン ダー B の SoC FPGA の 絶 対 優 先 順 位 レベルは 2 つです 表 5. FPGA とプロセッサの DDR メモリ コントローラの 接 続 機 能 アルテラ SoC FPGA ベンダー B FPGA-DDR メモリ イン タコネクト パス 個 別 ポート サイズ オ プション 最 大 FPGA - インタコネク ト ポート プロセッサ DDR ハード メモリ コントローラ ポートに 対 する 最 大 イン タコネクト 256 ビット AXI/Avalon-MM インタ フェース (FPGA DRAM) 8/16/32/64/256 ビット 32/64 ビット 6 個 のコマンド/ 応 答 ポート 4 個 の 読 み 出 しポート 4 個 の 書 き 込 みポート 6 個 のコマンド/ 応 答 ポート 4 個 の 読 み 出 しポート 4 個 の 書 き 込 みポート 4 個 の 64 ビット AXI (FPGA DRAM およびオンチップ RAM) 4 個 の x64 読 み 出 しポート 4 個 の x64 書 き 込 みポート 2 個 の x64 読 み 出 しポート 2 個 の x64 書 き 込 みポート (4 個 のポートから 多 重 化 ) 接 続 直 接 スイッチング (4 個 の FPGA ポートをメ モリ インタコネクト 内 の 2 個 の DDR メモリ ポートに 多 重 化 ) FIFO サイズ 16 x 256 = 512 バイト + ECC 128 x 64 = 1 K バイト 相 対 トラフィック 優 先 順 位 絶 対 優 先 順 位 レベル 8 2 AXI Exclusive メモリ 共 有 最 大 ポート 数 全 ポート 全 ID 1 ポート 2 ID ARM Cortex-A9 プロセッサを 搭 載 した SoC FPGA は ARM の AXI Exclusive 機 能 もサ ポートしています これは 基 本 的 にトランザクションに 関 するハードウェア ベー スの 特 殊 なセマフォ 操 作 ですが 操 作 中 に 特 定 のマスタにバスを 割 り 当 てません AXI Exclusive セマフォ タイプ 操 作 は バス アクセス レイテンシ または 達 成 可 能 な 最 大 帯 域 幅 に 影 響 しません アルテラ SoC FPGA デバイスの AXI Exclusive 機 能 は す べての DDR メモリ ポートにわたるトランザクションをサポートしています 他 の デバイスではポート 単 位 でのみ 利 用 可 能 です ハードウェア アクセラレーションとキャッシュ コヒーレンシ 統 合 プロセッサ/ FPGA システムのもう 1 つの 潜 在 的 利 点 として 計 算 量 の 多 い 機 能 を FPGA ロジックで 高 速 化 することでシステム 性 能 の 向 上 が 可 能 であることが 挙 げ られます CRC ( 巡 回 冗 長 検 査 ) の 計 算 から TCP/IP スタック 全 体 のオフロードまで ほぼすべての 処 理 を FPGA ロジックで 高 速 化 することでプロセッサをオフロードで きます FPGA ベースのアクセラレータによって 新 しい 結 果 が 出 たら プロセッサが データのビューを 更 新 できるように 可 能 な 限 り 迅 速 にデータをプロセッサに 戻 す 必 要 がます 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

19 システム 性 能 ページ 15 ARM Cortex-A9 ベースの SoC FPGA は アクセラレータ コヒーレンシ ポート (ACP) と 呼 ばれる 機 能 を 備 えています ACP により FPGA ベースのハードウェア アクセ ラレータによって 生 成 された 新 しいデータは 低 レイテンシの 直 接 接 続 を 介 して 迅 速 だけでなくコヒーレントに プロセッサの L2 キャッシュに 直 接 転 送 されます ACP ロジックはコヒーレンシを 自 動 的 に 維 持 するため コヒーレントなデータ 転 送 に は 約 30 サイクルが 必 要 です データ コヒーレンシを 保 証 するための 他 の 方 法 は L2 キャッシュをフラッシュすることですが それには 数 百 サイクルが 必 要 です 表 6 に 示 すように アルテラ SoC FPGA は FPGA ベースの 機 能 とプロセッサ ペリフェラル の 両 方 に 対 してコヒーレント トランザクションをサポートしています 他 の SoC FPGA は 1 個 の 専 用 ポートを 介 した FPGA 機 能 のみをサポートしており プロセッ サ ペリフェラルからのトランザクションはサポートしていません 本 来 ACP インタフェースは 一 般 に 専 用 アクセラレータも ACP サポートを 必 要 と するペリフェラルも 少 数 しか 備 えていないフルカスタム SoC デバイス 用 に 設 計 され たものです そのため ARM ACP インタフェースがサポートするインフライト ト ランザクションまたは 保 留 トランザクションは 合 計 8 つのみです しかし SoC FPGA は 柔 軟 なプログラマブル アーキテクチャのため コヒーレント サポート が 必 要 なハードウェア アクセラレータをさらに 多 く 搭 載 していることがます そうした 機 能 を 8 つ 以 上 サポートするために アルテラ SoC FPGA は 8 つのインフ ライト トランザクションに 加 えて 無 制 限 数 の 保 留 トランザクションをサポートす る ACP ID マッパーを 備 えています 表 6. SoC FPGA のアクセラレータ コヒーレンシ ポート (ACP) の 違 い アルテラ SoC FPGA ACP による FPGA ベース マスタのサポート ACP によるプロセッサ ペリフェラル マスタのサ ポート ACP ID マッパー ACP がサポートするインフライト トランザクショ ン 数 ACP がサポートする 保 留 トランザクション 数 8 無 制 限 ACP ポート コンフィギュレーション x64 AXI x64 AXI CPU クロックの 1/2 FPGA ACP ポート クロック ソース (400 MHz) (150 MHz) ベンダー B 8 ( インフライトまたは 保 留 の 合 計 ) 8 ( インフライトまたは 保 留 の 合 計 ) 追 加 のメモリ コントローラによる 最 大 システム 性 能 の 向 上 どの SoC FPGA も 主 にプロセッサのコードおよびデータの 保 存 検 索 用 として 専 用 DDR ハード メモリ コントローラをプロセッサ サブシステムの 一 部 として 備 えています プロセッサの メモリ コントローラは コスト 削 減 のために FPGA 内 のロジック 機 能 と 共 有 することも 可 能 です SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

20 ページ 16 システム 性 能 しかし 最 大 性 能 アプリケーションによっては 表 7 に 示 すように プロセッサ のメモリ コントローラと FPGA のメモリ コントローラを 分 けておいた 方 がよい 場 合 もます アプリケーション ソフトウェアが 特 に 高 負 荷 な 場 合 プロセッサ 専 用 のメモリ アレイを 確 保 すると 有 効 です 同 様 に 広 帯 域 幅 FPGA アプリケーショ ンも 専 用 のメモリ アレイを 確 保 すると 有 効 です 表 7. さまざまなアプリケーション タイプにおけるプロセッサおよび FPGA メモリ インタフェースの 使 用 アプリケーション タイプ 最 少 コスト プロセッサと FPGA が 共 通 の 大 容 量 メモリ 領 域 を 共 有 高 負 荷 な 計 算 システム 広 帯 域 幅 FPGA 機 能 プロセッサ メモリ コントローラ プロセッサと FPGA 機 能 がプロセッサのメモ リ コントローラを 使 用 して 共 通 の DDR メモ リ サブシステムを 共 有 プロセッサと FPGA 機 能 がプロセッサのメモ リ コントローラを 使 用 して 共 通 の DDR メモ リ サブシステムを 共 有 プロセッサのメモリ コントローラはプロ セッサ 専 用 プロセッサはプロセッサのメモリ コント ローラを 使 用 し 場 合 によっては 他 の 狭 帯 域 幅 FPGA 機 能 と 共 有 FPGA メモリ コントローラ 使 用 しない 他 の FPGA 機 能 に 利 用 可 能 FPGA 機 能 はすべて FPGA のメ モリ コントローラを 使 用 して HPS のメモリ コントローラをオ フロード FPGA メモリ コントローラは FPGA 専 用 表 8 に 示 すように アルテラの 28nm SoC FPGA は 1 個 または 3 個 の 独 立 したハー ド DDR メモリ コントローラを 搭 載 FPGA ロジック 機 能 専 用 プロセッサの メ モリ コントローラと 同 じ 高 度 な 機 能 を 備 えてどの 市 販 SoC FPGA も プログラマ ブル ロジックからの 専 用 メモリ コントローラの 構 築 および FPGA ファブリックへ の 追 加 をサポートしています 欠 点 は これらのソフト コントローラと 他 のアプリ ケーション ロジックの 間 で FPGA リソース アクセスの 競 合 が 発 生 することです また ソフト メモリ コントローラの 構 築 およびタイミング 収 束 に 時 間 がかかるた め より 重 要 な 独 自 IP の 開 発 に 振 り 向 けられる 貴 重 な 設 計 時 間 が 減 ることにもなり かねません 表 8. FPGA アプリケーション 専 用 のハード メモリ コントローラおよびソフト メモリ コントローラ 機 能 アルテラ SoC FPGA ベンダー B ベンダー C FPGA ファブリック 内 のハード メモ リ コントローラ FPGA ファブリック 内 のソフト メモ リ コントローラ システム 信 頼 性 および 柔 軟 性 1 ~ 3 個 ( デバイスによ る ) FPGA ロジックを 使 用 FPGA ロジッ クを 使 用 高 度 に 統 合 された SoC FPGA は より 信 頼 性 に 優 れたシステムの 構 築 にも 役 立 ちま す 市 販 SoC FPGA デバイスを 差 異 化 する 重 要 な 側 面 は 次 の 2 つです FPGA ロ ジックを 使 用 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

21 システム 性 能 ページ 17 システム 内 で 利 用 可 能 なメモリ 保 護 の 程 度 SoC FPGA のソフトウェア バグへの 対 応 ECC によるメモリ 内 容 の 保 護 現 在 のデザインにおける 傾 向 として エラーの 検 出 修 正 および 監 視 の 必 要 性 が 高 まっています メモリ サイズおよび 集 積 度 が 増 大 し 続 ける 中 エラー 検 査 および 訂 正 の 必 要 性 と 重 要 性 も 高 まっています ほとんどの 最 新 システムは データの 完 全 性 の 確 保 を 支 援 する 専 用 ハードウェアを 備 えています f 詳 細 については ホワイトペーパー Error Correction Code in SoC FPGA-Based Memory Systems ( 英 語 版 PDF) を 参 照 してください 表 9. SoC FPGA の ECC SoC FPGA の 観 点 から 見 て これにはメモリ コントローラの 一 部 としてだけでなく プロセッサのオンチップ メモリ キャッシュ およびペリフェラル バッファ 内 に 統 合 された ECC ( 誤 り 訂 正 符 号 ) 保 護 が 含 まれます ECC 回 路 により 予 期 しない データ エラーや 壊 れたデータに 対 するシステムの 堅 牢 性 と 耐 性 が 向 上 します 当 面 の 対 策 として データの 完 全 性 が 不 可 欠 であるアプリケーション システム メ イン メモリに ECC を 追 加 することが 不 可 欠 ですが 保 護 可 能 なものをすべて 保 護 することが 重 要 です つまり メイン メモリだけでなく L2 キャッシュおよびオ ンチップ RAM も ECC で 保 護 することが 重 要 ということです これもアーキテクチャ が 重 要 である 領 域 の 例 です 考 え 抜 かれたアーキテクチャでは データ 転 送 パスのす べてのステップに 配 慮 が 行 き 届 き 各 ステップに 適 切 な 保 護 が 組 み 込 まれています ECC 保 護 は デバイスに 組 み 込 まない 限 り 追 加 することが 極 めて 困 難 で しかも 法 外 なコストがかかります 表 9 に システム 全 体 にわたって 実 装 された ECC 回 路 を 要 約 します アルテラ SoC FPGA ベンダー B L1 キャッシュ パリティ (Cortex-A9 インプリ パリティ (Cortex-A9 インプリ メンテーションの 一 部 ) メンテーションの 一 部 ) L2 キャッシュ ECC 非 対 応 外 部 DDR メモリ コントローラ x16 ( 単 一 誤 り 訂 正 および 二 重 誤 り 検 出 ) x32 x16 のみ オンチップ RAM パリティ ECC 非 対 応 4 線 式 SPI コントローラ ECC 非 対 応 NAND コントローラ 512 バイト ECC セクタ サイ ズ (4/8/16 ビット 訂 正 ) 1,024 バイト ECC セクタ サ イズ (24 ビット 訂 正 ) SD/MMC/SDIO コントローラ ECC 非 対 応 DMA コントローラ ECC 非 対 応 10/100/1G イーサネット コントローラ ECC 非 対 応 USB 2.0 OTG コントローラ ECC 非 対 応 フトウェア アシストを 必 要 とする 1 ビット ハードウェ ア サポート SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

22 ページ 18 システム 性 能 L1 キャッシュは ARM Cortex-A9 プロセッサの 一 体 部 分 です 性 能 上 の 理 由 に 加 え サイズが 比 較 的 小 さいことから ARM によって 実 装 された L1 キャッシュは パリ ティを 使 用 してシングルビット エラーを 検 出 するもので 完 全 な ECC は 備 えてい ません NAND フラッシュも 注 目 する 価 値 がます NAND フラッシュは ファイル シス テムの 格 納 に 役 立 ちますが NOR フラッシュに 比 べて 信 頼 性 に 欠 けます そのため NAND フラッシュ の ECC はエラーをなくすのに 有 効 です 初 期 の NAND フラッ シュ メモリ コントローラには シングルビット ECC 保 護 が 組 み 込 まれていまし た これはある 程 度 有 効 ですが CPU が ECC を 管 理 しなければならないため 性 能 に 大 きく 影 響 する 可 能 性 がます 最 新 の NAND メモリ コントローラ マルチ ビット ECC 保 護 を 備 えています 具 体 的 には アルテラ SoC FPGA に 実 装 された NAND フラッシュ コントローラは 512 バイト セクタ サイズに 対 する 4/8/16 ビット 訂 正 および 1,024 バイト セクタ サイズに 対 する 24 ビット 訂 正 を 備 えてい ます これにより 性 能 を 低 下 させることなく 必 要 な 保 護 が 得 られます 共 有 メモリのメモリ 保 護 メモリ 保 護 は より 高 度 なプロセッサに 付 随 することが 多 い 機 能 です 名 称 がメモ リ マネージメント ユニット (MMU) にせよ メモリ 保 護 ユニット (MPU) にせよ プロセッサのメモリ 保 護 装 置 は 異 常 または 不 正 なプロセッサ トランザクションが 他 のメモリ 領 域 を 読 み 出 したり 破 損 させたりするのを 防 止 します Cortex-A9 プロ セッサでは この 保 護 概 念 は セキュリティが 重 要 なシステムにシステム 規 模 のアプ ローチを 提 供 する TrustZone テクノロジによって 拡 張 されています 一 部 の SoC FPGA は メモリ 保 護 を FPGA まで 拡 大 しています なぜ FPGA からのメ モリ 保 護 あるいは FPGA のメモリ 保 護 が 必 要 なのでしょうか プロセッサと FPGA は コスト 削 減 ボード スペース 削 減 または 消 費 電 力 削 減 のために 1 つの 外 部 DDR メモリ インタフェースを 共 有 できます もしカスタム FPGA ロジックがプロ セッサのデータ アプリケーション コード またはオペレーティング システム (OS) カーネルに 属 するメモリのセクションを 誤 って 上 書 きしたらどうなるでしょう か これは システム 障 害 やプロセッサの 異 常 動 作 の 原 因 となる 可 能 性 がます 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

23 システム 性 能 ページ 19 これを 防 止 するために 図 7 に 示 すように 特 定 のメモリ 領 域 をオペレーティング システムおよびエンベデッド ソフトウェア アプリケーションの 専 用 にすると 同 時 に 他 のメモリ 領 域 を FPGA ベースの 機 能 専 用 にすることができます メモリ 保 護 に より FPGA ベースの 機 能 によるオペレーティング システムまたはエンベデッド ソフトウェアの 領 域 の 破 損 が 防 止 されます 図 7. プロセッサと FPGA がメモリを 共 有 する 場 合 の DDR メモリ 保 護 表 10 に FPGA から 外 部 メモリへのアクセスに 関 するメモリ 保 護 についてまとめて います 表 10. FPGA から 外 部 メモリへのアクセスに 関 するメモリ 保 護 機 能 アルテラ SoC FPGA ベンダー B TrustZone セキュリティ TrustZone 領 域 サイズのグラニュラ リティ 1 M バイト 境 界 64 M バイト 境 界 メモリ 保 護 20 個 のユーザー 定 義 保 護 ルール ルールごとに 以 下 を 定 義 : TrustZone アドレス 範 囲 マスタ ID 範 囲 ポート 範 囲 ( マスク ) 包 括 / 除 外 TrustZone どちらの SoC FPGA も ARM の TrustZone セキュリティ 機 能 をサポートしていますが アルテラ SoC FPGA の 保 護 領 域 の 方 が 1 M バイトまでと グラニュラリティが 高 く なっています しかも アルテラ SoC FPGA は 特 定 の 領 域 に 対 する 20 個 のユーザー 定 義 可 能 保 護 ルールをサポートしています そのため よりきめ 細 かい 調 整 と 正 確 な コントロールが 可 能 で FPGA マスタによる 不 要 な 領 域 へのアクセスを 防 止 できます SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

24 ページ 20 システム 性 能 ウォッチドッグ リセットとその FPGA ロジックに 対 する 影 響 ウォッチドッグ タイマは 異 常 なソフトウェアによってシステムが 無 効 化 されるこ とを 防 止 します 前 世 代 の 2 チップ ( プロセッサと FPGA) ソリューションでプロセッ サが 異 常 停 止 した 場 合 FPGA は 動 作 し 続 けますが プロセッサのウォッチドッグ タイマがプロセッサをリセットし システムはできる 限 り 安 全 に 回 復 します 適 切 に 設 計 された SoC FPGA は 同 様 の 独 立 動 作 をサポートするほか 必 要 に 応 じて FPGA をリコンフィギュレーションすることが 可 能 です しかし システム 設 計 者 が FPGA のリコンフィギュレーションを 必 要 な 動 作 として 指 定 しない 限 り すべての 場 合 において FPGA をリコンフィギュレーションする 必 要 はないはずです 多 くの 場 合 プロセッサのセルフ リセット 中 も FPGA ロジックが 外 部 スティミュラスの 監 視 反 応 を 続 ける 方 が 重 要 かもしれません したがって この 状 況 における FPGA リ コンフィギュレーションの 処 理 方 法 について 確 認 することが 重 要 です 表 11 に 示 すように アルテラ SoC FPGA のリセット 回 路 は 従 来 の 使 用 方 法 に 適 合 しています プロセッサと FPGA のリセット 回 路 は 独 立 して 動 作 します ( オプション として リセット イベントの 相 互 通 信 も 可 能 ) CPU リセットに 対 する FPGA 部 分 の 反 応 として コンフィギュレーション 済 み FPGA ロジック 部 分 のみをリセットする か FPGA を 完 全 にリコンフィギュレーションするか あるいは 完 全 に 無 視 するかを 開 発 者 が 決 定 します ベンダー B の SoC FPGA では CPU リセットが 発 生 すると 常 に FPGA ロジックはリコンフィギュレーションされます 表 11. SoC FPGA における CPU リセット CPU リセットに 対 する FPGA の 反 応 機 能 アルテラ SoC FPGA ベンダー B ユーザー 定 義 : ユーザー デザインに 応 じて FPGA ロジック 内 のフ リップフロップをリセット FPGA ロジックをリコンフィギュレーション 無 反 応 フェイルセーフ ブートおよびコンフィギュレーション 常 に FPGA をリコンフィ ギュレーション SoC FPGA は 完 全 にプログラマブルなシングルチップ システムであるため プロ セッサを 正 常 にブートし FPGA をコンフィギュレーションするまでは 完 全 に 機 能 し ません SoC FPGA は リモートでのインフィールド システム アップデートをサ ポートするシステムに 不 可 欠 な 機 能 として ブートまたはコンフィギュレーションが 失 敗 した 場 合 のフェイルセーフ リカバリ 手 段 を 備 えています 表 12 に 要 約 するよ うに コンフィギュレーション 中 に 物 理 障 害 が 発 生 した 場 合 SoC FPGA は フェイ ルセーフ リカバリを 実 行 します また コンフィギュレーション ヘッダまたはコ ンフィギュレーション イメージ 自 体 に CRC エラーが 発 生 した 場 合 は 代 替 のコン フィギュレーション イメージを 自 動 的 にロードします 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

25 柔 軟 性 ページ 21 アルテラ SoC FPGA は さらにその 他 の 論 理 障 害 に 対 するフェイルセーフ リカバリ 手 段 も 備 えています アルテラ SoC FPGA が 正 常 にブートすると ブート ローダ ソフトウェアはコンフィギュレーションの 成 功 を 示 すビットを 設 定 します しかし ブート ローダがビットの 設 定 に 失 敗 した 場 合 ウォッチドッグ タイマはウォー ム リセットをトリガしてブート プロセスを 再 実 行 します アルテラ SoC FPGA が ブート プロセスを 再 実 行 すると プロセッサは 前 回 のブートの 試 みが 失 敗 したもの と 判 断 し 最 後 の 既 知 の 良 好 なイメージを 選 択 します 表 12. SoC FPGA デバイスにおけるフェイルセーフ プロセッサ ブート/ FPGA コンフィギュレーション 機 能 アルテラ SoC FPGA ベンダー B ブート 時 の 物 理 障 害 に 対 するフェイルセーフ リ ブート ブート 時 の 論 理 障 害 に 対 するフェイルセーフ リ ブート 柔 軟 性 柔 軟 性 は 多 くの 設 計 者 が 最 初 から FPGA を 使 用 する 共 通 の 理 由 です 完 全 にプログ ラマブルな SoC は デザインの 柔 軟 性 をシステム レベルにまで 広 げます このセク ションでは SoC FPGA を 選 択 する 際 に 考 慮 すべきアーキテクチャ 上 の 要 素 として 次 の 3 つに 焦 点 を 当 てます プロセッサ ブートおよび FPGA コンフィギュレーション オプション オンチップ FPGA インタフェース 共 通 のパッケージ フットプリント さまざまなプロセッサ ブートおよび FPGA コンフィギュレーション オプション 柔 軟 性 の 必 要 性 は ブートにも 当 てはまります 図 8 に 示 すように SoC FPGA には プロセッサのブートおよび FPGA のコンフィギュレーションに 関 して 3 つのオプ ションがます SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

26 ページ 22 柔 軟 性 図 8. SoC FPGA のプロセッサ ブートおよび FPGA コンフィギュレーション オプション 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

27 柔 軟 性 ページ 23 どの SoC FPGA も 最 初 にプロセッサをブートした 後 ソフトウェア 制 御 下 で FPGA をコンフィギュレーションする プロセッサのような CPU 優 先 ( 図 8 の 上 ) をサ ポートしています このモードは プロセッサが FPGA を 大 きな ペリフェラル デ バイスとしてコンフィギュレーションすることを 除 いて 通 常 のプロセッサ ブート と 同 様 に 機 能 します このモードの 利 点 は 最 初 にプロセッサを 起 動 する 従 来 の 方 法 に 従 っているため 既 存 のブート コードを 容 易 に 変 換 できることです 欠 点 として は プロセッサのブート 中 の 遅 延 が 許 容 されないシステムの 場 合 コンフィギュレー ション 時 間 の 制 約 があることや プロセッサがブート 中 に FPGA が 実 行 した 方 が 好 都 合 な 機 能 もあることなどが 挙 げられます 2 番 目 のオプション ( 図 8 の 中 央 ) は 最 初 に FPGA をコンフィギュレーションした 後 FPGA ロジックによって CPU をブートします この 方 法 の 用 途 としては FPGA にシステムを 検 証 させ セキュリティ 保 護 させてから プロセッサにブートまたはそ の 他 のセキュア ブート モードを 許 可 することや FPGA を 使 用 してカスタム バッ クプレーンを 起 動 した 後 それを 使 用 してプロセッサをブートすることが 考 えられま す 3 番 目 のオプション ( 図 8 の 下 ) は プロセッサ ブート メカニズムと FPGA コン フィギュレーション メカニズムが 完 全 に 独 立 しています この 例 では プロセッサ はいずれかのフラッシュ メモリ ソースからブートします それとは 別 に FPGA はいずれかのデータ ソースからコンフィギュレーションされます そのため FPGA サブシステムを 短 時 間 (13 ms 程 度 ) でコンフィギュレーションし FPGA の 残 りの 部 分 を PCI Express (PCIe ) インタフェースにコンフィギュレーションさせることが 可 能 です 表 13. SoC FPGA のプロセッサ ブートおよび FPGA コンフィギュレーション オプション 機 能 アルテラ SoC FPGA ベンダー B 最 初 に CPU をブートした 後 CPU が FPGA をコンフィギュレーショ ン 最 初 に FPGA をコンフィギュレーションし FPGA ファブリックまた はバックプレーンによって CPU をブート CPU を 独 立 してブートし FPGA を 独 立 してコンフィギュレーション 表 13 に 2 つの SoC FPGA がサポートする 各 種 ブート モードを 示 します 現 在 ARM Cortex-A9 プロセッサ ベースの SoC FPGA の 中 で これら 3 つのオプションを すべてサポートして 設 計 されているのはアルテラ SoC FPGA のみです 複 数 のブート イメージ 多 くの SoC 開 発 者 は その 固 有 の 信 頼 性 (NOR テクノロジ ) 比 較 的 低 いコスト 最 小 の I/O 要 件 のため 4 線 式 SPI フラッシュにブート イメージを 格 納 することを 好 みます プロセッサが FPGA のコンフィギュレーションを 行 うシステムの 場 合 以 下 をはじめとするハードウェアおよびソフトウェアの 内 容 がフラッシュ ブート イ メージに 含 まれます SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

28 ページ 24 柔 軟 性 CPU ブート コード オペレーティング システム (OS) /リアルタイム オペレーティング システム (RTOS) アプリケーション コードおよびデータ FPGA コンフィギュレーション 工 場 出 荷 時 のデフォルト イメージを 格 納 したものが 1 つ システム アップデート を 格 納 したものが 少 なくとも 1 つという 具 合 に 一 般 に 複 数 の ブート イメージ が 望 まれます 工 場 出 荷 時 のデフォルト イメージは アップデートが 正 常 にロード されなかった 場 合 に 備 えて 必 ず 格 納 されます そうすれば システムは 自 動 的 に 既 知 の 良 好 なイメージに 戻 した 上 で アップデートを 再 試 行 できます 表 14 に ソフトウェア 要 件 が 最 小 限 と 高 度 の 場 合 に 基 づくブート イメー ジ 全 体 および FPGA 集 積 度 が 低 / 中 / 高 の 場 合 のハードウェア イメージの 見 積 も りを 示 します 4 線 式 SPI デバイスの 場 合 選 択 する SoC ベンダーによっては 必 要 なストレージ 容 量 が 問 題 となることがます アルテラは 最 大 4 G バイト のアドレス 空 間 をサ ポートした 4 線 式 SPI インタフェース および 最 大 4 つのチップ セレクトを 提 供 し ています ベンダー B の 4 線 式 SPI がサポートするアドレス 範 囲 は 16 M バイト チッ プ セレクトは 最 大 2 つで 合 計 ブート イメージ サイズは 32 MB に 制 限 されて います 表 14. ブート イメージのサイズ 要 件 および 4 線 式 SPI デバイスへのマッピング ソフトウェア 要 件 最 小 限 高 度 ユーザー スペース コード (M バイト ) Linux カーネル (M バイト ) ブート コード (M バイト ) FPGA 集 積 度 低 中 高 低 中 高 FPGA ハードウェア イメージ (M バイト ) 必 要 な 合 計 ストレージ 容 量 シングル イメージ (M バイト ) デュアル イメージ (M バイト ) アルテラ SoC FPGA シングル イメージ (4 線 式 SPI デバイス 数 ) デュアル イメージ (4 線 式 SPI デバイス 数 ) ベンダー B シングル イメージ (4 線 式 SPI デバイス 数 ) デュアル イメージ (4 線 式 SPI デバイス 数 ) 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

29 柔 軟 性 ページ 25 表 が 示 すように アルテラ SoC FPGA は 複 数 の 大 容 量 ブート イメージをサポートで きます ベンダー B の SoC FPGA は 扱 うことができるブート イメージのサイズお よび 数 が 限 られています なお 上 記 見 積 もりでは 4 線 式 SPI デバイスの 最 大 サイ ズを 1 Gb (128 M バイト ) としています オンチップ FPGA インタフェース 柔 軟 性 は オンチップ FPGA インタフェースについても 言 えることです アプリケー ションが 標 準 ベースの 多 機 能 インタフェースを 必 要 とする 場 合 もあれば シンプルな もので 十 分 な 場 合 や カスタマイズされたものが 必 要 な 場 合 もます 高 度 な 機 能 を 必 要 とするアプリケーションのために SoC FPGA はプロセッサ ハー ド ペリフェラル および FPGA ロジックの 接 続 に ARM の AXI を 使 用 しています AXI 規 格 は 実 証 済 みの 業 界 標 準 を 使 用 して データ 幅 の 広 い 高 速 インタフェースを 提 供 します しかし IP コアが AXI の 多 機 能 性 をすべて 必 要 としない 場 合 や 拡 張 性 の 方 が 重 要 な 場 合 はどうでしょうか 極 端 な 話 をすれば 1000 線 のカスタム イン タフェースが 必 要 な 場 合 もあれば LED の 点 滅 やスイッチの 読 み 出 しのために 1 線 で 十 分 な 場 合 もます こうしたさまざまなニーズに 対 応 するために アルテラ SoC FPGA は AXI インタ フェースに 加 え Avalon Memory-Mapped (Avalon-MM) インタフェースおよび Avalon Streaming (Avalon-ST) インタフェースをサポートしています これらのスケーラブル なアルテラ インタフェース 規 格 は 要 件 があまり 厳 しくない 機 能 やその 他 の 特 定 機 能 に 適 しています このため IP 設 計 者 は 機 能 ごとに 最 適 なインタフェースを 選 択 で きます また アルテラ FPGA の 既 存 顧 客 は これらのインタフェースに 基 づいて 構 築 され AXI の 恩 恵 が 得 られない IP について AXI への 移 行 を 強 制 されることなく IP を 使 用 し 続 けることが 可 能 です f Avalon インタフェースの 詳 細 については Avalon Interface Specification を 参 照 して ください 表 15 に FPGA IP インタフェースをまとめています 表 15. SoC デバイスがサポートする FPGA IP インタフェース FPGA IP インタフェース 機 能 アルテラ SoC FPGA AXI Avalon-MM Avalon-ST ベンダー B AXI SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

30 ページ 26 柔 軟 性 共 通 フットプリントでの 集 積 度 /トランシーバ/ 機 能 のマイグレー ション 共 通 のパッケージ フットプリントは 設 計 開 発 展 開 における 柔 軟 性 を 高 めます アルテラ SoC FPGA は 図 9 に 示 すように ゲート 集 積 度 が 異 なるデバイス 間 でも パッケージ フットプリントが 同 じであるため デザインのマイグレーションを 容 易 に 行 えるように 設 計 されています さらに パッケージ フットプリントが 共 通 であ る 限 り トランシーバ 内 蔵 デバイスとトランシーバ 非 内 蔵 デバイスの 間 でのマイグ レーションも 可 能 です さらなるコスト 削 減 のために トランシーバ 非 内 蔵 モデルに はデュアルコア プロセッサ バージョンまたはシングルコア プロセッサ バー ジョンが 用 意 されています これらのオプションにより 単 一 のプリント 基 板 プラッ トフォームでさまざまなコスト 目 標 や 機 能 目 標 に 対 応 できます 図 9. アルテラ Cyclone V SoC ファミリの 集 積 度 /パッケージ マイグレーション KLE x mm x mm x mm KLC x mm x mm x mm Cyclone V SoC FPGA I/O A I/O HPS I/O (1) PS I/O (1) KLE x mm x mm x mm 1, x mm 1, x mm Cyclone V SoC FPGA I/O (I/O ) Arria V SoC FPGA HPS I/O (1) A KLC x mm x mm x mm x mm 1, x mm B I/O (I/O ) PS I/O (1) 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

31 システム コスト ページ 27 システム コスト 統 合 機 能 現 在 出 荷 されているほとんどすべてのシステムは コスト 圧 力 の 高 まりにさらされて います SoC FPGA は 高 度 な 機 能 を 備 えた 革 新 的 な 製 品 ですが アルテラ SoC FPGA は 部 品 コストとシステム コストの 両 方 を 考 慮 して 設 計 されています 1 個 の SoC FPGA に 置 き 換 えることで コンポーネント コストの 最 大 50% 削 減 に 加 え システ ム コストの 削 減 にもつながる 可 能 性 がます 表 16 に システム コスト 要 素 比 較 を 示 します SoC FPGA のコストを 検 討 する 際 は 次 の 3 つの 側 面 について 考 えることが 重 要 です SoC にすでに 統 合 されている 同 等 機 能 の 数 アプリケーションにおける 高 速 トランシーバの 必 要 性 および 必 要 数 付 随 する 電 源 コスト SoC FPGA ソリューションはどう 統 合 されているのでしょうか アプリケーションに もよりますが プロセッサ すべてのペリフェラル 複 数 の DSP 豊 富 なオンチッ プ メモリ 高 速 トランシーバ クロック 管 理 および 大 量 のカスタム ロジックに 相 当 するシステムを 1 個 の SoC FPGA に 収 容 することが 可 能 です いずれにせよ 検 討 すべき 事 項 は 多 くます シングルコアとデュアルコアの 両 方 のプロセッサ バージョンが 用 意 されている か ARM プロセッサ コアに 加 え どのようなペリフェラルが 統 合 されているか ハード メモリ コントローラはいくつ 搭 載 されているか PLL (Phase-Lock Loop) は 統 合 されているか コンフィギュレーション オプションによるコスト 削 減 方 法 はあるか FPGA アプリケーション 用 のハード メモリ コントローラは 内 蔵 されているか 追 加 の FPGA ロジックをコントローラに 割 り 振 る 必 要 があるか プラットフォームのコスト 最 適 化 を 図 るための 共 通 パッケージ フットプリント はあるか 高 速 トランシーバ 高 速 トランシーバも 非 常 に 重 要 な 機 能 で デザインのコストに 大 きく 影 響 する 可 能 性 がます アルテラ SoC FPGA には 製 品 ライン 全 体 にわたって 高 速 トラン シーバ オプションが 用 意 されています 具 体 的 には 最 も 大 規 模 なフル 機 能 のデバ イスはもちろん ローエンドのエントリー レベル デバイスでも 高 速 トランシー バ 内 蔵 製 品 がオプションとして 入 手 可 能 です 高 速 トランシーバは PCIe のようなア プリケーションには 不 可 欠 です 高 速 トランシーバが 内 蔵 されていない 場 合 外 部 イ ンタフェース コンポーネントが 必 要 で システムの 部 品 (BOM) コストが 増 加 します その 一 方 で 高 速 トランシーバが 不 要 なエンベデッド デザインもあるため アルテラでは SoC FPGA コンポーネント コスト 削 減 のために 高 速 トランシーバを 内 蔵 していない SoC FPGA 製 品 も 提 供 しています SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

32 ページ 28 消 費 電 力 電 源 コスト 必 要 な 電 圧 レールの 数 および 容 量 は デザインのコストおよび 複 雑 度 に 大 きく 影 響 し ます どの SoC FPGA にも 複 数 の 電 圧 レールが 必 要 ですが 必 要 な 数 はそれぞれ 異 な ります また SoC FPGA によっては 厳 密 なパワーオン/パワーオフ シーケンス コントロールが 必 要 で より 高 度 な ( つまり より 高 コストの ) 電 源 が 必 要 にな ります 特 に パワーオフ シーケンスは 発 生 し 得 るあらゆる 潜 在 的 な 電 力 損 失 条 件 のため 容 易 ではません 理 想 的 には パワーオンまたはパワーオフ 条 件 がデバ イスの 長 期 的 な 信 頼 性 に 影 響 する 場 合 そうした 要 件 は 回 避 すべきです アルテラ SoC FPGA には パワーオンまたはパワーオフ シーケンス 要 件 は 一 切 ません 表 16 を 参 照 してください 表 16. SoC FPGA のシステム コスト 要 素 比 較 機 能 アルテラ SoC FPGA ベンダー B シングルコアとデュアルコアのプロセッサ オプション ( デュアルコアのみ ) プロセッサ システムおよび FPGA ファブ リックのハード メモリ コントローラ ( プロセッサ システムに 1 ( プロセッサ システムに 1 個 FPGA に 最 大 3 個 ) 個 FPGA は ) 全 デバイスへの 高 速 トランシーバ 内 蔵 (6 製 品 中 2 製 品 が 高 速 トラン ( 統 合 PCIe に 必 要 ) シーバ 非 内 蔵 ) 統 合 アナログ ミックスド シグナル (2 x 12 ビット 1 MSPS ADCs) 相 対 トラフィック 優 先 順 位 ロジック 集 積 度 の 範 囲 KLE KLC パッケージ マイクグレーション 限 定 的 パワーオフ シーケンス 要 件 ( 追 加 の 外 部 回 路 が 必 要 ) 消 費 電 力 消 費 電 力 の 削 減 は 多 くのデザインにおいて 決 定 的 要 因 とは 言 わないまでも ます ます 重 要 な 要 因 となっています SoC FPGA デバイスを 選 択 する 際 消 費 電 力 に 関 して 検 討 すべき 重 要 な 領 域 は 次 の 3 つです 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

33 消 費 電 力 ページ 29 統 合 省 電 力 モード パワーオン/パワーオフ シーケンス 要 件 統 合 による 消 費 電 力 削 減 図 10 に 示 すように 単 にプロセッサと FPGA コンポーネントを 1 個 の SoC FPGA に 統 合 するだけで システム 消 費 電 力 の 10% ~ 30% 削 減 につながる 可 能 性 がます 多 くの 場 合 高 い 電 圧 でデバイス 間 の 信 号 を 伝 送 する I/O は アプリケーションの 中 で 最 も 消 費 電 力 の 大 きい 機 能 の 1 つです 図 10. プロセッサと FPGA を 1 個 の SoC FPGA に 統 合 すると 消 費 電 力 の 大 きいチッ プ 間 I/O 接 続 の 削 減 につながる 省 電 力 モード 10 ページの DDR メモリ コントローラの 性 能 で 述 べたように よりスマートな メモリ コントローラも 消 費 電 力 の 削 減 につながります スマートなメモリ コント ローラはデータ 転 送 の 効 率 が 高 いため メモリ 帯 域 幅 を 犠 牲 にすることなく 動 作 ク ロック 周 波 数 を 下 げることが 可 能 です たとえば 図 5 に 示 すように 400 MHz DDR3 とスマートなメモリ コントローラを 組 み 合 わせることにより 533 MHz DDR3 と 通 常 のメモリ コントローラの 組 み 合 わせと 同 等 以 上 の 性 能 を 達 成 することが 可 能 で す この 効 率 向 上 とクロック レート 低 減 は 数 ミリワットというシステム 消 費 電 力 バジェットの 大 きな 節 約 につながります SoC FPGA は 省 電 力 およびコスト 削 減 につながる 各 種 電 力 機 能 を 採 用 しています 消 費 電 力 の 大 部 分 はデバイスの FPGA 部 分 で 消 費 されるため プロセッサ システム と FPGA が 独 立 したパワー プレーンをそれぞれ 備 えていることが 重 要 です そうす れば プロセッサがソフトウェア コントロールによって FPGA を 低 消 費 電 力 モード にすることで 消 費 電 力 を 削 減 できます SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

34 ページ 30 消 費 電 力 さらに プロセッサにより 以 下 をはじめとする 省 電 力 機 能 のコントロールも 可 能 で す 現 在 使 用 されていない 機 能 のクロックをオフにする ( クロック ドメイン ゲー ティング ) PLL およびクロック ディバイダ コントロールの 設 定 により 現 在 の 処 理 ニー ズに 応 じてクロック 周 波 数 をスケーリングする プロセッサを 利 用 可 能 なスリープ モードに 移 行 し 後 で 割 り 込 みを 使 用 してプ ロセッサを 起 動 させる DDR メモリ コントローラをいずれかの 低 消 費 電 力 モードに 移 行 する f 詳 細 については ホワイトペーパー Achieving Lowest System Power with Low-Power 28 nm FPGAs を 参 照 してください パワーオン/パワーオフ シーケンス 要 件 シリコン ベンダーは デバイスの 信 頼 性 を 確 保 したり 特 定 のパワーアップ 状 態 を 保 証 したりするために 表 17 に 示 すような 特 定 のパワーオン/パワーオフ シーケ ンス 要 件 を 規 定 していることがます パワーオン シーケンス 要 件 はかなり 一 般 的 ですが パワーオフ 仕 様 はデバイスの 保 護 手 段 としてはまれです これは 電 源 に 回 路 を 追 加 しなければならないということを 意 味 し そうしないとシステム メー カーは 長 期 的 な 信 頼 性 の 問 題 に 直 面 する 可 能 性 がます パワーオフ シーケンス 要 件 を 伴 うデバイスの 場 合 仕 様 の 違 反 につながる 個 々の 電 源 レールの 障 害 を 防 止 するための 予 防 策 を 講 じなければなりません それには レー ルを 監 視 するためのアナログ 比 較 回 路 が 必 要 であるほか 適 切 な 保 護 回 路 を 追 加 する 必 要 がます さらに 適 切 なパワーオン シーケンスを 確 保 するために 十 分 なエ ネルギー 蓄 積 も 必 要 です アルテラ SoC FPGA には 任 意 の 順 序 のパワーオン/パワーオフ シーケンスを 許 容 できるように 内 部 デバイス 保 護 が 組 み 込 まれています アルテラでは 推 奨 パワーオ ン シーケンスを 規 定 していますが あくまでもコスト 最 小 化 のためのシステム 電 源 設 計 者 向 けガイドとしてで 信 頼 性 には 一 切 影 響 しません 他 の SoC FPGA ベン ダーは パワーオン/パワーオフ シーケンスを 規 定 しており 繰 り 返 し 違 反 した 場 合 デバイスの 長 期 的 な 信 頼 性 の 問 題 につながる 可 能 性 がます アルテラ SoC FPGA は ボードレベルでのドライバ 競 合 を 防 止 するために トライス テートでの I/O 起 動 が 保 証 されています 他 の SoC FPGA ベンダーのデバイスは パ ワーオン シーケンス 要 件 に 違 反 した 場 合 これが 保 証 されません さらに アルテラ SoC FPGA は ホット ソケット をサポートしており すでに 電 源 がオンのボードにデバイスを 挿 入 することが 可 能 です この 機 能 は 他 の SoC FPGA ベンダーのデバイスにはません 表 17. SoC FPGA のパワーオン/パワーオフ シーケンス 要 件 ( 1 / 2 ) 機 能 パワーオン シーケンス I/O をトライステートで 起 動 するための パワーオン シーケンス アルテラ SoC FPGA ベンダー B I/O バンクが 3.3 V ペリフェラルをドライブする 場 合 デバイスの 信 頼 性 を 維 持 するためにシーケ ンスが 必 要 I/O をトライステートで 起 動 するにはパワーオ ン シーケンスが 必 要 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

35 将 来 のロードマップ ページ 31 表 17. SoC FPGA のパワーオン/パワーオフ シーケンス 要 件 ( 2 / 2 ) 機 能 アルテラ SoC FPGA ベンダー B パワーオフ シーケンス I/O バンクが 3.3 V ペリフェラルをドライブする 場 合 デバイスの 信 頼 性 を 維 持 するためにシーケ ンスが 必 要 ホット ソケット 機 能 将 来 のロードマップ 新 しいプロセッサ アーキテクチャの 選 択 は 重 大 な 決 定 です ベンダーの 製 品 ロー ドマップが 将 来 のアプリケーション 要 件 を 満 たしているか システムの 差 異 化 を 可 能 にするか 長 期 的 に 競 争 優 位 をもたらすかを 評 価 することが 重 要 です また 大 規 模 なソフトウェア 投 資 が 関 係 することを 考 えると ソフトウェア ベースが 将 来 世 代 に 容 易 に 移 行 可 能 であることも 重 要 です したがって SoC ベンダーが 次 世 代 製 品 につ いて 確 約 していることについて 調 べるだけでなく 次 のような 事 項 についても 情 報 を 得 ることが 不 可 欠 です この 製 品 ラインに 対 するベンダーの 投 資 レベル システム デザインに 将 来 的 な 競 争 力 をもたらす 要 素 ツールのロードマップ アルテラの 3 世 代 プロセッサ ロードマップ SoC FPGA がターゲットとするアプリケーション ( 通 信 インフラストラクチャ 産 業 機 器 オートモーティブ 高 性 能 コンピューティング 防 衛 機 器 航 空 宇 宙 医 療 機 器 多 機 能 プリンタなど ) の 処 理 要 件 を 満 たすために アルテラは 図 11 に 示 す 3 世 代 プロセッサ ロードマップを 策 定 しています 図 11. アルテラ SoC FPGA 製 品 ポートフォリオのロードマップ ロードマップは このホワイトペーパーの 主 な 焦 点 である 28nm Cyclone V および Arria V SoC FPGA に 始 まります 20nm の 第 2 世 代 である Arria 10 SoC FPGA プロセッ サ サブシステムは デュアルコア ARM Cortex-A9 MPCore プロセッサ 搭 載 という 点 では 変 わりません デュアルコア ARM A9 は 容 易 なソフトウェア マイグレーショ ンのためにソフトウェア 互 換 性 を 維 持 しながら 20nm プロセス テクノロジの 恩 恵 SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

36 ページ 32 将 来 のロードマップ により プロセッサ 性 能 が 第 1 世 代 から 87% 向 上 します また 第 2 世 代 ではセキュ リティおよびメモリ サポートの 領 域 での 機 能 強 化 も 加 えられます 第 3 世 代 の SoC FPGA プロセッサ サブシステムでは Stratix 10 SoC FPGA へのクワッドコア ARM Cortex-A53 プロセッサの 統 合 により ハイエンドの 性 能 がさらに 向 上 します 64 ビッ ト A53 は 消 費 電 力 の 増 加 を 最 小 限 に 抑 えながら 大 幅 な 性 能 向 上 を 実 現 します 必 要 な 場 合 第 2 世 代 ソフトウェアとの 互 換 性 を 維 持 するために 4 コア 中 2 コアを 32 ビット モードで 動 作 させながら 他 の 2 コアを 新 しいアプリケーション 用 に 64 ビッ トで 動 作 させることも 可 能 です シリコン プロセス テクノロジ あらゆるシリコン コンポーネントのロードマップを 支 える 上 で シリコン プロセ ス テクノロジは 重 要 なポイントです 現 在 ほとんどの SoC FPGA は 28nm シリコ ン プロセスで 製 造 されています プロセス テクノロジにおける 次 の 大 きな 進 歩 は FinFET テクノロジです FinFET テクノロジ FinFET トランジスタは 図 12 に 示 すようにチャネルを 横 に 配 置 することで 2 次 元 デザインから 3 次 元 デザインへの 移 行 を 可 能 にすることにより 半 導 体 業 界 に 革 命 を もたらそうとしています 図 12. FinFET の 3 次 元 構 造 は 消 費 電 力 削 減 リーク 電 流 削 減 および 面 積 削 減 を 実 現 ( 画 像 提 供 :Intel Corp.) 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

37 将 来 のロードマップ ページ 33 この 新 しい 構 造 の 利 点 は 高 集 積 化 リーク 低 減 およびアクティブ 消 費 電 力 削 減 で す 図 13 に 示 すように Intel 社 の 3 次 元 FinFET デザイン 技 術 トライゲート は 従 来 の 2 次 元 プレーナ テクノロジに 比 べ 大 幅 なリーク 電 流 の 削 減 を 可 能 にします 図 13. FinFET デザインによりリーク 電 流 の 低 減 を 実 現 ( 画 像 提 供 :Intel Corp.) Intel 社 は FinFET テクノロジを 主 導 しています Intel 社 の 第 1 世 代 は 22nm でしたが 現 在 は 第 2 世 代 の 14nm トライゲート に 移 行 しています アルテラ SoC FPGA は 14nm プロセス ノードでトライゲート テクノロジを 採 用 する 予 定 です f アルテラの FinFET テクノロジ 実 装 計 画 の 詳 細 については ホワイトペーパー トラ イゲート テクノロジによる FPGA のブレークスルー アドバンテージ を 参 照 し てください ツールのロードマップ アルテラは デバッグおよび 開 発 ツールに 関 して ARM 社 と 長 期 的 な 戦 略 的 関 係 を 構 築 しています 2012 年 12 月 両 社 はアルテラ SoC FPGA 用 FPGA 対 応 デバッグ 機 能 を 備 えた ARM DS-5 エンベデッド ソフトウェア 開 発 ツールキットを 共 同 開 発 す ることで 合 意 したと 発 表 しました ARM Development Studio 5 (DS-5) Altera Edition ツールキットは アルテラ SoC FPGA の 統 合 デュアルコア CPU サブシステムと FPGA ファブリックの 間 にあるデバッグの 壁 を 取 り 除 きます この 新 しいツールキットは ARM アーキテクチャ 用 の 最 先 端 マルチコア デバッガと FPGA に 含 まれるロジック に 適 応 させる 機 能 を 組 み 合 わせることにより 標 準 DS-5 ユーザー インタフェース を 介 して チップ 全 体 に 対 するかつてないレベルの 可 視 性 とコントロールをエンベ デッド ソフトウェア 開 発 者 にもたらします 機 能 および 性 能 の 強 化 により Stratix 10 SoC FPGA を 含 め アルテラの 将 来 のシリコン ロードマップにまで FPGA 対 応 デ バッグを 広 げることで この 協 力 体 制 を 推 進 し 続 けます SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation

38 ページ 34 開 発 ツール これらの 取 り 組 みと 並 行 して アルテラは FPGA に OpenCL 規 格 を 導 入 することに より 従 来 のハードウェア アーキテクチャ (CPU GPU など ) を 大 幅 に 上 回 る 高 性 能 化 と 低 消 費 電 力 化 を 実 現 しています OpenCL は ANSI C 言 語 にエクステンション を 追 加 したものを 利 用 するため OpenCL 規 格 による FPGA ベースのヘテロジニアス システム (CPU + FPGA) の 開 発 時 間 は Verilog や VHDL などの 低 水 準 ハードウェア 記 述 言 語 (HDL) による 従 来 の FPGA 開 発 に 比 べて 市 場 投 入 期 間 の 点 で 大 きな 強 みとな ります アルテラは 2010 年 に Khronos Group に 参 加 し 次 の OpenCL 2.0 仕 様 策 定 に 積 極 的 に 貢 献 しています また OpenCL コードを HDL にコンパイルするためのコ ンパイラを 提 供 する SDK for OpenCL を 開 発 しました このコンパイラは カーネル コードからプログラミング ファイルを 生 成 します このプログラミング ファイル を FPGA にダウンロードして ハードウェア アクセラレーションやその 他 の 機 能 を 実 行 します 2013 年 10 月 アルテラは SDK for OpenCL が OpenCL 1.0 規 格 に 準 拠 し Khronos Group の OpenCL 準 拠 製 品 リストに 登 録 されたことを 発 表 しました ソフトウェア 開 発 者 が FPGA の 超 並 列 アーキテクチャを 利 用 してシステムの 高 速 化 を 図 ることを 可 能 にす る FPGA に 最 適 化 された OpenCL ソリューションを 提 供 している 企 業 は 現 在 のと ころアルテラだけです アルテラは 今 後 も OpenCL およびマルチコア ヘテロジニ アス 並 列 処 理 を 前 進 させ SoC FPGA による 性 能 向 上 と 設 計 者 の 生 産 性 向 上 を 推 進 し ます f アルテラの SoC FPGA 向 け OpenCL の 詳 細 については ホワイトペーパー OpenCL 規 格 を 用 いた FPGA デザインの 導 入 を 参 照 してください 開 発 ツール SoC FPGA は エレクトロニクス 製 品 の 高 速 化 低 価 格 化 およびエネルギー 効 率 向 上 の 大 きな 可 能 性 を 開 きます しかし ハードウェアのイノベーションには 開 発 お よびデバッグ ツールの 同 様 のイノベーションが 伴 わなければなりません 結 局 設 計 者 がデバイスをどの 程 度 うまく 使 いこなせるかは ソフトウェアによって 決 まりま す ソフトウェア 開 発 者 は SoC FPGA およびその 機 能 が 広 範 な 用 途 において スタ ンドアロン プロセッサとして 容 易 かつ 効 率 的 に 利 用 可 能 であることに 気 付 くはずで す 表 18 に ARM DS-5 Altera Edition ツールを 利 用 するアルテラ SoC エンベデッド デザイン スイート (EDS) 開 発 環 境 と ベンダー B が 提 供 しているデバッグ ツール とのさまざまな 違 いをまとめています 表 18. SoC FPGA デバイス 用 インシステム デバッグおよび 開 発 ツール 機 能 ( 1 / 3 ) 機 能 アルテラ SoC EDS (ARM DS-9 Altera Edition を 含 む ) ベンダー B の デバッグ ツール バージョンの 比 較 FPGA 対 応 デバッグ すべての ARM プロセッサと FPGA ツールに 対 応 し た USB ケーブル ペリフェラル レジスタの 自 動 表 示 VFP および Neon レジスタの 表 示 デバッグ:シングルステップ ウォッチポイントな ど CPU FPGA CoreSight 互 換 クロストリガ ベンダー 独 自 2013 年 11 月 Altera Corporation SoC FPGA 選 定 におけるアーキテクチャの 重 要 性

39 開 発 ツール ページ 35 表 18. SoC FPGA デバイス 用 インシステム デバッグおよび 開 発 ツール 機 能 ( 2 / 3 ) 機 能 アルテラ SoC EDS (ARM DS-9 Altera Edition を 含 む ) ベンダー B の デバッグ ツール タイムスタンプおよびトレース データ ストリー ARM CoreSight 追 加 のサードパーティ 互 換 シ ムを 含 む CPU FPGA クロストリガ ハードウェアおよびソフ ステム トレース マク トウェアの 購 入 により 可 ロセル (STM) を 使 用 能 プロセッサ トレース サポート 追 加 のサードパーティ ハードウェアおよびソフ トウェアが 必 要 トレース バッファ 32 KB 4 KB 代 替 デスティネーション (DRAM 高 速 トランシー バなど ) へのトレース パケットのルーティング Coresight エンベデッド トレース ルータ 外 部 トレース プローブへのトレース パケットの ルーティング ARM トレース ストリームへの FPGA 情 報 の 付 加 ハードウェア 支 援 トレースに 関 する Linux ネイティ ブ サポート 並 列 マルチコア デバッガ ARM CoreSight STM を 使 用 カーネルおよびアプリ ケーション マルチコア システム 専 用 設 計 ARM DS-5 ベンダー 独 自 のソリュー ション 非 対 称 型 マルチプロセッシング (AMP) アプリケー ションにおけるマルチコア デバッグ 対 称 型 マルチプロセッシング (SMP) オペレーティン グ システムのマルチコア デバッグ Linux カーネル 認 識 非 侵 入 型 コード プロファイリング プロセッサ FPGA およ び 消 費 電 力 プロファイリ ングを 含 む ARM Streamline (ds.arm.com/ds- 5/optimize/ 参 照 ) ( 図 16 参 照 ) セミホスティング サポート (JTAG 経 由 のホスト - ARM プロセッサ 間 通 信 ) 下 記 リンクを 参 照 : infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.d ui0471c/bgbjjgij.html FPGA ロジック アナライザ SignalTap II ロジック アナライザ SoC FPGA 選 定 におけるアーキテクチャの 重 要 性 2013 年 11 月 Altera Corporation