Stratix 10 MX Devices Solve the Memory Bandwidth Challenge

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ふみなかみいしづ
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1 メモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力 Manish Deo, Senior Product Marketing Manager, Altera, now part of Intel Jeffrey Schulz, In-Package I/O Implementation Lead, Altera, now part of Intel Lance Brown, Senior Strategic and Technical Marketing Manager, Altera, now part of Intel WP ホワイトペーパー従来のメモリソリューションには技術的な制限があり次世代のメモリ帯域幅要件への対応が困難になってきていますこのホワイトペーパーではこうした制限に対処する新たなメモリの展望について解説します Stratix 10 MX DRAM SiP (System-in- Package) ファミリは 1 GHz 動作が可能な高性能モノリシック FPGA ファブリックインテルの最先端 EMIB (Embedded Multi-die Interconnect Bridge) テクノロジおよび HBM2 (High Bandwidth Memory 2) DRAM をすべて 1 つのパッケージに統合しています Stratix 10 MX ファミリは従来のメモリソリューションでは対応できなかった最も厳しいメモリ帯域幅要件に効率的に対応するのに最適ですこのホワイトペーパーでは Stratix 10 MX デバイスが多くのマーケットやアプリケーションにおけるメモリ帯域幅の課題をどのように解決するのかを紹介しますメモリ帯域幅の課題メモリ帯域幅は次世代プラットフォームにとっての大きなボトルネックですどのシステムもパフォーマンス上のクリティカルパスは大量のデータを素早く処理する能力です演算装置 (FPGA や CPU など ) はメモリとの間で膨大なデータの読み出し / 書き込みを効率的に行わなければなりません多くのエンドマーケットやアプリケーション ( データセンター高性能コンピューティングシステム放送 (8K) ワイヤラインネットワーキングデータ解析および IoT) がメモリ帯域幅要件の増大要因となっておりそのデータ処理量は増加の一途をたどっていますデータセンターやネットワーキングプラットフォームはこうしたデータの経路であり帯域幅の急増に対応するために作業効率の向上と作業量の高速化を同時に実現することを目指していますデータセンタートラフィックの総量は 2019 年には 10.4 ゼタバイト (ZB) に達すると予測されています図 1:2019 年までのデータセンタートラフィック予測システム設計者は現在利用できる従来技術を駆使してメモリ帯域幅要件の爆発的増大に対応してきましたがそうした従来技術には多くの課題があります 2016 Altera. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at Innovation Drive, San Jose, CA ISO 9001:2008 Registered Feedback Subscribe

2 ページ 2 メモリ帯域幅の課題課題 1:I/O 帯域幅の制限 I/O 帯域幅の拡大は市場で求められるペースに追いついていません必要な帯域幅を提供するのに十分なメモリバス幅をサポートするために十分な I/O ピンを実装することは物理的に不可能ですコンポーネントを追加しても消費電力の増加や実装面積への影響を伴うため問題の解決にはなりませんワイヤラインネットワーキング市場がこの具体的な課題を示していますパケットの格納と検索に必要な全二重帯域幅の合計はトラフィック負荷の関数として決まりますシステム設計者は持続的なラインレート性能 (100G 200G など ) を保証するのに十分なマージンを適切に確保しなければなりません図 2 はワイヤラインネットワーキング分野における 200G トラフィック負荷の変曲点を示していますこのアプリケーションの例では基本的なデータプレーンメモリ機能に対応するために 700 本以上の I/O ピンと 5 枚の DDR4 (x72 3,200 Mbps) DIMM が必要です図 2 が示すように 400G システムでは 1,100 本以上の I/O ピンと 8 枚の DDR4 (x72 3,200 Mbps) DIMM が必要になりますこうした帯域幅要件に対応してパッケージの I/O 数を増やすことはいずれ実現が困難になります図 2:I/O 帯域幅の制限 1,200 1,000 1, 課題 2: 消費電力バジェット消費電力バジェットは重要な課題分野ですシステム設計者はメモリ帯域幅要件に対応するためにますます多くのディスクリートメモリ ( コンポーネント DIMM など ) を標準の PCB トレースを使用して演算装置に接続しなければなりません標準の DDR4 x72 ビットインタフェースは約 130 本の並列 PCB トレースを消費します大型 I/O バッファでこれらの長い PCB トレースをドライブしその結果ビットあたりの消費エネルギーが大幅に増加しますさらに 256 GB/s のメモリ帯域幅を必要とするアプリケーションの場合約 10 枚の DDR4 3,200 Mbps DIMM が必要であり推定総消費電力は 40 W に及びます (1) 最高レベルの帯域幅を必要とするアプリケーションの場合すぐに消費電力の限界に達します逆にシステムレベルの消費電力バジェットは横ばいかあるいはさらに低く抑えられていますシステム設計者はシステムレベルで最高のワットあたりの帯域幅を引き出すことをますます要求されています (1)* 30 % の読み出し / 書き込みシングルランク構成と仮定 I/O およびコントローラの消費電力を含むメモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力

3 メモリ帯域幅の課題ページ 3 課題 3: フォームファクタの縮小従来技術を使用してメモリ帯域幅要件の増大に対応しようとすることは多くの場合 PCB に実装するディスクリートメモリデバイスの数を増やすことを意味します設計者は適切なシステムレベルのマージンを確保するために特定のボードレイアウトガイドラインに基づいてトレース長終端抵抗および配線レイヤを決定しますそれらのルールはデザインの大きさやデバイスの配置間隔を制限していますメモリ帯域幅要件の増大に伴い DDR などの従来のソリューションを用いて実装面積の制約を満たしながらメモリ帯域幅目標を達成することはますます困難になるでしょう図 3 にメモリ帯域幅要件を 80 GB/s から 256 GB/s に引き上げた場合の実装面積への影響を示します図 3: 従来のソリューションによる実装面積の制約課題 4:JEDEC DDR 帯域幅の持続性 DDR などの従来技術は将来のメモリ帯域幅要件を満たせるようにスケーリング ( 拡張 ) することがますます難しくなっています DDR テクノロジはこの 10 年間世代ごとにスケーリングを達成してきましたがこのスケーリングは終わりを迎えようとしています仮に DDR4 の次の世代でも 2 倍の増加率が続くとすると (DIMM 1 枚あたりの ) 帯域幅は 40 GB/s の範囲と推定できますが次世代アプリケーションのメモリ帯域幅要件は過去 10 年間の動向をはるかに超えることが予想されています図 4 を参照してくださいメモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力

4 ページ 4 DRAM メモリの展望図 4:DDR (DIMM) の帯域幅の予測 DRAM メモリの展望メモリ業界は従来技術では将来のメモリ帯域幅要件に対応できないことを認識していますそのため課題への対処を試みる複数の競合ソリューションが出現しメモリの展望は変化しつつあります図 5 に示すように基本要件はコントロールプレーンメモリとデータプレーンメモリの両方にわたりますコントロールプレーンまたは高速パスメモリ (SRAM など ) は通常高いランダムトランザクションレートと低レイテンシを備えていますデータプレーンメモリ (DRAM など ) は大容量で広帯域幅ですレガシー製品としては標準の DDR ベースのメモリソリューションが挙げられます広帯域幅低消費電力および実装面積削減の課題に対応するために進化したのが 3D ベースのメモリソリューションですこれらのソリューションは TSV ( シリコン貫通電極 ) テクノロジを使用して複数の DRAM を積層します 3D メモリソリューションはメモリが垂直に積層されているため小さい実装面積で最大限の容量を実現できます 3D メモリは高速シリアルトランシーバまたは高密度パラレル GPIO を使用して演算装置と通信します Hybrid Memory Cube (HMC) はシリアルインタフェースを備えた 3D DRAM メモリです MoSys 社の Bandwidth Engine (BE) はシリアルインタフェースを備えた DRAM メモリです HBM はパラレル I/O インタフェースを備えた 3D DRAM メモリですメモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力

5 Stratix 10 MX (DRAM SiP) デバイスページ 5 図 5: 新たなメモリの展望図 6: 電力効率および帯域幅の比較図 6 に各種メモリの帯域幅に応じた電力効率を示します狭帯域幅 / 最も高電力効率 - LPDDR (Low-power DDR) は電力効率が最も高くモバイルエンドマーケットに最適です中帯域幅 / 中電力効率 - DDR3/DDR4 は 10 年以上にわたってメモリ分野の主力を占めています WIO2 (Wide I/O 2) は 3D スタッキングを使用して演算装置の上にメモリを積層するもので優れた電力効率で広帯域幅化を実現します広帯域幅 / 中 ~ 高電力効率 - HBM と HMC は競合する最新テクノロジです Stratix 10 MX (DRAM SiP) デバイス Stratix 10 MX デバイスは高性能 FPGA と HBM2 タイルを統合した新しいタイプの製品です Stratix 10 MX デバイスは帯域幅が最も重要な高性能システムの要求を満たすために設計されたもので DDR などの従来のソリューションと比較して 10 倍のメモリ帯域幅に加え最高のワットあたり性能を実現します図 7 にこの新製品の基本構造を示しますメモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力

ページ 6 Stratix 10 MX (DRAM SiP) デバイス図 7:Stratix 10 MX デバイス図 7 (A): パッケージ内に統合された DRAM は HBM2 メモリタイルです ( パッケージあたり最大 4 タイルを統合 ) 各 HBM2 メモリタイルは 4 層または 8 層 ( メモリレイヤ ) で最大 16 の独立したチャネル ( 各 64 ビット )

6 ページ 6 Stratix 10 MX (DRAM SiP) デバイス図 7:Stratix 10 MX デバイス図 7 (A): パッケージ内に統合された DRAM は HBM2 メモリタイルです ( パッケージあたり最大 4 タイルを統合 ) 各 HBM2 メモリタイルは 4 層または 8 層 ( メモリレイヤ ) で最大 16 の独立したチャネル ( 各 64 ビット ) をサポートしています各チャネルは最大 2 Gbps のデータレートで動作可能でチャネルあたり最大 16 GB/s の合計帯域幅を提供します図 8 にメモリチャネルおよびベースダイの論理的表現を示します図 8:16 チャネルを備えた 4 層 HBM デバイスの論理的イメージ図 7 (B): 緑色の部分は高性能モノリシックコアファブリックとともに異なるタイルの効果的なインパッケージ統合を可能にするインテルの EMIB テクノロジです EMIB インタフェースはコアファブリックと HBM2 メモリタイル間で必要となるデータレートをサポートしますこのインタフェースは標準 JEDEC および IEEE 1500 の仕様と互換性がありますインテルの EMIB は複数のタイルを 1 つのパッケージに簡潔に統合する方法を提供します図 7 (C): オレンジ色の部分はインテルの EMIB テクノロジを使用してモノリシックコアファブリックに接続される高性能トランシーバタイルを示しています図 7 (D) は HyperFlex アーキテクチャを使用して構築された高性能モノリシックコアファブリックですこのコアファブリックは最大 1 GHz で動作可能で従来世代のハイエンド FPGA の最大 2 倍の性能を提供しますこの高性能モノリシックコアファブリックによりインパッケージメモリ帯域幅の効率的な処理が保証され高性能なシステムレベルソリューションが実現しますメモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力

Stratix 10 MX の主な特長ページ 7 Stratix 10 MX の主な特長 Stratix 10 MX デバイスは次世代のシステム設計者が直面する課題に対処するための重要な特長を備えています広いメモリ帯域幅最大 4 個の HBM2 タイルと高性能 FPGA ファブリックを 1 つのパッケージに統合した Stratix 10 MX デバイスは

7 Stratix 10 MX の主な特長ページ 7 Stratix 10 MX の主な特長 Stratix 10 MX デバイスは次世代のシステム設計者が直面する課題に対処するための重要な特長を備えています広いメモリ帯域幅最大 4 個の HBM2 タイルと高性能 FPGA ファブリックを 1 つのパッケージに統合した Stratix 10 MX デバイスはメモリ帯域幅の課題に効果的に対処します各 HBM2 タイルは最大 256 GB/s の合計帯域幅を提供しますしたがって Stratix 10 MX デバイスは 1 個のパッケージで最大 1 TB/s (1,024 GB/s) の合計帯域幅を提供しますこの前例のない帯域幅により機械学習データ解析画像認識ワークロードアクセラレーション 8K ビデオ処理高性能コンピューティングなどのさまざまなアプリケーションが可能になります Stratix 10 MX デバイスは DDR などの従来のメモリソリューションでは実現が不可能であったソリューションを可能にします図 9 は 400 GB/s のメモリ帯域幅をターゲットとするアプリケーションの実装を比較したものですご覧のように DDR テクノロジを使用した従来のメモリソリューションでは実現が困難ですそれに対し Stratix 10 MX デバイスは効果的な実装と最大 1 TB/s の最高帯域幅を実現します図 9:400 GB/s メモリ帯域幅の実装の比較メモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力

8 ページ 8 Stratix 10 MX の主な特長低消費電力 Stratix 10 MX デバイスは従来の DDR ソリューションに比べて低消費電力です例えば 128 GB/s のメモリ帯域幅を達成するには約 5 枚の DDR4 (3,200 Mbps 4 GB) DIMM デバイスが必要でそれぞれ約 4 W (I/O + PHY + コントローラ + メモリ ) を消費するため合計推定消費電力は 22 W となります (30 % の読み出し 30 % の書き込みシングルランク構成を想定 ) Stratix 10 MX は 1 個のデバイスで同等のメモリ帯域幅を約半分の消費電力で提供しますこれは I/O 消費電力の削減 ( 長い PCB トレースに対し EMIB までのトレースが短い ) データレートの低減および 3D DRAM スタッキングの効率性によるものですまた終端がないため I/O バッファ全体のキャパシタンスが低く I/O 消費電流が低減します図 10: 消費電力の削減と実装面積の縮小を示す例 ( 帯域幅 128 GB/s のアプリケーション ) 実装面積の縮小ボードの簡素化使いやすさすでに述べたように Stratix 10 MX デバイスは 1 個のパッケージで最大 1 TB/s の帯域幅を提供するため実装面積の大幅な縮小につながります図 11 に一連のメモリ帯域幅要件における DDR4 3,200 Mbps DIMM (133 mm x 30 mm) に対する実装面積の推定縮小率を示します Stratix 10 MX デバイスは小さな実装面積で同等の帯域幅を提供するため平均で 1/15 の実装面積の縮小が可能です図 11: 各種メモリ帯域幅要件における実装面積の推定縮小率メモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力

9 データセンターアプリケーションページ 9 この実装面積の縮小により貴重なボードスペースを開放しますその結果設計者はより多くの機能を追加したりシステムレベルでの性能と消費電力のトレードオフに関するより良い決定を行う柔軟性が得られます DDR4 PCB 配線をなくすことによりボードの簡素化 ( 配線および層数の削減 ) シグナルインテグリティ / パワーインテグリティの改善および BOM/ 組み立てコストの削減につながりますさらに Stratix 10 MX ソリューションは非常に使いやすいという特長もあります広帯域幅低消費電力およびより小さい実装面積を実現する Stratix 10 MX デバイスは幅広いエンドアプリケーションやエンドマーケットに最適ですデータセンターアプリケーション FPGA は新たなデータタッチ / 分析アプリケーションを可能にすることによりデータセンターに付加価値を提供します HBM2 と高性能モノリシック FPGA ファブリックを組み合わせることにより従来の DDR ソリューションと比較して FPGA に対する DRAM 帯域幅が桁違いに拡大することに加え消費電力も低減しますこの組み合わせは潜在用途の拡大につながりますメモリ階層内の新たな層専用ローカルメモリを備えたオフロードエンジンは固有のワークロードを処理することができますローカルメモリによりオフロードエンジンは CPU の RAM アクセスに影響を与えることなくメモリを多用するタスクを実行することが可能になります HBM2 DRAM は速度と容量の観点からオフロードエンジンに新たな能力をもたらしますメモリアクセスは容量と速度 ( 帯域幅またはレイテンシ ) とのトレードオフです従来の FPGA は 2 階層のメモリを搭載しています FPGA ファブリックには RAM ブロックを搭載しており小容量ながら広い帯域幅と高い同時並行性を提供します FPGA は外部 DRAM に接続できそれによって大幅な大容量化が可能ですがその引き換えに帯域幅が狭くなることに加えレイテンシも増加します図 12 に HBM2 以前のデータセンター内の FPGA を示します図 12: 従来の FPGA データセンターアプリケーション Stratix 10 MX ソリューションは帯域幅 / 容量のカーブに新たなポイントを実現しますソリューションに HBM メモリを追加すると FPGA メモリ階層におけるギャップが埋まります図 13:Stratix 10 MX のデータセンターアプリケーションメモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力

10 ページ 10 データセンターアプリケーションアプリケーションへの影響この FPGA メモリのギャップに対処することで新たなアプリケーションの可能性が生まれます例えば辞書検索や事前計算された中間フィールド検索結果の比較は性能レベルが格段に向上します FPGA はディープパケットインスペクション検索アクセラレーションセキュリティなどのさまざまな分野におけるハイタッチデータ処理オフロード機能の構築に優れています HBM2 は Stratix 10 MX デバイスの DRAM アクセス同時並行性の飛躍的向上も可能にします各 HBM2 インタフェースにおいて 16 チャネルをサポートしているため 1 個のパッケージで最大 64 DRAM チャネルまで拡張が可能ですこれは外部 DRAM の 4 ~ 6 チャネルに比べて大幅な増加ですアクセスの同時並行性が向上することによりデータセンターソリューション ( テーブルルックアップアクセラレータなど ) のスレッド数を大幅に増やすことが可能になります FPGA オフロードの重要な機能の 1 つとしてインメモリデータ構造におけるデータ抽出と比較がありますこれらのアクセスパターンの場合帯域幅の拡大チャネル数の増加 ( インタフェースあたり 16 チャネル最大 64 チャネル ) およびオープンバンク数の増加 (64 バンクから 512 バンク ) はメモリサブシステム性能にプラスの影響を与えます追加のチャネル数やバンクプール数があればオープン DRAM バンク上でヒットするアクセスの数を増やすことができますこの実装ではバンク活性化のペナルティを回避できるため性能が向上しますデータセンターアプリケーションは大量のスレッドを並列処理しますそのためこの実装は非常に有利ですさらにオープンバンクアクセスにより消費電力の多いバンク活性化とプリチャージが必要最小限に抑えられるためメモリ消費電力の削減も可能ですキーテーブルの場合その重複によって有効なアクセス時間が減少するほど DRAM バンク数とポート数が多くなります全体的な FPGA メモリ構造ではアプリケーションをメモリサブシステムの固定ハードウェアに合わせるのではなくアプリケーションを中心にメモリサブシステムを構築できるため固有の柔軟性が得られますまた FPGA システム内のメモリコントローラのポリシーも簡単にカスタマイズできますしかも Stratix 10 MX ソリューションでは中規模のデータ構造は HBM2 に格納し大規模なデータ構造は DDR DRAM に格納することも可能ですこれは Stratix 10 MX デバイスで構築できるスケーラブルなメモリサブシステムならではの能力ですアプリケーションのまとめ Statix 10 MX デバイスは従来の DRAM ソリューションに比べて広い帯域幅高いアクセス同時並行性およびより多くのオープンバンクアクセスを実現しますこれらの特長によりアクセラレータソリューションにおける中規模テーブル用 DRAM メモリサブシステムの構築に最適ですさらに設計者は統合 HBM DRAM とブロック RAM および DDR DRAM と組み合わせて包括的なメモリソリューションを構築することが可能ですメモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力

11 ストリーミングサイバーセキュリティ解析のアルゴリズムアクセラレーションページ 11 ストリーミングサイバーセキュリティ解析のアルゴリズムアクセラレーション高いデータレート (10 GbE 超 ) のストリーミングサイバーセキュリティ解析アプリケーションの場合 FPGA を使用してアルゴリズムを高速化することは高スループットのローカルメモリが十分にないため困難です現在のアーキテクチャでは大容量 DDR3/4 メモリを使用して疑わしいデータをストアします DDR3/4 メモリへの高コストの読み出し / 書き込み限られたメモリサイズおよびメモリ帯域幅のためオンチップのデータとの協調は容易ではなくしかもオフチップのデータに効率よくアクセスすることは極めて困難です Stratix 10 MX デバイスは広いオンチップ帯域幅による複数の高データレートストリーム間の調整に加え比較的大容量のオンチップストレージが可能なためストリーミングサイバーセキュリティ解析に不可欠なニーズに応えますレイテンシの短縮により複数の 100/400/1,000 GbE ストリームを検索し比較的小型の計算ノード内でそれらを調整することが可能です Stratix 10 MX デバイスは各 FPGA が優れたストレージとオンチップ帯域幅を備えているため各計算ノードの FPGA 数を削減します多くの高データレートストリーミングアプリケーションではデータ移動の維持がますます大きな問題となっています例えば現在のアプリケーションはセキュリティ解析を実行する際データストリームを複数の CPU または FPGA にファンアウトしなければならず複雑な外部ファブリックやチップ間タイミングからレイテンシが生じますこの複雑なアーキテクチャで少量のデータをオフチップにストアしなければならない場合このオフチップメモリへのアクセスはレイテンシの増加追加 DRAM による消費電力増加演算装置の追加および単位面積あたりの性能低下という理由から高コストですこのデータ移動レートの低下はシステムアーキテクチャに全体的なデータ帯域幅の減少をもたらし低速なメモリの補償を強いることになります図 14 に 336 GB/s の推定メモリ帯域幅を持つ 128 GB の DDR メモリを備えた 4 個の FPGA を示します図 15 は 1,024 GB/s の帯域幅を持ち図 14 に比べて消費電力が約 20 % 低く PCB の面積が 20 % 小さい Stratix 10 MX デバイスです消費電力バジェットおよび PCB フロアプランが同じ場合 Stratix 10 MX デバイスであれば同じサブシステムに 4 個を実装できることになります完全なメッシュ型のサブシステムは搭載されたトランシーバを利用して従来は多数のラックを必要としたはずである多くの 1 TB/s イーサネットまたは Infiniband ストリームを処理することが可能ですメッシュの大規模化は演算装置間のレイテンシ短縮につながりより大規模なデータベースの構築が可能になります図 14 の場合完全なメッシュ型の FPGA に伴う異なる DDR4 DIMM 間の相関データレイテンシはたとえ適切に設計されたシステムでも無視できないレベルに達します紫色の線はシステムアーキテクトのワーストケースレイテンシで数ミリ秒の遅延が発生しますさらに図 14 ではアプリケーションがデータベースのアップストリームフィードバックまたはダウンストリーム転送を実行する必要がある場合 16 枚の DDR4 DIMM をコヒーレントに組み合わせることは Stratix 10 MX の例に比べてはるかに困難です従来の手法ではデータベースのコピーを複数維持してレイテンシを短縮しますがアップストリームまたはダウンストリームデータの送信前にコヒーレンシを維持するためのデータベース管理が必要です Stratix 10 MX によるデザインはコヒーレンシの問題を解消しデザインを簡素化しますさらにアプリケーションはデータ移動を維持しデータベース管理のオーバヘッドがなくなりますメモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力

12 ページ 12 まとめ図 14: ストリーミングサイバーセキュリティ解析における従来の FPGA パーティショニング図 15:Stratix 10 MX デバイスによる改善されたアーキテクチャまとめメモリ帯域幅は次世代システムの要件に対応するために急増することが予測されていますさまざまなエンドマーケットやアプリケーション ( データセンター高性能コンピューティング (HPC) 放送データ解析ワイヤラインネットワーキング ) がメモリ帯域幅要件の増大要因となりますこれらの次世代システムは最高レベルのメモリ帯域幅低消費電力より小さい実装面積を必要とします DDR3 DDR4 QDR RLDRAM などの従来のメモリシステムはこうしたメモリ帯域幅の急激な増加傾向への対応に苦しんでいますこれらの従来のソリューションではさらなる広帯域幅低消費電力および実装面積の縮小という重要な要件を同時に満たすことはできませんそれに対し 3D スタッキング技術を利用した新たなメモリテクノロジはこの帯域幅要件を満たすことが可能ですアルテラが完全にサポートするそうしたテクノロジにはシリアルメモリソリューション (HMC) とパラレルメモリソリューション (HBM2) があります Stratix 10 MX デバイスはインテルの特許済み EMIB テクノロジを使用して HBM2 と高性能モノリシック FPGA ファブリックを 1 つのパッケージに効率よく統合した新しいタイプの製品です Stratix 10 MX デバイスは 1 つのパッケージで最大 1 TB/s の合計メモリ帯域幅を提供します Stratix 10 MX ソリューションは帯域幅が極めて重要である高性能システムの要求を満たすために設計されており従来のソリューションと比較して約 10 倍のメモリ帯域幅を可能にしつつ消費電力と実装面積の削減を同時に実現しますメモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力

13 参考文献ページ 13 参考文献インテル EMIB テクノロジ : ホワイトペーパー : アルテラの 3D SiP (System-in-Package) テクノロジを活用した次世代プラットフォームの実現 enabling-nextgen-with-3d-system-in-package_j.pdf ホワイトペーパー : 最高レベルの集積化を実現するプログラマブルロジックの実力 : achieving-highest-levels-of-integration-in-programmable-logic_j.pdf 文書改訂履歴表 1 に本資料の改訂履歴を示します表 1. 文書改訂履歴日付版変更内容 2016 年 5 月 1.0 初版メモリ帯域幅の課題を解決する Stratix 10 MX デバイスの実力

富士通セミコンダクタープレスリリース 2009/05/19

富士通セミコンダクタープレスリリース 2009/05/19 [ デバイス ] 2009 年 5 月 19 日富士通マイクロエレクトロニクス株式会社世界初!125 動作の SiP 向け低消費電力メモリを新発売 ~ メモリの耐熱性向上により消費電力の大きな高性能デジタル家電に最適 ~ 富士通マイクロエレクトロニクス株式会社 ( 注 1) は DDR SDRAM インターフェースを持つメモリでは世界で初めて動作温度範囲を 125 まで拡張したコンシューマ FCRAM(