R-IN32M3シリーズ ユーザーズマニュアル 周辺機能編 (Rev.7.00→Rev.8.00)主な改訂内容：誤記訂正、新規機能追加など

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1 発 行 日 :2016 年 月 日 RENESAS TECHNICAL UPDATE 東 京 都 江 東 区 豊 洲 豊 洲 フォレシア ルネサス エレクトロニクス 株 式 会 社 問 合 せ 窓 口 製 品 分 類 システムLSI 発 行 番 号 TN-RIN- A/J Rev. 第 1 版 題 名 R-IN32M3 シリーズ ユーザーズ マニュアル 周 辺 機 能 編 (Rev.7.00 Rev.8.00) 主 な 改 訂 内 容 : 誤 記 訂 正 新 規 機 能 追 加 など 情 報 分 類 技 術 情 報 適 用 製 品 下 記 参 照 対 象 ロット 等 全 ロット 関 連 資 料 R-IN32M3 シリーズ ユーザーズ マニュアル 周 辺 機 能 編 R-IN32M3-EC R-IN32M3-CL Rev.8.00 (R18UZ0006JJ0800) R-IN32M3 シリーズ ユーザーズ マニュアル 周 辺 機 能 編 R-IN32M3-EC R-IN32M3-CL Rev.8.00 (R18UZ0006JJ0800) をリリースいたしました 詳 細 については 2. 改 訂 内 容 を 参 照 願 います なお 要 注 意 マークがついている 項 目 は デバイスを 動 作 させる 上 で 重 要 な 項 目 ですので ご 確 認 をお 願 い 致 します 1 適 用 製 品 製 品 分 類 マーク 型 名 製 品 型 名 R-IN32M3-EC 旧 製 品 MC-10287F1-HN4-A MC-10287F1 MC-10287F1-HN4-M1-A 現 行 品 MC-10287BF1-HN4-A MC-10287BF1 MC-10287BF1-HN4-M1-A R-IN32M3-CL 旧 製 品 UPD60510F1-HN4-A D60510F1 UPD60510F1-HN4-M1-A 現 行 品 UPD60510BF1-HN4-A D60510BF1 UPD60510BF1-HN4-M1-A 2 改 訂 内 容 (1/2) 訂 正 箇 所 (Rev8.00 見 出 し 番 号 ) 該 当 ページ 内 容 (Rev8.00 番 号 ) 旧 製 品 現 行 品 クロック 制 御 レジスタ(CLKGTD0,CLKGTD1) p.6 誤 記 訂 正 リセット 動 作 p.10 補 足 3 4. バス 構 成 p.17 誤 記 訂 正 Cortex-M3 バス 占 有 p.18 - 機 能 追 加 イーサネット インタフェースの 構 成 p.29 補 足 (1) 受 信 フレーム 情 報 要 注 意 p.65 誤 記 訂 正 (1) 動 作 モード 設 定 レジスタ p.71 - 機 能 追 加 ETHER SITCH 10Mbps/ 半 二 重 モード 設 定 レジスタ (ETHS10HDEN) p.77 - 機 能 追 加 DLR ビーコンインターバル レジスタ (BEC_INTRVL) p.128 補 足 DLR ビーコン 不 正 タイムアウトタイマ レジスタ (INV_TMOUT) p.130 補 足 バス サイズ 制 御 レジスタ(BSC) p.178 誤 記 訂 正 メモリ アクセス タイミング 例 p.222 誤 記 訂 正 非 同 期 アクセス タイミング p.223 誤 記 訂 正 外 部 マイコン インタフェース p.239 補 足 メモリ MAP p.241 補 足 R-IN32M3 の TAUJ2 の 特 徴 p.456 補 足 機 能 一 覧 p.457 機 能 追 加 (3) TAUJ2 チャネル モード OS レジスタ(TAUJ2CMORm) p 機 能 追 加 外 部 イベントカウント 機 能 p 機 能 追 加 (-: 対 象 外 : 旧 製 品 共 通 ) (c) Renesas Electronics Corporation. All rights reserved. Page 1 of 39

2 RENESAS TECHNICAL UPDATE TN-RIN-A008A/J 発 行 日 :2016 年 月 日 (2/2) 訂 正 箇 所 (Rev8.00 見 出 し 番 号 ) 該 当 ページ 内 容 (Rev8.00 番 号 ) 旧 製 品 現 行 品 (2) DTA モード レジスタ(DTAnMD) p 誤 記 訂 正 R-IN32M3 UARTJn の 機 能 p.573 補 足 (1) 受 信 FIFO p.615 補 足 R-IN32M3 の CSIH の 特 徴 p.628 補 足 R-IN32M3 の IICB の 特 徴 p.760 補 足 (3) 連 続 転 送 モード 時 のマスタ 動 作 設 定 手 順 要 注 意 p.880 誤 記 訂 正 R-IN32M3 の FCN 機 能 p.891 補 足 代 表 的 なボー レートの 設 定 例 要 注 意 p 誤 記 訂 正 レジスタ 一 覧 p 機 能 追 加 バージョン レジスタ(RINVER) p 補 足 H-RTOS リセット レジスタ(RTOS_SOFTRST) 要 注 意 p.1050 補 足 CPU バス 動 作 モード レジスタ(CPUBUSMD) p 機 能 追 加 (-: 対 象 外 : 旧 製 品 共 通 ) 訂 正 追 加 の 該 当 箇 所 は 黄 色 ハッチングで 記 載 します (c) Renesas Electronics Corporation. All rights reserved. Page 2 of 39

3 クロック 制 御 レジスタ(CLKGTD0,CLKGTD1) CLKGTD1 レジスタの 初 期 値 を 注 3 に 修 正 注 3 を 追 加 (p.6) アドレス BASE +01A4H 初 期 値 CLKGTD FFFH ビット 位 置 ビット 名 意 味 GCIE GCCC Reserved(ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます ) 14 注 1 GCIE CC-Link IE Field Network(Slave) 機 能 (1: 動 作 / 0: 停 止 ) 13 GCCC CC-Link 機 能 (1: 動 作 / 0: 停 止 ) 12 - Reserved(ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます ) Reserved(ライトは 1 を 書 き 込 んでください リードは 1 が 読 み 出 されます ) 6 GCES Ether SITCH 機 能 (1: 動 作 / 0: 停 止 ) 5 注 2 GCCAT EtherCAT 機 能 (1: 動 作 / 0: 停 止 ) 4 GCDT atch Dog Timer 機 能 (1: 動 作 / 0: 停 止 ) 3 GCFCN1 CAN1 機 能 (1: 動 作 / 0: 停 止 ) 2 GCFCN0 CAN0 機 能 (1: 動 作 / 0: 停 止 ) 1 GCCSI1 CSI1 機 能 (1: 動 作 / 0: 停 止 ) 0 GCCSI0 CSI0 機 能 (1: 動 作 / 0: 停 止 ) GCES GCCAT GCDT GCFCN1 GCFCN0 GCCSI1 GCCSI アドレス BASE +01A4H 初 期 値 CLKGTD ビット 位 置 ビット 名 意 味 GCIE GCCC Reserved(ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます ) 14 注 1 GCIE CC-Link IE Field Network(Slave) 機 能 (1: 動 作 / 0: 停 止 ) 13 GCCC CC-Link 機 能 (1: 動 作 / 0: 停 止 ) 12 - Reserved(ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます ) Reserved(ライトは 1 を 書 き 込 んでください リードは 1 が 読 み 出 されます ) 6 GCES Ether SITCH 機 能 (1: 動 作 / 0: 停 止 ) 5 注 2 GCCAT EtherCAT 機 能 (1: 動 作 / 0: 停 止 ) 4 GCDT atch Dog Timer 機 能 (1: 動 作 / 0: 停 止 ) 3 GCFCN1 CAN1 機 能 (1: 動 作 / 0: 停 止 ) 2 GCFCN0 CAN0 機 能 (1: 動 作 / 0: 停 止 ) 1 GCCSI1 CSI1 機 能 (1: 動 作 / 0: 停 止 ) 0 GCCSI0 CSI0 機 能 (1: 動 作 / 0: 停 止 ) GCES GCCAT GCDT GCFCN1 GCFCN0 GCCSI1 GCCSI0 注 3 注 1. R-IN32M3-CL のみ 本 機 能 は 使 用 可 能 です R-IN32M3-CL 以 外 では ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます 2. R-IN32M3-EC のみ 本 機 能 は 使 用 可 能 です R-IN32M3-EC 以 外 では ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます 注 意 1. CLKGTD レジスタで 一 旦 停 止 させたクロックは 復 帰 できません 復 帰 するには システム 全 体 をリセットしてください 2. 停 止 させたモジュールに 対 するアクセスは 禁 止 です アクセスした 場 合 には 動 作 を 保 証 できません 注 1. R-IN32M3-CL のみ 本 機 能 は 使 用 可 能 です R-IN32M3-CL 以 外 では ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます 2. R-IN32M3-EC のみ 本 機 能 は 使 用 可 能 です R-IN32M3-EC 以 外 では ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます 3. 製 品 によって 初 期 値 が 異 なります R-IN32M3-CL:0000 6FDFH R-IN32M3-EC:0000 2FFFH 注 意 1. CLKGTD レジスタで 一 旦 停 止 させたクロックは 復 帰 できません 復 帰 するには システム 全 体 をリセットしてください 2. 停 止 させたモジュールに 対 するアクセスは 禁 止 です アクセスした 場 合 には 動 作 を 保 証 できません (c) Renesas Electronics Corporation. All rights reserved. Page 3 of 39

4 リセット 動 作 図 2.2 パワーON 時 のリセットタイミングチャート に RSTOUTZ 端 子 を 追 加 (p.10) リセット 動 作 以 下 に R-IN32M3 シリーズの PowerON 時 および SystemReset 発 行 時 のタイミングチャートを 示 します リセット 動 作 以 下 に R-IN32M3 シリーズの PowerON 時 および SystemReset 発 行 時 のタイミングチャートを 示 します cycle 16 cycle 16 cycle 200 cycle 発 振 回 路 (OSC25M) PLL 出 力 内 部 システムクロック (HCLK/PCLK) HOTRESETZ ( 端 子 入 力 ) RESETZ ( 端 子 入 力 ) PONRZ ( 端 子 入 力 ) Clockを 停 止 させPLL 動 作 に 切 り 替 え 発 振 回 路 (OSC25M) PLL 出 力 内 部 システムクロック (HCLK/PCLK) HOTRESETZ ( 端 子 入 力 ) RESETZ ( 端 子 入 力 ) PONRZ ( 端 子 入 力 ) cycle Clockを 停 止 させPLL 動 作 に 切 り 替 え 16 cycle 16 cycle 200 cycle 内 部 周 辺 機 能 リセット CPU & HOST-I/Fリセット 両 方 解 除 されるとリセット 解 除 シーケンスを 開 始 リセットシーケンス スタンバイ 図 2.2 パワーON 時 のリセットタイミングチャート SRAM 初 期 化 /PLLロック 待 ち 内 部 周 辺 機 能 のリセット 解 除 PLL 出 力 切 換 CPU & HOST-I/Fリセット 解 除 同 期 リセット 周 辺 機 能 CPU & HOST-I/F リセット 解 除 Reset 解 除 内 部 周 辺 機 能 リセット RSTOUTZ ( 端 子 出 力 ) CPU & HOST-I/Fリセット 両 方 解 除 されるとリセット 解 除 シーケンスを 開 始 リセットシーケンス スタンバイ SRAM 初 期 化 /PLLロック 待 ち 内 部 周 辺 機 能 のリセット 解 除 PLL 出 力 切 換 CPU & HOST-I/Fリセット 解 除 同 期 リセット 周 辺 機 能 CPU & HOST-I/F リセット 解 除 Reset 解 除 図 2.2 パワーON 時 のリセットタイミングチャート (c) Renesas Electronics Corporation. All rights reserved. Page 4 of 39

5 3. 4. バス 構 成 表 4.1 R-IN32M3 の AHB 内 部 バス のラウンドロビン(alternate) 表 記 修 正 備 考 及 び 注 を 修 正 (p.17) 表 4.1 R-IN32M3 の AHB 内 部 バス スレーブ マスタ リアルタイム ポート 用 DMAC ホスト CPU 高 (デフォルト 優 先 順 位 ) 低 Cortex-M3 CPU D コード バス Cortex-M3 CPU システム バス 汎 用 DMAC Cortex-M3 CPU I コード バス 優 先 順 位 判 定 方 式 データ RAM - - ラウンドロビン 注 3 (alternate) 命 令 RAM - 固 定 優 先 順 位 バッファ RAM ラウンドロビン 注 4 (fair) 外 部 メモリ - ラウンドロビン 注 3 (alternate) シリアル ラウンドロビン - - 注 4 フラッシュ ROM (fair) 注 6 ラウンドロビン Ether MAC - - 注 3 (alternate) APB 内 蔵 ラウンドロビン 注 注 3 周 辺 機 能 (alternate) リアルタイム ラウンドロビン - - 注 3 ポート (alternate) 汎 用 ポート - - ラウンドロビン 注 4 (fair) 注 2 H-RTOS リアルタイム ポート 用 注 5 DMAC 注 5 汎 用 DMAC 備 考 :アクセス 可 -:アクセス 不 可 注 1. 内 蔵 タイマ シリアル インタフェース 等 が 該 当 します それぞれの 略 号 名 称 は TAUJ2, DT, UARTE, CSIH, IICB, AFC です 2. ハードウェア リアルタイム OS です 3. RR(alternate): 固 定 優 先 付 きラウンドロビン 4. RR(fair):ラウンドロビン 5. それぞれの DMA コントローラのレジスタ 領 域 6. R-IN32M3 シリーズの 各 製 品 によって 対 象 となる 機 能 が 異 なります R-IN32M3-EC EtherCAT R-IN32M3-CL CC-Link IE Field Network 表 4.1 R-IN32M3 の AHB 内 部 バス スレーブ マスタ リアルタイム ポート 用 DMAC ホスト CPU 高 (デフォルト 優 先 順 位 ) 低 Cortex-M3 CPU D コード バス Cortex-M3 CPU システム バス 汎 用 DMAC Cortex-M3 CPU I コード バス 優 先 順 位 判 定 方 式 データ RAM - - ラウンドロビン 注 3 (alternate) 命 令 RAM - 固 定 優 先 順 位 バッファ RAM ラウンドロビン 注 4 (fair) 外 部 メモリ - ラウンドロビン 注 3 (alternate) シリアル ラウンドロビン - - 注 4 フラッシュ ROM (fair) 注 6 ラウンドロビン Ether MAC - - 注 3 (alternate) APB 内 蔵 ラウンドロビン 注 注 3 周 辺 機 能 (alternate) リアルタイム ラウンドロビン - - 注 3 ポート (alternate) 汎 用 ポート - - ラウンドロビン 注 3 (alternate) 注 2 H-RTOS リアルタイム ポート 用 注 5 DMAC 注 5 汎 用 DMAC 同 期 式 バースト アクセス MEMC 備 考 :alternate 指 定 (ラウンドロビン(alternate)) 時 の 固 定 最 優 先 :アクセス 可 -:アクセス 不 可 注 1. 内 蔵 タイマ シリアル インタフェース システム レジスタ 等 が 該 当 します なお ホスト CPU からアクセス 可 能 な 領 域 は システム レジスタのみとなります 2. ハードウェア リアルタイム OS です 3. RR(alternate): 固 定 優 先 付 きラウンドロビン 固 定 的 に 最 優 先 とするマスタ/スレーブを 1 つ 指 定 することができ それ 以 外 はラウンドロビン 方 式 となる アービトレーション 方 式 4. RR(fair):ラウンドロビン 5. それぞれの DMA コントローラのレジスタ 領 域 6. R-IN32M3 シリーズの 各 製 品 によって 対 象 となる 機 能 が 異 なります R-IN32M3-EC EtherCAT R-IN32M3-CL CC-Link IE Field Network 黄 色 ハッチング 部 分 以 外 の 変 更 箇 所 は 表 記 統 一 (c) Renesas Electronics Corporation. All rights reserved. Page 5 of 39

6 Cortex-M3 のバス 占 有 4.1 Cortex-M3 のバス 占 有 を 追 加 (p. 18) 記 載 なし 4.1 Cortex-M3 のバス 占 有 R-IN32M3 シリーズ 搭 載 の Cortex-M3 は 同 一 メモリ 内 でデータコピーを 連 続 で 行 っている 場 合 その 期 間 Cortex-M3 が 不 定 長 バースト 転 送 を 行 いバスを 占 有 し 他 のマスタからのアクセスが 待 たされます 他 のマスタが 待 たされる 期 間 は Cortex-M3 の 連 続 アクセス 時 間 に 依 存 しま す 他 のマスタからのアクセスが 待 たされる 期 間 を 短 縮 したい 場 合 は CPU バス 動 作 モード レジスタ(CPUBUSMD)の 設 定 を 行 い Cortex-M3 の 転 送 をシングル 転 送 へ 変 更 することで Cortex-M3 からの 連 続 アクセス 中 も 他 のバスマスタからのアクセスが 可 能 になります (c) Renesas Electronics Corporation. All rights reserved. Page 6 of 39

7 イーサネット インタフェースの 構 成 PHY 関 連 の 補 足 説 明 を 追 記 図 7.1 イーサネット インタフェース 周 辺 構 成 図 (R-IN32M3-EC) に PHYMD レジスタを 追 加 (p.29) イーサネット インタフェースの 構 成 イーサネット インタフェースを 選 択 する 制 御 レジスタと 制 御 対 象 の 構 成 を 以 下 に 示 します 構 成 は R-IN32M3-EC と R-IN32M3-CL で 異 なります 図 中 の 制 御 レジスタの 説 明 は 後 述 します R-IN32M3-EC EtherCAT Slave Controller MDC MDIO MDC MDIO MII MII MII Selector I/O Buffer I/O Buffer MDC MDIO MII 10/100M PHY Media I/F Port イーサネット インタフェースの 構 成 イーサネット インタフェースを 選 択 する 制 御 レジスタと 制 御 対 象 の 構 成 を 以 下 に 示 します 構 成 は R-IN32M3-EC と R-IN32M3-CL で 異 なります 図 中 の 制 御 レジスタの 説 明 は 後 述 します イーサネット PHY 関 連 レジスタの 詳 細 については R-IN32M3-EC ユーザーズ マニュアル を 参 照 してください R-IN32M3-EC EtherCAT Slave Controller MDC MDIO MDC MDIO MII MII MII Selector I/O Buffer I/O Buffer MDC MDIO MII 10/100M PHY Media I/F Port 0 ETHSMTC MDCCFG MACSEL ETHSMD ETHPHYLNK MACSEL ETHDRCTRL MDCCFG MACSEL ETHSMTC ETHSMD ETHPHYLNK MACSEL ETHDRCTRL PHYMD Giga-bit Ether MAC Selector GMII Ethernet Switch MII MII Selector I/O Buffer MII 10/100M PHY Media I/F Port 1 Giga-bit Ether MAC Selector GMII Ethernet Switch MII MII Selector I/O Buffer MII 10/100M PHY Media I/F Port 1 図 7.1 イーサネット インタフェース 周 辺 構 成 図 (R-IN32M3-EC) 図 7.1 イーサネット インタフェース 周 辺 構 成 図 (R-IN32M3-EC) (c) Renesas Electronics Corporation. All rights reserved. Page 7 of 39

8 (1) 受 信 フレーム 情 報 MARSTAT[2:0]の 説 明 を 修 正 (p.65) (1) 受 信 フレーム 情 報 受 信 フレーム 情 報 の 各 フィールドの 説 明 を 以 下 に 示 します (1) 受 信 フレーム 情 報 受 信 フレーム 情 報 の 各 フィールドの 説 明 を 以 下 に 示 します 項 目 SESSION_ID[15:0] MARSTAT[2:0] IPNG TCPNG IPV6NG OUT_OF_LIST TYPEIP MAACL PPPOE VTAG RX_ORD[12:0] RX_EOB[1:0] MAR[4:0] MARBR MARMLT MARIND MARNOTMT TOOLONG TOOSHORT FIFOFULL NBLERR CRCERR 説 明 1 のとき PPPoE Session Stage の Session ID を 示 します MARSTAT[2]: 1 のとき Individual Address MARSTAT[1]: 1 のとき Multicast Address MARSTAT[0]: 1 のとき Broadcast Address 1 のとき IPv4 ヘッダのチェックサムが TCPIP アクセラレータの 計 算 結 果 と 合 わないことを 示 しま す 1 のとき TCP または UDP ヘッダのチェックサムが TCPIP アクセラレータの 計 算 結 果 と 合 わない ことを 示 します 1 のとき IPv6 拡 張 ヘッダの 解 析 に 失 敗 したことを 示 します 1 のとき IPv6 の 場 合 拡 張 ヘッダリスト 外 のプロトコル 番 号 を 検 出 したことを 示 します 1 のとき IP パケットであることを 示 します 1 のとき 802.3(LLC/SNAP)のパケットを 示 します 1 のとき PPPoE のパケットを 示 します 1 のとき VTAG 付 きパケットを 示 します 注 Ethernet Frame のワード 数 注 このフレームの 最 後 のワード 内 で 有 効 なバイトを 示 します 00:1byte 有 効 01:2byte 有 効 10:3byte 有 効 11:4byte 有 効 MAR[4:1]: 未 使 用 (0 固 定 ) MAR[0]:Pause Packet の 宛 先 アドレスの 受 信 を 示 します 1 のとき 受 信 フレームが Broadcast アドレスであることを 示 します 1 のとき 受 信 フレームが Multicast アドレスであることを 示 します 1 のとき 受 信 フレームが MAC アドレス レジスタに 登 録 されたアドレスのパケットであることを 示 します 受 信 フレームが 本 ステーション 向 けアドレスでないときに 1 になります 1 のとき 受 信 フレームが 規 定 される 最 大 フレーム 長 (1518 オクテット)より 長 いフレームであるこ とを 示 します 1 のとき 受 信 フレームが 規 定 される 最 少 フレーム 長 (64 オクテット)より 短 いフレームであること を 示 します 本 MAC では TOOSHORT パケットは 自 動 的 に 破 棄 されるため TOOSHORT が 1 に なるパケットを 受 信 することはありません 1 のとき 受 信 FIFO が Full であることを 示 します 1 のとき 受 信 フレーム 中 のワードに 符 号 化 エラーなどがあることを 示 します 1 のとき 受 信 フレームが CRC エラーであることを 示 します 項 目 SESSION_ID[15:0] MARSTAT[2:0] IPNG TCPNG IPV6NG OUT_OF_LIST TYPEIP MAACL PPPOE VTAG RX_ORD[12:0] RX_EOB[1:0] MAR[4:0] MARBR MARMLT MARIND MARNOTMT TOOLONG TOOSHORT FIFOFULL NBLERR CRCERR 説 明 1 のとき PPPoE Session Stage の Session ID を 示 します MARSTAT[2]: 1 のとき Broadcast Address MARSTAT[1]: 1 のとき Multicast Address MARSTAT[0]: 1 のとき Individual Address 1 のとき IPv4 ヘッダのチェックサムが TCPIP アクセラレータの 計 算 結 果 と 合 わないことを 示 しま す 1 のとき TCP または UDP ヘッダのチェックサムが TCPIP アクセラレータの 計 算 結 果 と 合 わない ことを 示 します 1 のとき IPv6 拡 張 ヘッダの 解 析 に 失 敗 したことを 示 します 1 のとき IPv6 の 場 合 拡 張 ヘッダリスト 外 のプロトコル 番 号 を 検 出 したことを 示 します 1 のとき IP パケットであることを 示 します 1 のとき 802.3(LLC/SNAP)のパケットを 示 します 1 のとき PPPoE のパケットを 示 します 1 のとき VTAG 付 きパケットを 示 します 注 Ethernet Frame のワード 数 注 このフレームの 最 後 のワード 内 で 有 効 なバイトを 示 します 00:1byte 有 効 01:2byte 有 効 10:3byte 有 効 11:4byte 有 効 MAR[4:1]: 未 使 用 (0 固 定 ) MAR[0]:Pause Packet の 宛 先 アドレスの 受 信 を 示 します 1 のとき 受 信 フレームが Broadcast アドレスであることを 示 します 1 のとき 受 信 フレームが Multicast アドレスであることを 示 します 1 のとき 受 信 フレームが MAC アドレス レジスタに 登 録 されたアドレスのパケットであることを 示 します 受 信 フレームが 本 ステーション 向 けアドレスでないときに 1 になります 1 のとき 受 信 フレームが 規 定 される 最 大 フレーム 長 (1518 オクテット)より 長 いフレームであるこ とを 示 します 1 のとき 受 信 フレームが 規 定 される 最 少 フレーム 長 (64 オクテット)より 短 いフレームであること を 示 します 本 MAC では TOOSHORT パケットは 自 動 的 に 破 棄 されるため TOOSHORT が 1 に なるパケットを 受 信 することはありません 1 のとき 受 信 FIFO が Full であることを 示 します 1 のとき 受 信 フレーム 中 のワードに 符 号 化 エラーなどがあることを 示 します 1 のとき 受 信 フレームが CRC エラーであることを 示 します (c) Renesas Electronics Corporation. All rights reserved. Page 8 of 39

9 (1) 動 作 モード 設 定 レジスタ (1) 動 作 モード 設 定 レジスタ に ETS10HDEN レジスタを 追 加 (p.71) (1) 動 作 モード 設 定 レジスタ レジスタ 名 略 号 アドレス イーサネット PHY LINK モード レジスタ ETHPHYLNK BASE+0614H イーサネット スイッチ マネージメント TAG 制 御 レジスタ ETHSMTC BASE+0680H イーサネット スイッチ 動 作 モード 設 定 レジスタ ETHSMD BASE+0684H (1) 動 作 モード 設 定 レジスタ レジスタ 名 略 号 アドレス イーサネット PHY LINK モード レジスタ ETHPHYLNK BASE+0614H イーサネット スイッチ マネージメント TAG 制 御 レジスタ ETHSMTC BASE+0680H イーサネット スイッチ 動 作 モード 設 定 レジスタ ETHSMD BASE+0684H ETHER SITCH 10Mbps/ 半 二 重 モード 設 定 レジスタ ETHS10HDEN BASE+060CH (c) Renesas Electronics Corporation. All rights reserved. Page 9 of 39

10 ETHER SITCH 10Mbps/ 半 二 重 モード 設 定 レジスタ(ETHS10HDEN) ETHER SITCH 10Mbps/ 半 二 重 モード 設 定 レジスタ(ETHS10HDEN) を 追 加 (p.77) 記 載 なし ETHER SITCH 10Mbps/ 半 二 重 モード 設 定 レジスタ(ETHS10HDEN) イーサネット スイッチを 使 用 し 10Mbps/ 半 二 重 通 信 を 行 う 時 に 送 信 時 にイーサネット PHY よりループバックする 受 信 フレームを 無 効 化 するレジスタです R-IN32M3-EC 搭 載 のイーサネット PHY は 10Mbps/ 半 二 重 送 信 時 に TX( 送 信 データ)を RX( 受 信 データ)にループバックします 本 LSI のイーサネット スイッチ 機 能 で 2 つのポートでループバックした 場 合 に 互 いのポート 間 で 転 送 を 繰 り 返 す 動 作 になり イーサネット の 送 受 信 が 正 常 に 行 われません 10Mbps/ 半 二 重 通 信 時 には 必 ず 本 レジスタの 対 象 ビットに 1 をセットして 使 用 してください ETHS 10HDEN アクセス 32 ビット/16 ビット 単 位 でリード/ライト 可 能 です 注 意 1. 本 レジスタは システム プロテクト コマンド レジスタ(SYSPCMD)を 用 いた 特 定 のシーケンスでプロテクトを 解 除 したときのみライト 可 能 です プロテクト 解 除 手 順 はシステム プロテクト コマンド レジスタ(SYSPCMD)を 参 照 し てください なお レジスタの 内 容 を 読 み 出 す 場 合 は 特 別 なシーケンスは 必 要 ありません 2. 受 信 フレームの 無 効 化 は イーサネット PHY が 10Mbps の 半 二 重 通 信 でリンクしているときにのみ 設 定 してください そ の 他 のリンク 状 態 時 に 設 定 した 場 合 正 常 な 受 信 フレームの 一 部 も 無 効 になる 可 能 性 があります アドレス BASE +060CH 初 期 値 ビット 位 置 ビット 名 意 味 Reserved(ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます ) 1 S10HDEN1 EtherPort1 から 送 信 時 にループバックする 受 信 フレームの 無 効 化 を 行 います 0: 無 効 化 無 し(10Mbps の 半 二 重 通 信 以 外 で 動 作 するときに 設 定 してください) 1: 無 効 化 あり(10Mbps の 半 二 重 通 信 で 動 作 するときのみ 設 定 してください) 0 S10HDEN0 EtherPort0 から 送 信 時 にループバックする 受 信 フレームの 無 効 化 を 行 います 0: 無 効 化 無 し(10Mbps の 半 二 重 通 信 以 外 で 動 作 するときに 設 定 してください) 1: 無 効 化 あり(10Mbps の 半 二 重 通 信 で 動 作 するときのみ 設 定 してください) S10HDEN1 S10HDEN H 備 考 1. 当 レジスタは R-IN32M3-EC 版 でのみ 対 応 しています 2. 当 レジスタは Rev.7 製 品 では 対 応 していません 旧 製 品 に 関 しては 1.1 R-IN32M3 シリーズの 型 名 一 覧 を 参 照 してください (c) Renesas Electronics Corporation. All rights reserved. Page 10 of 39

11 DLR ビーコンインターバル レジスタ (BEC_INTRVL) BECINTVAL ビットの 意 味 に 単 位 の 補 足 説 明 を 追 記 (p.128) DLR ビーコンインターバル レジスタ (BEC_INTRVL) ビーコンフレームの 間 隔 を 示 します ビーコンフレームのビーコンインターバル フィールドから 抽 出 されます 本 レジスタは 32 ビット 単 位 でリード アクセス 可 能 です BEC_ INTRVL アドレス 4007 E030H 初 期 値 BECINTVAL H R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R ビット 位 置 ビット 名 意 味 31-0 BECINTVAL ビーコンフレームの 間 隔 を 示 します 期 待 値 は 100 マイクロ 秒 から 100 ミリ 秒 の 範 囲 内 です 一 般 的 な 値 は 400 マイクロ 秒 です DLR ビーコンインターバル レジスタ (BEC_INTRVL) ビーコンフレームの 間 隔 を 示 します ビーコンフレームのビーコンインターバル フィールドから 抽 出 されます 本 レジスタは 32 ビット 単 位 でリード アクセス 可 能 です BEC_ INTRVL アドレス 4007 E030H 初 期 値 BECINTVAL H R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R ビット 位 置 ビット 名 意 味 31-0 BECINTVAL ビーコンフレームの 間 隔 を 示 します 単 位 はマイクロ 秒 [μsec]です 期 待 値 は 100 マイクロ 秒 から 100 ミリ 秒 の 範 囲 内 です 一 般 的 な 値 は 400 マイクロ 秒 です (c) Renesas Electronics Corporation. All rights reserved. Page 11 of 39

12 DLR ビーコン 不 正 タイムアウトタイマ レジスタ (INV_TMOUT) INVBECTMOUT ビットの 意 味 に 単 位 の 補 足 説 明 を 追 加 (p.130) DLR ビーコン 不 正 タイムアウトタイマ レジスタ (INV_TMOUT) 規 定 の 範 囲 外 のタイムアウトタイマ 値 を 示 します 既 定 の 範 囲 外 である 不 正 なタイムアウトタイマ 値 を 持 つビーコンフレームを 受 信 したと きに そのタイムアウトタイマ 値 が 抽 出 され 本 レジスタに 格 納 されます 本 レジスタは 32 ビット 単 位 でリード アクセス 可 能 です INV_ TMOUT アドレス 4007 E03CH 初 期 値 INVBECTMOUT H R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R ビット 位 置 ビット 名 意 味 31-0 INVBECTMOUT 既 定 の 範 囲 外 である 不 正 なタイムアウトタイマ 値 を 持 つフレームのタイムアウトタイマ 値 を 示 します 200 マイクロ 秒 から 500 ミリ 秒 の 範 囲 に 無 いビーコンタイムアウトタイマ 値 が 対 象 とな ります 範 囲 外 のビーコンタイムアウトタイマ 値 を 持 つフレームを 受 信 する 度 に 常 にこのレジ スタは 新 しい 値 に 更 新 されます IRQ_STAT_ACK レジスタのビット 11 が 1 にアサートされて いるとき 本 レジスタに 含 まれている 値 は 有 効 です DLR ビーコン 不 正 タイムアウトタイマ レジスタ (INV_TMOUT) 規 定 の 範 囲 外 のタイムアウトタイマ 値 を 示 します 既 定 の 範 囲 外 である 不 正 なタイムアウトタイマ 値 を 持 つビーコンフレームを 受 信 したと きに そのタイムアウトタイマ 値 が 抽 出 され 本 レジスタに 格 納 されます 本 レジスタは 32 ビット 単 位 でリード アクセス 可 能 です INV_ TMOUT アドレス 4007 E03CH 初 期 値 INVBECTMOUT H R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R ビット 位 置 ビット 名 意 味 31-0 INVBECTMOUT 既 定 の 範 囲 外 である 不 正 なタイムアウトタイマ 値 を 持 つフレームのタイムアウトタイマ 値 を 示 します 単 位 はマイクロ 秒 [μsec]です 200 マイクロ 秒 から 500 ミリ 秒 の 範 囲 に 無 いビーコンタ イムアウトタイマ 値 が 対 象 となります 範 囲 外 のビーコンタイムアウトタイマ 値 を 持 つフレーム を 受 信 する 度 に 常 にこのレジスタは 新 しい 値 に 更 新 されます IRQ_STAT_ACK レジスタのビ ット 11 が 1 にアサートされているとき 本 レジスタに 含 まれている 値 は 有 効 です (c) Renesas Electronics Corporation. All rights reserved. Page 12 of 39

13 バス サイズ 制 御 レジスタ(BSC) BSC レジスタの 初 期 値 を 注 1 に 修 正 (p.178) バス サイズ 制 御 レジスタ(BSC) BSC レジスタは チップ セレクト 信 号 ごとにアクセスするメモリに 対 するデータ バス 幅 を 設 定 します SBS3-SBS0 ビットはチップ セレクト 出 力 (CSZ3-CSZ0)に 対 応 しています BSC レジスタの 初 期 値 は BUS32EN 端 子 の 入 力 レベルにより 変 わります アクセス 32 ビット 単 位 でリード/ライト 可 能 です ビット 31-16, 15, 13,11,9 には 必 ず 0 を 設 定 してください 注 2 ビット 14, 12, 10, 8, 6, 4, 2, 0 には 必 ず 1 を 設 定 してください アドレス 400A 2004H 初 期 値 BSC H ビット 位 置 ビット 名 意 味 31-15, 13, - Reserved(ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます ) 11, 9 14, 12, 10, - Reserved(ライトは 1 を 書 き 込 んでください リードは 1 が 読 み 出 されます ) 8, 6, 4, 2, 0 7, 5, 3, 1 SBS3-SBS0 チップ セレクト 出 力 (CSZ3-CSZ0)ごとのデータ バス 幅 を 設 定 します 0:16 ビット 1:32 ビット SBS3 1 SBS2 1 SBS1 1 SBS バス サイズ 制 御 レジスタ(BSC) BSC レジスタは チップ セレクト 信 号 ごとにアクセスするメモリに 対 するデータ バス 幅 を 設 定 します SBS3-SBS0 ビットはチップ セレクト 出 力 (CSZ3-CSZ0)に 対 応 しています BSC レジスタの 初 期 値 は BUS32EN 端 子 の 入 力 レベルにより 変 わります アクセス 32 ビット 単 位 でリード/ライト 可 能 です ビット 31-16, 15, 13,11,9 には 必 ず 0 を 設 定 してください 注 2 ビット 14, 12, 10, 8, 6, 4, 2, 0 には 必 ず 1 を 設 定 してください アドレス 400A 2004H 初 期 値 BSC ビット 位 置 ビット 名 意 味 31-15, 13, - Reserved(ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます ) 11, 9 14, 12, 10, - Reserved(ライトは 1 を 書 き 込 んでください リードは 1 が 読 み 出 されます ) 8, 6, 4, 2, 0 7, 5, 3, 1 SBS3-SBS0 チップ セレクト 出 力 (CSZ3-CSZ0)ごとのデータ バス 幅 を 設 定 します 0:16 ビット 1:32 ビット SBS3 1 SBS2 1 SBS1 1 SBS0 1 注 1 注 意 1. BUS32EN 端 子 入 力 により 外 部 バス サイズは 下 記 のように 変 化 します BUS32EN 起 動 時 の 外 部 バス サイズ BSC レジスタ A1 端 子 の 動 作 D16-D31 端 子 の 動 作 0 16 ビット H A1 未 使 用 1 32 ビット 0000 FFFFH ロー レベル 出 力 D16-D もしくは 0 固 定 のビットに 対 して ほかの 値 を 上 書 きしないでください 変 更 した 場 合 の 動 作 保 証 はできません 注 1. BUS32EN 端 子 入 力 により 外 部 バス サイズは 下 記 のように 変 化 します BUS32EN 起 動 時 の 外 部 バス サイズ BSC レジスタ A1 端 子 の 動 作 D16-D31 端 子 の 動 作 0 16 ビット H A1 未 使 用 1 32 ビット 0000 FFFFH ロー レベル 出 力 D16-D31 注 2. 1 もしくは 0 固 定 のビットに 対 して ほかの 値 を 上 書 きしないでください 変 更 した 場 合 の 動 作 保 証 はできません (c) Renesas Electronics Corporation. All rights reserved. Page 13 of 39

14 メモリ アクセス タイミング 例 表 10.2 メモリ アクセス タイミング 例 一 覧 に 図 10.8 を 追 加 (p.222) 10.4 メモリ アクセス タイミング 例 ここでは 次 に 示 すメモリ アクセス タイミング 例 を 示 します 表 10.2 メモリ アクセス タイミング 例 一 覧 図 番 号 メモリ タイプ アクセス 条 件 ページ 図 10.4 非 同 期 SRAM リード セパレート ADVZ 有 効 221 図 10.5 非 同 期 SRAM リード セパレート ADVZ 無 効 222 図 10.6 PageROM リード セパレート ADVZ 有 効 223 図 10.7 非 同 期 SRAM リード マルチプレクス ADVZ 有 効 224 図 10.9 非 同 期 SRAM ライト セパレート ADVZ 有 効 226 図 非 同 期 SRAM ライト マルチプレクス ADVZ 有 効 E_TIME=0 227 図 非 同 期 SRAM ライト マルチプレクス ADVZ 有 効 E_TIME=1 228 図 同 期 SRAM リード セパレート ADVZ 有 効 229 図 同 期 SRAM リード マルチプレクス ADVZ 有 効 230 図 同 期 SRAM 4 バースト リード マルチプレクス ADVZ 有 効 231 図 同 期 SRAM ライト セパレート ADVZ 232 図 同 期 SRAM 8 バースト ライト セパレート ADVZ 233 図 同 期 SRAM ライト マルチプレクス ADVZ 有 効 234 図 同 期 SRAM 4 バースト ライト マルチプレクス ADVZ 有 効 235 図 同 期 SRAM 外 部 ウエイト タイミング メモリ アクセス タイミング 例 ここでは 次 に 示 すメモリ アクセス タイミング 例 を 示 します 表 10.2 メモリ アクセス タイミング 例 一 覧 図 番 号 メモリ タイプ アクセス 条 件 ページ 図 10.4 非 同 期 SRAM リード セパレート ADVZ 有 効 223 図 10.5 非 同 期 SRAM リード セパレート ADVZ 無 効 224 図 10.6 PageROM リード セパレート ADVZ 有 効 225 図 10.7 非 同 期 SRAM リード マルチプレクス ADVZ 有 効 226 図 10.8 非 同 期 SRAM ライト セパレート ADVZ 無 効 227 図 10.9 非 同 期 SRAM ライト セパレート ADVZ 有 効 228 図 非 同 期 SRAM ライト マルチプレクス ADVZ 有 効 E_TIME=0 229 図 非 同 期 SRAM ライト マルチプレクス ADVZ 有 効 E_TIME=1 230 図 同 期 SRAM リード セパレート ADVZ 有 効 231 図 同 期 SRAM リード マルチプレクス ADVZ 有 効 232 図 同 期 SRAM 4 バースト リード マルチプレクス ADVZ 有 効 233 図 同 期 SRAM ライト セパレート ADVZ 234 図 同 期 SRAM 8 バースト ライト セパレート ADVZ 235 図 同 期 SRAM ライト マルチプレクス ADVZ 有 効 236 図 同 期 SRAM 4 バースト ライト マルチプレクス ADVZ 有 効 237 図 同 期 SRAM 外 部 ウエイト タイミング 238 (c) Renesas Electronics Corporation. All rights reserved. Page 14 of 39

15 非 同 期 アクセス タイミング 図 10.4 非 同 期 SRAM セパレート リード アクセス(ADVZ 有 効 ) の ADVZ 端 子 を 修 正 (p.223) 非 同 期 アクセス タイミング 非 同 期 アクセス タイミング 内 部 分 周 バスクロック 内 部 分 周 バスクロック BUSCLK BUSCLK trc=2 ttr=1 trc=2 ttr=1 CSZn CSZn A27-A1 A27-A1 ADVZ ADVZ BENZ3-BENZ0 BENZ3-BENZ0 RSTBZ RSTBZ D31-D0 Read DATA D31-D0 Read DATA tceoe=1 tceoe=1 RDZ RDZ 図 10.4 非 同 期 SRAM セパレート リード アクセス(ADVZ 有 効 ) T_RC3-T_RC0 = 0010B(2 サイクル),T_TR2-T_TR0 = 001B(1 サイクル), T_CEOE2-T_CEOE0 = 001B(1 サイクル) 図 10.4 非 同 期 SRAM セパレート リード アクセス(ADVZ 有 効 ) T_RC3-T_RC0 = 0010B(2 サイクル),T_TR2-T_TR0 = 001B(1 サイクル), T_CEOE2-T_CEOE0 = 001B(1 サイクル) (c) Renesas Electronics Corporation. All rights reserved. Page 15 of 39

16 外 部 マイコン インタフェース 表 11.1 動 作 モード 設 定 端 子 による 外 部 マイコン インタフェース 機 能 を 追 加 (p.239) 11. 外 部 マイコン インタフェース 外 部 のホスト MPU から R-IN32M3 の 内 部 リソースを 利 用 するために 外 部 マイコン インタフェースを 設 けています 外 部 マイコン インタフェースは 外 部 メモリ インタフェースを 兼 用 しています MEMIFSEL 端 子 がハイ レベルのときに 外 部 マイコ ン インタフェースが 機 能 します MEMIFSEL 端 子 のレベルは 電 源 投 入 後 PONRZ RESETZ 端 子 のいずれか 遅 い 方 のリセット 解 除 まで に 確 定 してください ダイナミックな 切 り 替 えには 対 応 していません 外 部 マイコン インタフェースを 利 用 する 場 合 R-IN32M3 のブートは 外 部 マイコン ブート または シリアル フラッシュ ROM ブー トを 利 用 できます ただし 外 部 メモリ アクセス 機 能 ( 外 部 ROM/SRAM)は 利 用 できません 外 部 マイコン インタフェースは 非 同 期 SRAM インタフェースおよび 同 期 SRAM インタフェースに 対 応 しています HIFSYNC 端 子 のレ ベルがハイ レベルのときに 同 期 SRAM インタフェースとなり HIFSYNC がロー レベルのときに 非 同 期 SRAM インタフェースになります また 外 部 マイコン インタフェースは 大 容 量 のデータを 高 速 にアクセスできるように クロック 同 期 式 の 同 期 SRAM タイプ 転 送 をサポ ートします MEMIFSEL 端 子 および MEMCSEL 端 子 をハイ レベルにすることで 使 用 することができます 11. 外 部 マイコン インタフェース 外 部 のホスト MPU から R-IN32M3 の 内 部 リソースを 利 用 するために 外 部 マイコン インタフェースを 設 けています 外 部 マイコン インタフェースは 外 部 メモリ インタフェースを 兼 用 しています MEMIFSEL 端 子 がハイ レベルのときに 外 部 マイコ ン インタフェースが 機 能 します MEMIFSEL 端 子 のレベルは 電 源 投 入 後 PONRZ RESETZ 端 子 のいずれか 遅 い 方 のリセット 解 除 まで に 確 定 してください ダイナミックな 切 り 替 えには 対 応 していません 外 部 マイコン インタフェースを 利 用 する 場 合 R-IN32M3 のブートは 外 部 マイコン ブート または シリアル フラッシュ ROM ブー トを 利 用 できます ただし 外 部 メモリ アクセス 機 能 ( 外 部 ROM/SRAM)は 利 用 できません 外 部 マイコン インタフェースは 非 同 期 SRAM インタフェースおよび 同 期 SRAM インタフェースに 対 応 しています HIFSYNC 端 子 のレ ベルがハイ レベルのときに 同 期 SRAM インタフェースとなり HIFSYNC がロー レベルのときに 非 同 期 SRAM インタフェースになります また 外 部 マイコン インタフェースは 大 容 量 のデータを 高 速 にアクセスできるように クロック 同 期 式 の 同 期 SRAM タイプ 転 送 をサポ ートします MEMIFSEL 端 子 および MEMCSEL 端 子 をハイ レベルにすることで 使 用 することができます 表 11.1 動 作 モード 設 定 端 子 による 外 部 マイコン インタフェース 機 能 MEMIFSEL MEMCSEL HIFSYNC ADMUXMODE 機 能 ロー 外 部 マイコンからはアクセスできません ( 外 部 メモリ インタフェースの 動 作 モードとなります ) ハイ ロー ロー ロー 非 同 期 SRAM インタフェース モードとなります HBUSCLK へのバス クロックの 接 続 が 不 要 です ハイ 設 定 禁 止 ハイ ロー 同 期 SRAM インタフェース モードとなります 注 HBUSCLK へのバス クロックの 接 続 が 必 要 です ハイ 設 定 禁 止 ハイ ロー ロー 設 定 禁 止 ハイ 設 定 禁 止 ハイ ロー 設 定 禁 止 ハイ 同 期 式 SRAM タイプ 転 送 モードとなります 注. CC-Link IE Field にアクセスする 場 合 は 同 期 SRAM インタフェース モードに 設 定 する 必 要 があります (MEMIFSEL = ハイ MEMCSEL = ロー HIFSYNC = ハイ) (CC-Link IE Field は R-IN32M3-CL 版 にのみ 搭 載 しています ) (c) Renesas Electronics Corporation. All rights reserved. Page 16 of 39

17 メモリ MAP 図 11.1 外 部 マイコン インタフェース メモリ 空 間 に 注 3 を 追 加 (p.241) 11.1 メモリ MAP 外 部 マイコン インタフェースとして 2M バイト 空 間 用 意 されています 11.1 メモリ MAP 外 部 マイコン インタフェースとして 2M バイト 空 間 用 意 されています 内 部 SRAM 空 間 内 部 SRAM 空 間 1F FFFFH 1F FFFFH CC-Link IE Field Network 領 域 注 1 (256Kバイト) 13 FFFFH H 2Mバイト CC-Link IE Field Network 領 域 注 1 (256Kバイト) 13 FFFFH H 2Mバイト H H MCU 空 間 内 部 AHB 空 間 MCU 空 間 内 部 AHB 空 間 1F FFFFH H データRAM 領 域 (512Kバイト) 1F FFFFH H データRAM 領 域 (512Kバイト) 予 約 領 域 予 約 領 域 2Mバイト 13 FFFFH H 0F FFFFH 0F FF00H 0F C000H 0F BFFFH 0F B000H 0F AFFFH 0F A000H 0F 9FFFH 0F 8000H CC-Link IE Field Network 領 域 注 1 (256Kバイト) 外 部 マイコン インタフェース レジスタ 領 域 (256バイト) 予 約 領 域 CC-Link Slave 領 域 (4Kバイト) CC-Link Master I/O 領 域 (4Kバイト) CC-Link Masterメモリ 領 域 (8Kバイト) 予 約 領 域 CC-Link Slave 領 域 (4Kバイト) CC-Link Master I/O 領 域 (4Kバイト) CC-Link Masterメモリ 領 域 (8Kバイト) 400F FF00H 400F C000H 400F BFFFH 400F B000H 400F AFFFH 400F A000H 400F 9FFFH 400F 8000H 2Mバイト 13 FFFFH H 0F FFFFH 0F FF00H 0F C000H 0F BFFFH 0F B000H 0F AFFFH 0F A000H 0F 9FFFH 0F 8000H CC-Link IE Field Network 領 域 注 1 (256Kバイト) 外 部 マイコン インタフェース レジスタ 領 域 (256バイト) 予 約 領 域 CC-Link Slave 領 域 (4Kバイト) CC-Link Master I/O 領 域 (4Kバイト) CC-Link Masterメモリ 領 域 (8Kバイト) 予 約 領 域 CC-Link Slave 領 域 (4Kバイト) CC-Link Master I/O 領 域 (4Kバイト) CC-Link Masterメモリ 領 域 (8Kバイト) 400F FF00H 400F C000H 400F BFFFH 400F B000H 400F AFFFH 400F A000H 400F 9FFFH 400F 8000H 予 約 領 域 予 約 領 域 400E 0400H 400F 03FFH 予 約 領 域 予 約 領 域 400E 0400H 400F 03FFH 0E 3000H 0E 2FFFH 0E 0F80H 0D FFFFH 0D 0000H 0C FFFFH 0C 3000H Ether CAT 領 域 注 2 (64K-4Kバイト) 予 約 領 域 システム レジスタ 領 域 (64Kバイト) AHB 周 辺 レジスタ 領 域 ( 上 位 52Kバイト) Ether CAT 領 域 注 2 (64K-4Kバイト) APB 周 辺 レジスタ 領 域 ( 上 位 52Kバイト) 400E 3000H 400E 2FFFH 400E 0F80H 400E 0000H 400A FFFFH 400A 3000H 4Gバイト 0E 3000H 0E 2FFFH 0E 0F80H 0D FFFFH 0D 0000H 0C FFFFH 0C 3000H Ether CAT 領 域 注 2 Ether CAT 領 域 注 2 (64K-4Kバイト) (64K-4Kバイト) 予 約 領 域 システム レジスタ 領 域 (64Kバイト) AHB 周 辺 レジスタ 領 域 APB 周 辺 レジスタ 領 域 ( 上 位 52Kバイト) 注 3 ( 上 位 52Kバイト) 注 3 400E 3000H 400E 2FFFH 400E 0F80H 400E 0000H 400A FFFFH 400A 3000H 4Gバイト 0C 0000H 0B FFFFH H 予 約 領 域 命 令 RAM 領 域 (768Kバイト) システム レジスタ 領 域 (64Kバイト) 4001 FFFFH H 0C 0000H 0B FFFFH H 予 約 領 域 命 令 RAM 領 域 (768Kバイト) システム レジスタ 領 域 (64Kバイト) 4001 FFFFH H データRAM 領 域 (512Kバイト) 2007 FFFFH H データRAM 領 域 (512Kバイト) 2007 FFFFH H 図 11.1 外 部 マイコン インタフェース メモリ 空 間 予 約 領 域 命 令 RAM 領 域 (768Kバイト) 000D 2FFFH 000C 0000H 000B FFFFH H 図 11.1 外 部 マイコン インタフェース メモリ 空 間 予 約 領 域 命 令 RAM 領 域 (768Kバイト) 000D 2FFFH 000C 0000H 000B FFFFH H 注 1. R-IN32M3-CL のみ 搭 載 しています 2. R-IN32M3-EC のみ 搭 載 しています 注 1. R-IN32M3-CL のみ 搭 載 しています 2. R-IN32M3-EC のみ 搭 載 しています 3. MCU 空 間 からアクセス 可 能 な AHB 周 辺 レジスタ 領 域 は GPIO~ 同 期 式 バーストアクセス MEMC 制 御 レジスタ までの 上 位 52KB になります 詳 細 は R-IN32M3 シリーズ ユーザーズ マニュアル のメモリ マップを 参 照 してください (c) Renesas Electronics Corporation. All rights reserved. Page 17 of 39

18 R-IN32M3 の TAUJ2 の 特 徴 表 14.3 TAUJ2 の 割 り 込 みと 周 辺 機 能 への 要 求 の 接 続 先 に 記 載 追 加 (p.456) 表 14.3 TAUJ2 の 割 り 込 みと 周 辺 機 能 への 要 求 TAUJ2 の 割 り 込 み 信 号 機 能 接 続 先 TAUJ2I0 チャネル m 割 り 込 み 割 り 込 みコントローラ TAUJ2I0 DMA コントローラ トリガ 0(DTFR) タイマ キャプチャ トリガ 0(TTFR) リアルタイム ポート トリガ 0(RPTFR) TAUJ2I1 チャネル m 割 り 込 み 割 り 込 みコントローラ TAUJ2I1 DMA コントローラ トリガ 1(DTFR) タイマ キャプチャ トリガ 1(TTFR) リアルタイム ポート トリガ 1(RPTFR) TAUJ2I2 チャネル m 割 り 込 み 割 り 込 みコントローラ TAUJ2I2 DMA コントローラ トリガ 2(DTFR) タイマ キャプチャ トリガ 2(TTFR) リアルタイム ポート トリガ 2(RPTFR) TAUJ2I3 チャネル m 割 り 込 み 割 り 込 みコントローラ TAUJ2I3 DMA コントローラ トリガ 3(DTFR) タイマ キャプチャ トリガ 3(TTFR) リアルタイム ポート トリガ 3(RPTFR) 表 14.3 TAUJ2 の 割 り 込 みと 周 辺 機 能 への 要 求 TAUJ2 の 割 り 込 み 信 号 機 能 接 続 先 TAUJ2I0 チャネル 0 割 り 込 み 割 り 込 みコントローラ TAUJ2I0 DMA コントローラ トリガ(DTFRTDFTR) TAUJ2I1 チャネル 1 割 り 込 み 割 り 込 みコントローラ TAUJ2I1 DMA コントローラ トリガ(DTFRTDFTR) TAUJ2I2 チャネル 2 割 り 込 み 割 り 込 みコントローラ TAUJ2I2 DMA コントローラ トリガ(DTFRTDFTR) TAUJ2I3 チャネル 3 割 り 込 み 割 り 込 みコントローラ TAUJ2I3 DMA コントローラ トリガ(DTFRTDFTR) 黄 色 ハッチング 部 分 以 外 の 変 更 箇 所 は 表 記 統 一 (c) Renesas Electronics Corporation. All rights reserved. Page 18 of 39

19 機 能 一 覧 表 14.4 TAUJ2 動 作 機 能 一 覧 に 外 部 イベントカウント 機 能 を 追 加 (p.457) 表 14.4 TAUJ2 動 作 機 能 一 覧 チャネル 単 体 動 作 機 能 動 作 機 能 インターバル タイマ 機 能 TAUJ2TTINm 入 力 インターバル タイマ 機 能 ディレイ カウント 機 能 TAUJ2TTINm 入 力 パルス 間 隔 測 定 機 能 TAUJ2TTINm 入 力 信 号 幅 測 定 機 能 チャネル 連 動 動 作 機 能 PM 出 力 機 能 機 能 説 明 一 定 間 隔 ごとに 割 り 込 みを 出 力 します 一 定 間 隔 ごとまたは, 外 部 入 力 の 有 効 エッジにより 割 り 込 みを 出 力 します 外 部 入 力 の 有 効 入 力 エッジに 対 して, 一 定 の 遅 延 を 付 加 した 割 り 込 みを 出 力 します 外 部 入 力 信 号 の 入 力 間 隔 の 時 間 を 測 定 します 外 部 入 力 信 号 の 信 号 幅 を 測 定 します PM 波 形 を 出 力 します 表 14.4 TAUJ2 動 作 機 能 一 覧 動 作 機 能 機 能 説 明 チャネル 単 体 動 作 機 能 インターバル タイマ 機 能 一 定 間 隔 ごとに 割 り 込 みを 出 力 します TAUJ2TTINm 入 力 インターバル タイマ 機 能 一 定 間 隔 ごとまたは, 外 部 入 力 の 有 効 エッジにより 割 り 込 みを 出 力 します ディレイ カウント 機 能 外 部 入 力 の 有 効 入 力 エッジに 対 して, 一 定 の 遅 延 を 付 加 した 割 り 込 みを 出 力 します TAUJ2TTINm 入 力 パルス 間 隔 測 定 機 能 外 部 入 力 信 号 の 入 力 間 隔 の 時 間 を 測 定 します TAUJ2TTINm 入 力 信 号 幅 測 定 機 能 外 部 入 力 信 号 の 信 号 幅 を 測 定 します 外 部 イベントカウント 機 能 イベントタイマとして 使 用 し 外 部 入 力 の 有 効 入 力 エッ ジを 検 出 して 割 り 込 みを 出 力 します チャネル 連 動 動 作 機 能 PM 出 力 機 能 PM 波 形 を 出 力 します (c) Renesas Electronics Corporation. All rights reserved. Page 19 of 39

20 (3) TAUJ2 チャネル モード OS レジスタ(TAUJ2CMORm) TAUJ2CMORm レジスタ TAUJ2CCS ビット TAUJ2MD ビットの 意 味 を 修 正 (p ) (3) TAUJ2 チャネル モード OS レジスタ(TAUJ2CMORm) このレジスタは チャネル m の 動 作 を 制 御 します アクセス 16 ビット 単 位 でリード/ライト 可 能 であり ただし,ライトするときは TAUJ2TE.TAUJ2TEm = 0 のときに 行 ってください TAUJ2 CMORm (1/4) アドレス 初 期 値 4000 TAUJ2 TAUJ2 TAUJ2 TAUJ2MAS TAUJ2STS[2:0] 0 TAUJ2MD[4:0] 0080H 0000H CKS[1:0] CCS[1:0] COS[1:0] + m 4H R ビット 位 置 ビット 名 意 味 15, 14 TAUJ2CKS[1:0] 動 作 クロックを 選 択 します 動 作 クロックは カウント クロックとして 使 用 します TAUJ2TTINm 入 力 エッジ 検 出 回 路 で 使 用 TAUJ2CMORm.TAUJ2CCS[1:0]ビットの 設 定 により カウント クロックとして 使 用 (3) TAUJ2 チャネル モード OS レジスタ(TAUJ2CMORm) このレジスタは チャネル m の 動 作 を 制 御 します アクセス 16 ビット 単 位 でリード/ライト 可 能 であり ただし,ライトするときは TAUJ2TE.TAUJ2TEm = 0 のときに 行 ってください TAUJ2 CMORm (1/4) アドレス 初 期 値 4000 TAUJ2 TAUJ2 TAUJ2 TAUJ2MAS TAUJ2STS[2:0] 0 TAUJ2MD[4:0] 0080H 0000H CKS[1:0] CCS[1:0] COS[1:0] + m 4H R ビット 位 置 ビット 名 意 味 15, 14 TAUJ2CKS[1:0] 動 作 クロックを 選 択 します 動 作 クロックは カウント クロックとして 使 用 します TAUJ2TTINm 入 力 エッジ 検 出 回 路 で 使 用 TAUJ2CMORm.TAUJ2CCS[1:0]ビットの 設 定 により カウント クロックとして 使 用 TAUJ2CKS1 TAUJ2CKS0 プリスケーラ 出 力 選 択 TAUJ2CKS1 TAUJ2CKS0 プリスケーラ 出 力 選 択 0 0 CK0 0 1 CK1 1 0 CK2 1 1 CK3 13, 12 TAUJ2CCS[1:0] TAUJ2CNTm カウンタのカウント クロックを 選 択 します TAUJ2CCS1 TAUJ2CCS0 カウント クロック 選 択 0 0 TAUJ2CMORm.TAUJ2CKS[1:0]で 指 定 した プリスケーラ 出 力 1 0 設 定 禁 止 TAUJ2MAS チャネル 連 動 動 作 時 に そのチャネルがマスタ チャネルかスレーブ チャネルかを 指 定 します 0:スレーブ 1:マスタ このビット 設 定 は 偶 数 チャネルに 対 してのみ 有 効 です 奇 数 チャネルは 0 に 固 定 されています 0 0 CK0 0 1 CK1 1 0 CK2 1 1 CK3 13, 12 TAUJ2CCS[1:0] TAUJ2CNTm カウンタのカウント クロックを 選 択 します TAUJ2CCS1 TAUJ2CCS0 カウント クロック 選 択 0 0 TAUJ2CMORm.TAUJ2CKS[1:0]で 指 定 し た プリスケーラ 出 力 0 1 TAUJ2TTINm 入 力 信 号 の 有 効 エッジ 1 0 設 定 禁 止 TAUJ2MAS チャネル 連 動 動 作 時 に そのチャネルがマスタ チャネルかスレーブ チャネルかを 指 定 します 0:スレーブ 1:マスタ このビット 設 定 は 偶 数 チャネルに 対 してのみ 有 効 です 奇 数 チャネルは 0 に 固 定 されています (c) Renesas Electronics Corporation. All rights reserved. Page 20 of 39

21 (3) TAUJ2 チャネル モード OS レジスタ(TAUJ2CMORm) TAUJ2CMORm レジスタ TAUJ2CCS ビット TAUJ2MD ビットの 意 味 を 修 正 (p ) 続 き (4/4) (4/4) ビット 位 置 ビット 名 意 味 5 - Reserved(0 が 読 み 出 されます ) 4-0 TAUJ2MD[4:0] 動 作 モードを 指 定 します TAUJ 2 MD4 TAUJ 2MD3 TAUJ 2 MD2 TAUJ 2 MD1 TAUJ 2 MD0 機 能 説 明 /0 インターバル タイマ モード /0 設 定 禁 止 /0 キャプチャ モード /0 設 定 禁 止 /0 ワンカウント モード /0 設 定 禁 止 キャプチャ&ワンカウント モード /0 設 定 禁 止 /0 カウント キャプチャ モード /0 設 定 禁 止 キャプチャ&ゲート カウント モード ビット 位 置 ビット 名 意 味 5 - Reserved(0 が 読 み 出 されます ) 4-0 TAUJ2MD[4:0] 動 作 モードを 指 定 します TAUJ 2 MD4 TAUJ 2MD3 TAUJ 2 MD2 TAUJ 2 MD1 TAUJ 2 MD0 機 能 説 明 /0 インターバル タイマ モード /0 設 定 禁 止 /0 キャプチャ モード /0 イベントカウントモード /0 ワンカウント モード /0 設 定 禁 止 キャプチャ&ワンカウント モード /0 設 定 禁 止 /0 カウント キャプチャ モード /0 設 定 禁 止 キャプチャ&ゲート カウント モード モード インターバル タイマ モード キャプチャ モード カウント キャプチャ モード ワンカウント モード モード キャプチャ&ワンカウント モード キャプチャ&ゲート カウント モード TAUJ2MD0 ビットの 役 割 カウント 動 作 開 始 時 (スタート トリガ 入 力 時 )に INTTAUJ2Im 信 号 を 出 力 するかどう かを 指 定 します 0:INTTAUJ2Im を 出 力 しない 1:INTTAUJ2Im を 出 力 する カウント 中 のスタート トリガ 検 出 を 許 可 / 禁 止 します 0: 禁 止 1: 許 可 TAUJ2MD0 ビットの 役 割 このビットは 0 に 設 定 する 必 要 があります 0:INTTAUJ2Im 発 生 禁 止 モード インターバル タイマ モード キャプチャ モード カウント キャプチャ モード イベントカウントモード ワンカウント モード モード キャプチャ&ワンカウント モード キャプチャ&ゲート カウント モード TAUJ2MD0 ビットの 役 割 カウント 動 作 開 始 時 (スタート トリガ 入 力 時 )に INTTAUJ2Im 信 号 を 出 力 するかどうかを 指 定 します 0:INTTAUJ2Im を 出 力 しない 1:INTTAUJ2Im を 出 力 する このビットは 0 (カウント 動 作 開 始 時 に INTTAUJ2Im 信 号 を 出 力 しない)に 設 定 して 下 さい カウント 中 のスタート トリガ 検 出 を 許 可 / 禁 止 します 0: 禁 止 1: 許 可 TAUJ2MD0 ビットの 役 割 このビットは 0 に 設 定 する 必 要 があります 0:INTTAUJ2Im 発 生 禁 止 (c) Renesas Electronics Corporation. All rights reserved. Page 21 of 39

22 外 部 イベントカウント 機 能 外 部 イベントカウント 機 能 を 追 加 (p ) 記 載 なし 外 部 イベントカウント 機 能 (1) 概 要 (a) 概 要 この 機 能 は イベントタイマとして 使 用 します 特 定 数 の TAUJ2TTINm 入 力 有 効 エッジを 検 出 すると 割 り 込 み(INTTAUJ2Im)を 発 生 しま す (b) 前 提 条 件 動 作 モードはイベントカウントモードに 設 定 する 必 要 があります( 表 外 部 イベントカウント 機 能 の TAUJ2CMORm レジスタの 内 容 参 照 ) この 機 能 では TAUJ2TTOUTm は 使 用 しません (c) 機 能 説 明 チャネルトリガビット(TAUJ2TS.TAUJ2TSm)を 1 に 設 定 すると カウンタ 動 作 が 許 可 されます これにより TAUJ2TE.TAUJ2TEm = 1 となり カウントが 可 能 になります カウントが 開 始 されると TAUJ2CDRm の 現 在 値 が TAUJ2CNTm にロードされます 有 効 な TAUJ2TTINm 入 力 エッジを 検 出 すると TAUJ2CNTm 値 はデクリメントされます TAUJ2CNTm は 有 効 な TAUJ2TTINm 入 力 エッ ジが 検 出 されるかカウントが 再 開 するまでこの 値 を 保 持 します 有 効 エッジが TAUJ2CDRm + 1 検 出 されると INTTAUJ2Im が 発 生 します その 後 TAUJ2CDRm 値 を TAUJ2CNTm にロードし 以 降 動 作 を 継 続 します TAUJ2TT.TAUJ2TTm を 1 に 設 定 すると カウンタ 動 作 を 停 止 できます これにより TAUJ2TE.TAUJ2TEm は 0 に 設 定 されます TAUJ2TS.TAUJ2TSm を 1 に 設 定 すると カウンタ 動 作 を 再 開 できます カウント 中 に TAUJ2TS.TAUJ2TSm を 1 に 設 定 すると いったん 停 止 せずにカウントを 再 開 できます( 強 制 リスタート) TAUJ2CDRm 値 は 任 意 のタイミングで 書 き 換 え 可 能 で 変 更 後 の 値 はカウンタが 次 にダウンカウントを 開 始 するときに 適 用 されます (d) 条 件 トリガとして 使 用 するエッジの 種 類 は TAUJ2CMURm.TAUJ2TIS[1:0]ビットで 設 定 します TAUJ2CMURm.TAUJ2TIS[1:0] = 00B のときは 立 ち 下 がりエッジがカウントされます TAUJ2CMURm.TAUJ2TIS[1:0] = 01B のときは 立 ち 上 がりエッジがカウントされます TAUJ2CMURm.TAUJ2TIS[1:0] = 10B のときは 両 エッジがカウントされます (2) 算 出 式 INTTAUJ2Im 発 生 前 に 検 出 される 有 効 エッジ 数 = TAUJ2CDRm + 1 (c) Renesas Electronics Corporation. All rights reserved. Page 22 of 39

23 外 部 イベントカウント 機 能 外 部 イベントカウント 機 能 を 追 加 (p ) 続 き 記 載 なし (3) ブロック 図 と 基 本 タイミング 図 上 位 チャネルからのトリガ マスタからのスタート トリガ 一 斉 書 き 換 え マスタからのINT 信 号 上 位 チャネルからのトリガ TAUJ2nTRO. 上 位 チャネルからのINT 信 号 TAUJ2nTROm CK3-0 TAUJ2nTS.TAUJ2nTSm TAUJ2TTINm エッジ セレクタ クロック セレクタ トリガ セレクタ カウント クロック TAUJ2nCNTm スタート& キャプチャ トリガ TAUJ2nCDRm TAUJ2nTO. TAUJ2nTOm 下 位 チャネルからのトリガ INTTAUJ2nIm TAUJ2TTOUTm INTTAUJ2nIm 図 外 部 イベントカウント 機 能 のブロック 図 基 本 タイミング 図 での 設 定 は 次 のようになっています 立 ち 上 がりエッジ 検 出 (TAUJ2CMURm.TAUJ2TIS[1:0] = 01B) 図 外 部 イベントカウント 機 能 の 基 本 タイミング 図 (c) Renesas Electronics Corporation. All rights reserved. Page 23 of 39

24 外 部 イベントカウント 機 能 外 部 イベントカウント 機 能 を 追 加 (p ) 続 き 記 載 なし (4) レジスタ 設 定 (a) TAUJ2CMORm TAUJ2CKS TAUJ2CCS TAUJ2 TAUJ2STS TAUJ2COS 0 TAUJ2MD[4:1] TAUJ2MD0 [1:0] [1:0] MAS [2:0] [1:0] 表 外 部 イベントカウント 機 能 の TAUJ2CMORm レジスタの 内 容 ビット 位 置 ビット 名 機 能 TAUJ2CKS[1:0] 動 作 クロックの 選 択 00:プリスケーラ 出 力 CK0 01:プリスケーラ 出 力 CK1 10:プリスケーラ 出 力 CK2 11:プリスケーラ 出 力 CK TAUJ2CCS[1:0] 01: 有 効 な TAUJ2TTINm 入 力 エッジをカウント クロックとして 使 用 11 TAUJ2MAS 0: 単 体 動 作 0 を 設 定 10-8 TAUJ2STS[2:0] 000:ソフトウェアでカウンタをトリガ 7-6 TAUJ2COS[1:0] 00: 未 使 用 00 を 設 定 5 Reserved リードした 場 合 はリセット 後 の 値 が 読 めます ライトする 場 合 はリセット 後 の 値 を 書 いてください 4-1 TAUJ2MD[4:1] 0011:イベントカウントモード 0 TAUJ2MD0 0: 動 作 開 始 時 に INTTAUJ2Im が 発 生 しない (b) TAUJ2CMURm TAUJ2TIS[1:0] 表 外 部 イベントカウント 機 能 の TAUJ2CMURm レジスタの 内 容 ビット 位 置 ビット 名 機 能 7-2 Reserved リードした 場 合 はリセット 後 の 値 が 読 めます ライトする 場 合 はリセット 後 の 値 を 書 いてください 1-0 TAUJ2TIS[1:0] 00: 立 ち 下 がりエッジ 検 出 01: 立 ち 上 がりエッジ 検 出 10: 両 エッジ 検 出 (c) チャネル 出 力 モード この 機 能 ではチャネル 出 力 モードを 使 用 しません (c) Renesas Electronics Corporation. All rights reserved. Page 24 of 39

25 外 部 イベントカウント 機 能 外 部 イベントカウント 機 能 を 追 加 (p ) 続 き 記 載 なし (d) 一 斉 書 き 換 え 一 斉 書 き 換 えレジスタ(TAUJ2RDE TAUJ2RDS TAUJ2RDM TAUJ2RDC)は 外 部 イベントカウント 機 能 では 使 用 できません したが って これらのレジスタは 0 に 設 定 する 必 要 があります 表 外 部 イベントカウント 機 能 の 一 斉 書 き 換 え 設 定 ビット 名 TAUJ2RDE.TAUJ2RDEm TAUJ2RDS.TAUJ2RDSm TAUJ2RDM.TAUJ2RDMm TAUJ2RDC.TAUJ2RDCm 設 定 0: 一 斉 書 き 換 え 禁 止 0: 一 斉 書 き 換 え 禁 止 時 (TAUJ2RDE.TAUJ2RDEm = 0) 0 を 設 定 (5) 外 部 イベントカウント 機 能 の 操 作 手 順 表 外 部 イベントカウント 機 能 の 操 作 手 順 チャネルの 初 期 設 定 操 作 TAUJ2CMORm TAUJ2CMURm レジスタを 表 外 部 イベントカウント 機 能 の TAUJ2CMORm レジスタの 内 容 と 表 外 部 イベントカウント 機 能 の TAUJ2CMURm レジスタの 内 容 に 示 すように 設 定 します TAUJ2CDRm レジスタの 値 を 設 定 します TAUJ2 の 状 態 チャネル 動 作 を 停 止 しています 動 作 再 開 動 作 開 始 TAUJ2TS.TAUJ2TSm を 1 に 設 定 します TAUJ2TS.TAUJ2TSm はトリガビットなので 自 動 的 に 0 にクリアされます TAUJ2TE.TAUJ2TEm が 1 に 設 定 され カウントが 開 始 され ます TAUJ2CNTm は TAUJ2CDRm 値 をロードし TAUJ2TTINm 入 力 エッジ 検 出 を 待 ちます 動 作 中 動 作 停 止 TAUJ2TTINm エッジ 検 出 TAUJ2CDRm 値 は 任 意 のタイミングで 変 更 可 能 です TAUJ2CNTm レジスタは 任 意 のタイミングで 読 み 出 し 可 能 です TAUJ2TT.TAUJ2TTm を 1 に 設 定 します TAUJ2TT.TAUJ2TTm はトリガビットなので 自 動 的 に 0 にクリアされます TAUJ2CNTm は TAUJ2TTINm 入 力 エッジを 検 出 するたび に ダウンカウントを 行 います カウンタが 0000H になっ た 場 合 : TAUJ2CDRm 値 を TAUJ2CNTm にロードし カ ウント 動 作 を 継 続 します INTTAUJ2Im が 発 生 します 以 降 この 動 作 を 繰 り 返 します TAUJ2TE.TAUJ2TEm が 0 にクリアされ カウンタ 動 作 が 停 止 します TAUJ2CNTm が 停 止 し 現 在 値 を 保 持 します (c) Renesas Electronics Corporation. All rights reserved. Page 25 of 39

26 外 部 イベントカウント 機 能 外 部 イベントカウント 機 能 を 追 加 (p ) 続 き 記 載 なし (6) 特 定 の 設 定 時 のタイミング 図 (a) TAUJ2CDRm = H 図 TAUJ2CDRm = H TAUJ2CMURm.TAUJ2TIS[1:0] = 01B H = TAUJ2CDRm の 場 合 有 効 な TAUJ2TTINm 入 力 エッジが 検 出 されるたびに H が TAUJ2CNTm にロードされます つまり 有 効 な TAUJ2TTINm 入 力 エッジが 検 出 されるたび に INTTAUJ2Im が 発 生 します (b) 動 作 の 停 止 と 再 開 図 動 作 の 停 止 と 再 開 (TAUJ2CMURm.TAUJ2TIS[1:0] = 01B) TAUJ2TT.TAUJ2TTm を 1 に 設 定 すると カウンタ 動 作 を 停 止 できます これにより TAUJ2TE.TAUJ2TEm は 0 に 設 定 されます TAUJ2CNTm が 停 止 し 現 在 値 を 保 持 します TAUJ2TTINm は 継 続 し TAUJ2CNTm は 有 効 エッジを 無 視 し ます TAUJ2TS.TAUJ2TSm を 1 に 設 定 すると カウントを 再 開 できます TAUJ2CNTm は TAUJ2CDRm 値 をロー ドし カウント 動 作 を 再 開 します (c) Renesas Electronics Corporation. All rights reserved. Page 26 of 39

27 外 部 イベントカウント 機 能 外 部 イベントカウント 機 能 を 追 加 (p ) 続 き 記 載 なし (c) 強 制 リスタート 図 強 制 リスタート(TAUJ2CMURm.TAUJ2TIS[1:0] = 01B) 強 制 リスタートを 行 うと 変 更 した TAUJ2CDRm の 値 が TAUJ2CNTm に 適 用 されます 動 作 中 に TAUJ2TS.TAUJ2TSm を 1 に 設 定 すると いったん 停 止 しなくてもカウントを 再 開 できます TAUJ2CDRm の 値 が TAUJ2CNTm にロードされ カウンタは 次 の 有 効 な TAUJ2TTINm 入 力 エッジを 待 ち ます (c) Renesas Electronics Corporation. All rights reserved. Page 27 of 39

28 (2) DTA モード レジスタ(DTAnMD) DTA0MD レジスタの レジスタ 略 号 ビット 名 を 修 正 (p ) (2) DTA モード レジスタ(DTAnMD) オーバフロー インターバル 時 間 エラー モード およびウインドウ オープン 期 間 を 指 定 します このレジスタの 値 は リセット 解 除 後 最 初 のトリガが 発 生 する 前 に 一 度 だけ 変 更 可 能 です 変 更 後 の 値 は 次 の DTA トリガ 発 生 から 有 効 になります DTA 起 動 後 にこのレジスタの 値 を 変 更 するとエラーが 発 生 しますが 同 値 書 き 込 みはできます アクセス 8 ビット 単 位 でリード/ライト 可 能 です アドレス 初 期 値 DTAnMD 0 DTAnOVF[2:0] 0 DTAn ERM DTAnS[1:0] CH 0FH 0 0 ビット 位 置 ビット 名 意 味 7 - Reserved(ライトは 無 視 されます リードは 0 が 読 み 出 されます ) 6-4 DTAnOVF[2:0] オーバフロー インターバル 時 間 を 選 択 します DTAnOVF2 DTAnOVF1 DTAnOVF0 オーバフロー インターバル 時 間 / DTATCKI / DTATCKI / DTATCKI / DTATCKI / DTATCKI / DTATCKI / DTATCKI / DTATCKI 3 - Reserved(0 をライトしてください ) 2 DTAnERM エラー モードを 指 定 します 0:NMI 要 求 モード 1:リセット モード 1,0 DTAnS[1:0] ウインドウ オープン 期 間 を 選 択 します DTAnS1 DTAnS0 ウインドウ オープン 期 間 % % % % (2) DTA モード レジスタ(DTA0MD) オーバフロー インターバル 時 間 エラー モード およびウインドウ オープン 期 間 を 指 定 します このレジスタの 値 は リセット 解 除 後 最 初 のトリガが 発 生 する 前 に 一 度 だけ 変 更 可 能 です 変 更 後 の 値 は 次 の DTA トリガ 発 生 から 有 効 になります DTA 起 動 後 にこのレジスタの 値 を 変 更 するとエラーが 発 生 しますが 同 値 書 き 込 みはできます アクセス 8 ビット 単 位 でリード/ライト 可 能 です アドレス 初 期 値 DTA0MD 0 DTA0OVF[2:0] 0 DTA0 ERM DTA0S[1:0] CH 0FH 0 0 ビット 位 置 ビット 名 意 味 7 - Reserved(ライトは 無 視 されます リードは 0 が 読 み 出 されます ) 6-4 DTA0OVF[2:0] オーバフロー インターバル 時 間 を 選 択 します DTA0OVF2 DTA0OVF1 DTA0OVF0 オーバフロー インターバル 時 間 / DTATCKI / DTATCKI / DTATCKI / DTATCKI / DTATCKI / DTATCKI / DTATCKI / DTATCKI 3 - Reserved(0 をライトしてください ) 2 DTA0ERM エラー モードを 指 定 します 0:NMI 要 求 モード 1:リセット モード 1,0 DTA0S[1:0] ウインドウ オープン 期 間 を 選 択 します DTA0S1 DTA0S0 ウインドウ オープン 期 間 % % % % (c) Renesas Electronics Corporation. All rights reserved. Page 28 of 39

29 R-IN32M3 UARTJn の 機 能 表 16.4 UARTJn の 割 り 込 みと 周 辺 機 能 の 要 求 の 接 続 先 に 記 載 追 加 (p.573) 表 16.4 UARTJn の 割 り 込 みと DMA の 要 求 UARTJn の 割 り 込 み 信 号 機 能 接 続 先 UARTJ0 INTUAJ0TIT 送 信 割 り 込 み 割 り 込 みコントローラ INTUAJ0TIT INTUAJ0TIR 受 信 割 り 込 み 割 り 込 みコントローラ INTUAJ0TIR INTUAJ0TIS ステータス 割 り 込 み 割 り 込 みコントローラ INTUAJ0TIS UARTJ1 INTUAJ1TIT 送 信 割 り 込 み 割 り 込 みコントローラ INTUAJ1TIT INTUAJ1TIR 受 信 割 り 込 み 割 り 込 みコントローラ INTUAJ1TIR INTUAJ1TIS ステータス 割 り 込 み 割 り 込 みコントローラ INTUAJ1TIS 表 16.4 UARTJn の 割 り 込 みと 周 辺 機 能 の 要 求 UARTJn の 割 り 込 み 信 号 機 能 接 続 先 UARTJ0 INTUAJ0TIT 送 信 割 り 込 み 割 り 込 みコントローラ INTUAJ0TIT DMA コントローラ トリガ(DTFRTDFTR) INTUAJ0TIR 受 信 割 り 込 み 割 り 込 みコントローラ INTUAJ0TIR DMA コントローラ トリガ(DTFRTDFTR) INTUAJ0TIS ステータス 割 り 込 み 割 り 込 みコントローラ INTUAJ0TIS UARTJ1 INTUAJ1TIT 送 信 割 り 込 み 割 り 込 みコントローラ INTUAJ1TIT DMA コントローラ トリガ(DTFRTDFTR) INTUAJ1TIR 受 信 割 り 込 み 割 り 込 みコントローラ INTUAJ1TIR DMA コントローラ トリガ(DTFRTDFTR) INTUAJ1TIS ステータス 割 り 込 み 割 り 込 みコントローラ INTUAJ1TIS (c) Renesas Electronics Corporation. All rights reserved. Page 29 of 39

30 (1) 受 信 FIFO オーバラン エラーの 補 足 説 明 を 追 加 (p.615) UARTJn 受 信 (1) 受 信 FIFO 受 信 FIFO は 受 信 した 8 ビット データおよびパリティ エラーとフレーミング エラーを 示 す 2 つのエラー フラグの 格 納 に 使 われる 10 ビット 16 段 から 構 成 されます 受 信 FIFO は URTJnFRX レジスタを 読 み 出 すことによって 空 になります UARTJn 受 信 (1) 受 信 FIFO 受 信 FIFO は 受 信 した 8 ビット データおよびパリティ エラーとフレーミング エラーを 示 す 2 つのエラー フラグの 格 納 に 使 われる 10 ビット 16 段 から 構 成 されます 受 信 FIFO は URTJnFRX レジスタを 読 み 出 すことによって 空 になります 受 信 FIFO のステータス 受 信 FIFO の 格 納 データ 数 を 確 認 するためのさまざまなステータス 情 報 を 取 得 できます - 受 信 FIFO 内 の 受 信 ワード 数 は 受 信 FIFO ポインタ URTJnFSTR0.UARTnSSR[4:0]を 読 み 出 すことによって 確 認 できます - URTJnFSTR1.UARTnSSRF(= 1:フル)は FIFO フル/ 非 フル ステータスを 示 します - URTJnSTR1.URTJnSSRE(= 1:エンプティ)は FIFO エンプティ/ 非 エンプティ ステータスを 示 します 受 信 FIFO のステータス 受 信 FIFO の 格 納 データ 数 を 確 認 するためのさまざまなステータス 情 報 を 取 得 できます - 受 信 FIFO 内 の 受 信 ワード 数 は 受 信 FIFO ポインタ URTJnFSTR0.UARTnSSR[4:0]を 読 み 出 すことによって 確 認 できます - URTJnFSTR1.UARTnSSRF(= 1:フル)は FIFO フル/ 非 フル ステータスを 示 します - URTJnSTR1.URTJnSSRE(= 1:エンプティ)は FIFO エンプティ/ 非 エンプティ ステータスを 示 します ポインタの 変 化 受 信 するたびに 受 信 FIFO 内 のデータ ワード 数 が 増 え URTJnFSTR0.URTJnSSR[4:0] が 増 えます また URTJnFRX からデ ータを 読 み 出 すたびに 受 信 FIFO 内 のデータ ワード 数 が 減 り それに 従 って URTJnFSTR0.URTJnSSR[4:0]が 減 ります ポインタの 変 化 受 信 するたびに 受 信 FIFO 内 のデータ ワード 数 が 増 え URTJnFSTR0.URTJnSSR[4:0] が 増 えます また URTJnFRX からデ ータを 読 み 出 すたびに 受 信 FIFO 内 のデータ ワード 数 が 減 り それに 従 って URTJnFSTR0.URTJnSSR[4:0]が 減 ります オーバラン エラー 受 信 FIFO がフルのときに(URTJnFSTR1.URTJnSSRF = 1)Rev.8 しいデータが 受 信 されると 受 信 データは 破 棄 され オーバラ ン エラーが 検 出 され(URTJnFSTR1.URTJnFROVE = 1) ステータス 割 り 込 み INTUAJnTIS がアサートされます オーバラン エラー 受 信 FIFO がフルのときに(URTJnFSTR1.URTJnSSRF = 1) 新 しいデータが 受 信 されると 受 信 データは 破 棄 され オーバラン エラーが 検 出 され(URTJnFSTR1.URTJnFROVE = 1) ステータス 割 り 込 み INTUAJnTIS がアサートされます また 受 信 FIFO が 空 (Empty)の 場 合 に URTJnFRX レジスタを 読 み 出 した 場 合 にもオーバラン エラーが 発 生 します (c) Renesas Electronics Corporation. All rights reserved. Page 30 of 39

31 R-IN32M3 の CSIH の 特 徴 表 17.5 CSIHn の 割 り 込 みと 周 辺 機 能 の 要 求 の 接 続 先 に 記 載 追 加 (p.628) 表 17.5 CSIHn の 割 り 込 みと DMA の 要 求 CSIHn の 割 り 込 み 信 号 機 能 接 続 先 CSIH0 CSIHTIC 通 信 ステータス 割 り 込 み 割 り 込 みコントローラ INTCSIH0IC DMA コントローラ トリガ C(DTFR) タイマ キャプチャ トリガ C(TTFR) リアルタイム ポート トリガ C(RPTFR) CSIHTIR 受 信 ステータス 割 り 込 み 割 り 込 みコントローラ INTCSIH0IR DMA コントローラ トリガ D タイマ キャプチャ トリガ D(TTFR) リアルタイム ポート トリガ D(RPTFR) CSIHTIRE 通 信 エラー 割 り 込 み 割 り 込 みコントローラ INTCSIH0IRE CSIHTIJC ジョブ 完 了 割 り 込 み 割 り 込 みコントローラ INTCSIH0IJC DMA コントローラ トリガ E(DTFR) タイマ キャプチャ トリガ E(TTFR) リアルタイム ポート トリガ E(RPTFR) CSIH1 CSIHTIC 通 信 ステータス 割 り 込 み 割 り 込 みコントローラ INTCSIH1IC DMA コントローラ トリガ F(DTFR) タイマ キャプチャ トリガ F(TTFR) リアルタイム ポート トリガ F(RPTFR) CSIHTIR 受 信 ステータス 割 り 込 み 割 り 込 みコントローラ INTCSIH1IR DMA コントローラ トリガ 10(DTFR) タイマ キャプチャ トリガ 10(TTFR) リアルタイム ポート トリガ 10(RPTFR) CSIHTIRE 通 信 エラー 割 り 込 み 割 り 込 みコントローラ INTCSIH1IRE CSIHTIJC ジョブ 完 了 割 り 込 み 割 り 込 みコントローラ INTCSIH1IJC DMA コントローラ トリガ 11(DTFR) タイマ キャプチャ トリガ 11(TTFR) リアルタイム ポート トリガ 11(RPTFR) 表 17.5 CSIHn の 割 り 込 みと 周 辺 機 能 の 要 求 CSIHn の 割 り 込 み 信 号 機 能 接 続 先 CSIH0 CSIHTIC 通 信 ステータス 割 り 込 み 割 り 込 みコントローラ INTCSIH0IC DMA コントローラ トリガ(DTFRTDFTR) CSIHTIR 受 信 ステータス 割 り 込 み 割 り 込 みコントローラ INTCSIH0IR DMA コントローラ トリガ(DTFRTDFTR) CSIHTIRE 通 信 エラー 割 り 込 み 割 り 込 みコントローラ INTCSIH0IRE CSIHTIJC ジョブ 完 了 割 り 込 み 割 り 込 みコントローラ INTCSIH0IJC DMA コントローラ トリガ(DTFRTDFTR) CSIH1 CSIHTIC 通 信 ステータス 割 り 込 み 割 り 込 みコントローラ INTCSIH1IC DMA コントローラ トリガ(DTFRTDFTR) CSIHTIR 受 信 ステータス 割 り 込 み 割 り 込 みコントローラ INTCSIH1IR DMA コントローラ トリガ(DTFRTDFTR) CSIHTIRE 通 信 エラー 割 り 込 み 割 り 込 みコントローラ INTCSIH1IRE CSIHTIJC ジョブ 完 了 割 り 込 み 割 り 込 みコントローラ INTCSIH1IJC DMA コントローラ トリガ(DTFRTDFTR) 黄 色 ハッチング 部 分 以 外 の 変 更 箇 所 は 表 記 統 一 (c) Renesas Electronics Corporation. All rights reserved. Page 31 of 39

32 R-IN32M3 の IICB の 特 徴 表 18.3 IICBn の 割 り 込 みと 周 辺 機 能 の 要 求 の 接 続 先 に 記 載 追 加 (p.760) 表 18.3 IICBn の 割 り 込 みと DMA の 要 求 IICBn の 機 能 接 続 先 割 り 込 み 信 号 IICB0 IICBTIA データ 送 受 信 割 り 込 み 要 求 信 号 割 り 込 みコントローラ INTIICB0TIA DMA コントローラ トリガ 12(DTFR) タイマ キャプチャ トリガ 12(TTFR) リアルタイム ポート トリガ 12(RPTFR) IICBTIS ステータス 割 り 込 み 要 求 信 号 割 り 込 みコントローラ INTIICB0TIS IICB1 IICBTIA データ 送 受 信 割 り 込 み 要 求 信 号 割 り 込 みコントローラ INTIICB1TIA DMA コントローラ トリガ 13(DTFR) タイマ キャプチャ トリガ 13(TTFR) リアルタイム ポート トリガ 13(RPTFR) IICBTIS ステータス 割 り 込 み 要 求 信 号 割 り 込 みコントローラ INTIICB1TIS 表 18.3 IICBn の 割 り 込 みと 周 辺 機 能 の 要 求 IICBn の 機 能 接 続 先 割 り 込 み 信 号 IICB0 IICBTIA データ 送 受 信 割 り 込 み 要 求 信 号 割 り 込 みコントローラ INTIICB0TIA DMA コントローラ トリガ(DTFRTDFTR) IICBTIS ステータス 割 り 込 み 要 求 信 号 割 り 込 みコントローラ INTIICB0TIS IICB1 IICBTIA データ 送 受 信 割 り 込 み 要 求 信 号 割 り 込 みコントローラ INTIICB1TIA DMA コントローラ トリガ(DTFRTDFTR) IICBTIS ステータス 割 り 込 み 要 求 信 号 割 り 込 みコントローラ INTIICB1TIS 黄 色 ハッチング 部 分 以 外 の 変 更 箇 所 は 表 記 統 一 (c) Renesas Electronics Corporation. All rights reserved. Page 32 of 39

33 (3) 連 続 転 送 モード 時 のマスタ 動 作 設 定 手 順 図 連 続 転 送 モード 時 のマスタ 動 作 設 定 手 順 (シングルマスタ 環 境 ) の 誤 記 修 正 (p.880) (3) 連 続 転 送 モード 時 のマスタ 動 作 設 定 手 順 (3) 連 続 転 送 モード 時 のマスタ 動 作 設 定 手 順 Start Start IICBnL, IICBnH, IICBnSVAレジスタの 設 定 IICBnCTL0レジスタの 設 定 IICBnMDTX1, IICBnMDTX0 = 11, IICBnSLSI = 1, IICBnSLT = 0/1, IICBnSLAC = 1 IICBnCTL1レジスタの 設 定 IICBnMDSC a, IICBnLGDF2-IICBnLGDF0 a, IICBnSLSE b, IICBnSLRS c IICBnL, IICBnH, IICBnSVAレジスタの 設 定 IICBnCTL0レジスタの 設 定 IICBnMDTX1, IICBnMDTX0 = 11, IICBnSLSI = 1, IICBnSLT = 0/1, IICBnSLAC = 1 IICBnCTL1レジスタの 設 定 IICBnMDSC a, IICBnLGDF2-IICBnLGDF0 a, IICBnSLSE b, IICBnSLRS c A IICBnIICE = 1 (IICBnCTL0) A IICBnIICE = 1 (IICBnCTL0) 通 信 を 開 始 する? 通 信 を 開 始 する? B IICBnSTT = 1(IICBnTRG) IICBnDATライト Bからの 遷 移 の 場 合 は IICBnSTT = 1により ウエイト 解 除 B IICBnSTT = 1(IICBnTRG) IICBnDATライト Bからの 遷 移 の 場 合 は IICBnSTT = 1により ウエイト 解 除 送 信 送 信 or 受 信? 受 信 送 信 送 信 or 受 信? 受 信 IICBTISn 発 生? IICBTISn 発 生? IICBTISn 発 生? IICBTISn 発 生? IICBTIAn 発 生? IICBTIAn 発 生? IICBTIAn 発 生? IICBTIAn 発 生? IICBnDATライト 次 受 信 する? IICBnDATライト 次 受 信 する? 最 終 データ? IICBTIAn 発 生? IICBnDATリード ICBTIAn 発 生? IICBnSLAC = 0 (IICBnCTL0) IICBnDATリード IICBTISn 発 生? 最 終 データ? IICBTIAn 発 生? IICBnDATリード ICBTIAn 発 生? IICBnSLAC = 0 (IICBnCTL0) IICBnDATリード IICBTISn 発 生? IICBnDATリード 通 信 を 継 続 する? IICBnSPT = 1 (IICBnTRG) 通 信 を 継 続 する? B A IICBnSPT = 1 (IICBnTRG) a) 環 境 にあった 設 定 をしてください b) 通 信 初 期 状 態 でのスタート コンディション 発 行 を 行 う 場 合 は1 行 わない 場 合 は0 を 設 定 してください c) この 環 境 では 設 定 値 の 参 照 は 行 いません B A 図 連 続 転 送 モード 時 のマスタ 動 作 設 定 手 順 (シングルマスタ 環 境 ) a) 環 境 にあった 設 定 をしてください b) 通 信 初 期 状 態 でのスタート コンディション 発 行 を 行 う 場 合 は1 行 わない 場 合 は0 を 設 定 してください c) この 環 境 では 設 定 値 の 参 照 は 行 いません 図 連 続 転 送 モード 時 のマスタ 動 作 設 定 手 順 (シングルマスタ 環 境 ) (c) Renesas Electronics Corporation. All rights reserved. Page 33 of 39

34 R-IN32M3 の FCN 機 能 表 19.4 FCN の 割 り 込 みと 周 辺 機 能 の 要 求 の 接 続 先 に 記 載 追 加 (p.891) 表 19.4 FCN の 割 り 込 みと DMA の 要 求 FCNn の 割 り 込 み 信 号 機 能 接 続 先 FCN0 INTC0ERR FCN0 エラー 検 出 割 り 込 みコントローラ INTFCN0ERR INTC0REC FCN0 受 信 完 了 割 り 込 みコントローラ INTFCN0REC DMA コントローラ トリガ 14(DTFR) タイマ キャプチャ トリガ 14(TTFR) リアルタイム ポート トリガ 14(RPTFR) INTC0TRX FCN0 送 信 完 了 割 り 込 みコントローラ INTFCN0TRX DMA コントローラ トリガ 15(DTFR) タイマ キャプチャ トリガ 15(TTFR) リアルタイム ポート トリガ 15(RPTFR) INTC0UP FCN0 スリープ ウェイクアップ/ 送 信 中 断 割 り 込 みコントローラ INTFCN0UP DMA コントローラ トリガ 16(DTFR) タイマ キャプチャ トリガ 16(TTFR) リアルタイム ポート トリガ 16(RPTFR) FCN1 INTC1ERR FCN1 エラー 検 出 割 り 込 みコントローラ INTFCN1ERR INTC1REC FCN1 受 信 完 了 割 り 込 みコントローラ INTFCN1REC DMA コントローラ トリガ 17(DTFR) タイマ キャプチャ トリガ 17(TTFR) リアルタイム ポート トリガ 17(RPTFR) INTC1TRX FCN1 送 信 完 了 割 り 込 みコントローラ INTFCN1TRX DMA コントローラ トリガ 18(DTFR) タイマ キャプチャ トリガ 18(TTFR) リアルタイム ポート トリガ 18(RPTFR) INTC1UP FCN1 スリープ ウェイクアップ/ 送 信 中 断 割 り 込 みコントローラ INTFCN1UP DMA コントローラ トリガ 19(DTFR) タイマ キャプチャ トリガ 19(TTFR) リアルタイム ポート トリガ 19(RPTFR) 表 19.4 FCN の 割 り 込 みと 周 辺 機 能 の 要 求 FCNn の 割 り 込 み 信 号 機 能 接 続 先 FCN0 INTC0ERR FCN0 エラー 検 出 割 り 込 みコントローラ INTFCN0ERR INTC0REC FCN0 受 信 完 了 割 り 込 みコントローラ INTFCN0REC DMA コントローラ トリガ(DTFRTDFTR) INTC0TRX FCN0 送 信 完 了 割 り 込 みコントローラ INTFCN0TRX DMA コントローラ トリガ(DTFRTDFTR) INTC0UP FCN0 スリープ ウェイク アップ/ 送 信 中 断 割 り 込 みコントローラ INTFCN0UP DMA コントローラ トリガ(DTFRTDFTR) FCN1 INTC1ERR FCN1 エラー 検 出 割 り 込 みコントローラ INTFCN1ERR INTC1REC FCN1 受 信 完 了 割 り 込 みコントローラ INTFCN1REC DMA コントローラ トリガ(DTFRTDFTR) INTC1TRX FCN1 送 信 完 了 割 り 込 みコントローラ INTFCN1TRX DMA コントローラ トリガ(DTFRTDFTR) INTC1UP FCN1 スリープ ウェイクアップ/ 送 信 中 断 割 り 込 みコントローラ INTFCN1UP DMA コントローラ トリガ(DTFRTDFTR) 黄 色 ハッチング 部 分 以 外 の 変 更 箇 所 は 表 記 統 一 (c) Renesas Electronics Corporation. All rights reserved. Page 34 of 39

35 代 表 的 なボー レートの 設 定 例 表 代 表 的 なボー レートの 設 定 例 のクロック 周 波 数 フェーズ セグメント 設 定 値 の 誤 記 訂 正 (p ) 表 代 表 的 なボー レートの 設 定 例 (fcanmod = 25MHz)(1/2) ボー レート の 設 定 値 ( 単 位 : kbps) FCNnCMB RPRS レジスタ の 分 周 比 FCNnCMB RPRS レジスタ の 設 定 値 DBT 長 有 効 なビット レートの 設 定 ( 単 位 :TQ) シンク セグメ ント プロップ セグメ ント フェー ズ セグメ ント 1 フェー ズ セグメ ント 2 FCNnCMBTCTL レジスタの 設 定 値 FCNnCMB TS1LG[3:0] FCNnCMB TS2LG[2:0] サンプル ポイント ( 単 位 %) 表 代 表 的 なボー レートの 設 定 例 (fcanmod = 20MHz)(1/2) ボー レート の 設 定 値 ( 単 位 : kbps) FCNnCMB RPRS レジスタ の 分 周 比 FCNnCMB RPRS レジスタ の 設 定 値 DBT 長 有 効 なビット レートの 設 定 ( 単 位 :TQ) シンク セグメ ント プロップ セグメ ント フェー ズ セグメ ント 1 フェー ズ セグメ ント 2 FCNnCMBTCTL レジスタの 設 定 値 FCNnCMB TS1LG[3:0] FCNnCMB TS2LG[2:0] サンプル ポイント ( 単 位 %) (c) Renesas Electronics Corporation. All rights reserved. Page 35 of 39

36 レジスタ 一 覧 CPUBUSMD レジスタを 追 加 (p.1044) レジスタ 名 略 号 アドレス プロテクト 対 象 操 作 可 能 なサ イズ 外 部 MCU 操 作 レジスタ 名 略 号 アドレス プロテクト 対 象 操 作 可 能 なサ イズ 外 部 MCU 操 作 スクラッチ レジスタ 0 SCRATCH0 BASE+0900H - スクラッチ レジスタ 1 SCRATCH1 BASE+0904H - スクラッチ レジスタ 2 SCRATCH2 BASE+0908H - スクラッチ レジスタ 3 SCRATCH3 BASE+090CH - スクラッチ レジスタ 4 SCRATCH4 BASE+0910H - スクラッチ レジスタ 5 SCRATCH5 BASE+0914H - スクラッチ レジスタ 6 SCRATCH6 BASE+0918H - スクラッチ レジスタ 7 SCRATCH7 BASE+091CH - スクラッチ レジスタ 8 SCRATCH8 BASE+0920H - スクラッチ レジスタ 9 SCRATCH9 BASE+0924H - スクラッチ レジスタ A SCRATCHA BASE+0928H - スクラッチ レジスタ B SCRATCHB BASE+092CH - スクラッチ レジスタ C SCRATCHC BASE+0930H - スクラッチ レジスタ D SCRATCHD BASE+0934H - トリガ 同 期 式 ポート 制 御 モード レジスタ RPTRGMD BASE+0A00H トリガ 同 期 式 ポート 要 因 レジスタ 0 RP0TFR BASE+0A30H トリガ 同 期 式 ポート 要 因 レジスタ 1 RP1TFR BASE+0A34H トリガ 同 期 式 ポート 要 因 レジスタ 2 RP2TFR BASE+0A38H トリガ 同 期 式 ポート 要 因 レジスタ 3 RP3TFR BASE+0A3CH スクラッチ レジスタ 0 SCRATCH0 BASE+0900H - スクラッチ レジスタ 1 SCRATCH1 BASE+0904H - スクラッチ レジスタ 2 SCRATCH2 BASE+0908H - スクラッチ レジスタ 3 SCRATCH3 BASE+090CH - スクラッチ レジスタ 4 SCRATCH4 BASE+0910H - スクラッチ レジスタ 5 SCRATCH5 BASE+0914H - スクラッチ レジスタ 6 SCRATCH6 BASE+0918H - スクラッチ レジスタ 7 SCRATCH7 BASE+091CH - スクラッチ レジスタ 8 SCRATCH8 BASE+0920H - スクラッチ レジスタ 9 SCRATCH9 BASE+0924H - スクラッチ レジスタ A SCRATCHA BASE+0928H - スクラッチ レジスタ B SCRATCHB BASE+092CH - スクラッチ レジスタ C SCRATCHC BASE+0930H - スクラッチ レジスタ D SCRATCHD BASE+0934H - トリガ 同 期 式 ポート 制 御 モード レジスタ RPTRGMD BASE+0A00H トリガ 同 期 式 ポート 要 因 レジスタ 0 RP0TFR BASE+0A30H トリガ 同 期 式 ポート 要 因 レジスタ 1 RP1TFR BASE+0A34H トリガ 同 期 式 ポート 要 因 レジスタ 2 RP2TFR BASE+0A38H トリガ 同 期 式 ポート 要 因 レジスタ 3 RP3TFR BASE+0A3CH CPU バス 動 作 モード レジスタ CPUBUSMD BASE+0214H - (c) Renesas Electronics Corporation. All rights reserved. Page 36 of 39

37 バージョン レジスタ(RINVER) RINVER レジスタの 初 期 値 修 正 備 考 追 加 (p.1046) 21.4 バージョン レジスタ(RINVER) R-IN32M3 のバージョンを 識 別 するためのレジスタです リードすると H がリードできます アクセス 32 ビット/16 ビット 単 位 でリード 可 能 です アクセス 32 ビット/16 ビット 単 位 でリード 可 能 です アドレス BASE +0008H RINVER 初 期 値 H バージョン レジスタ(RINVER) R-IN32M3 のバージョンを 識 別 するためのレジスタです リードすると H がリードできます アクセス 32 ビット/16 ビット 単 位 でリード 可 能 です アドレス BASE +0008H RINVER 初 期 値 H RINVER31 RINVER30 RINVER29 RINVER28 RINVER27 RINVER26 RINVER25 RINVER24 RINVER23 RINVER22 RINVER21 RINVER20 RINVER19 RINVER18 RINVER17 RINVER16 R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R R ビット 位 置 ビット 名 意 味 31-0 RINVER31-0 R-IN32M3 のバージョンを 識 別 するためのレジスタです リードすると H がリードできます RINVER15 RINVER14 RINVER13 RINVER12 RINVER11 RINVER10 RINVER9 RINVER8 RINVER7 RINVER6 RINVER5 RINVER4 RINVER3 RINVER2 RINVER1 RINVER1 備 考 Rev.7 製 品 では 本 レジスタから H がリードできます 旧 製 品 に 関 しては 1.1 R-IN32M3 シリーズの 型 名 一 覧 を 参 照 してください 黄 色 ハッチング 部 分 以 外 の 変 更 箇 所 は 表 記 統 一 (c) Renesas Electronics Corporation. All rights reserved. Page 37 of 39

38 H-RTOS リセット レジスタ(RTOS_SOFTRST) RTOS_SOFTRST レジスタの 初 期 値 修 正 リセット 対 象 の 補 足 説 明 を 追 加 (p.1050) 21.8 H-RTOS リセット レジスタ(RTOS_SOFTRST) H-RTOS サブシステムをソフトウェアでリセットするためのレジスタです 32 ビット 単 位 でライト アクセスのみ 可 能 です RTOS_ SOFTRST 注 意 本 レジスタは システム プロテクト コマンド レジスタ(SYSPCMD)を 用 いた 特 定 のシーケンスでプロテクトを 解 除 したときのみライト 可 能 です プロテクト 解 除 手 順 はシステム プロテクト コマンド レジスタ(SYSPCMD)を 参 照 してください なお レジスタの 内 容 を 読 み 出 す 場 合 は 特 別 なシーケンスは 必 要 ありません アドレス BASE +0400H 初 期 値 ビット 位 置 ビット 名 意 味 Reserved(ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます ) 0 OSRST 本 ビットに 0 をライトすることで H-RTOS および GbEtherMAC 領 域 をリセットします リセットを 解 除 する 場 合 には 本 レジスタに 1 をライトしてください 備 考 H_RTOS サブシステムをリセットする 場 合 本 レジスタをクリア(0) 後 にセット(1)することに 行 えます OSRST H 21.8 H-RTOS リセット レジスタ(RTOS_SOFTRST) H-RTOS および GbEtherMAC 領 域 をソフトウェアでリセットするためのレジスタです 32 ビット 単 位 でライト アクセスのみ 可 能 です RTOS_ SOFTRST 注 意 本 レジスタは システム プロテクト コマンド レジスタ(SYSPCMD)を 用 いた 特 定 のシーケンスでプロテクトを 解 除 したときのみライト 可 能 です プロテクト 解 除 手 順 はシステム プロテクト コマンド レジスタ(SYSPCMD)を 参 照 してください なお レジスタの 内 容 を 読 み 出 す 場 合 は 特 別 なシーケンスは 必 要 ありません アドレス BASE +0400H 初 期 値 ビット 位 置 ビット 名 意 味 Reserved(ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます ) 0 OSRST 本 ビットに 0 をライトすることで H-RTOS および GbEtherMAC 領 域 をリセットします リセットを 解 除 する 場 合 には 本 レジスタに 1 をライトしてください リセット 対 象 は メモリ マップの 下 記 3 つの 領 域 となります H~4008 FFFFH:H-RTOS (64K バイト) H~4009 0FFFH:Giga bit Ether (4K バイト) H~4009 1FFFH:QINT BUFID (4K バイト) OSRST H (c) Renesas Electronics Corporation. All rights reserved. Page 38 of 39

39 CPU バス 動 作 モード レジスタ(CPUBUSMD) CPU バス 動 作 モード レジスタ(CPUBUSMD) を 追 加 (p.1073) 記 載 なし CPU バス 動 作 モード レジスタ(CPUBUSMD) CPU のバスの 動 作 モードをシングル 転 送 か 不 定 長 バースト 転 送 かを 切 り 替 えるレジスタです 当 レジスタの 使 用 方 法 に 関 しては 4.1 Cortex-M3 のバス 占 有 を 参 照 してください アクセス 32 ビット/16 ビット 単 位 でリード/ライト 可 能 です アドレス BASE +0214H CPUBUSMD 初 期 値 H ビット 位 置 ビット 名 意 味 Reserved(ライトは 0 を 書 き 込 んでください リードは 0 が 読 み 出 されます ) 0 BUSMD Cortex-M3 CPU システム バス Cortex-M3 CPU D コード バスの 転 送 モードを 選 択 します 0:シングル 転 送 1: 不 定 長 バースト 転 送 BUSMD 備 考 旧 製 品 では 本 レジスタから H がリードできます 旧 製 品 に 関 しては 1.1 R-IN32M3 シリーズの 型 名 一 覧 を 参 照 してください (c) Renesas Electronics Corporation. All rights reserved. Page 39 of 39