7 シリーズ FPGA クロッキング リソース ユーザー ガイド (UG472)

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1 7 シリーズ FPGA クロッキングリソース ユーザーガイド 本資料は表記のバージョンの英語版を翻訳したもので 内容に相違が生じる場合には原文を優先します 資料によっては英語版の更新に対応していないものがあります 日本語版は参考用としてご使用の上 最新情報につきましては 必ず最新英語版をご参照ください

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3 改訂履歴 次の表に この文書の改訂履歴を示します. 日付バージョン内容 2011 年 3 月 1 日 1.0 初版 2011 年 3 月 28 日 ページの免責条項と著作権表示を更新 クロッキングアーキテクチャの概要 および図 2-2 を更新 クロック兼用入力 (CCIO) の説明文を修正し 表 1-1 および図 2-1 を追加 グローバルクロックバッファー の説明文を一部修正 図 2-17 の説明を変更 I/O クロックバッファー BUFIO セクションを更新 図 2-20 を更新 リージョナルクロックバッファー BUFR セクションを更新 表 2-8 の説明を更新 図 2-23 を変更 BUFMR プリミティブ セクションに BUFMRCE と図 2-25 を追加 水平クロックバッファー BUFH BUFHCE のセクションに BUFHCE を追加 クロックゲーティングによる電力節約 を移動 MMCM および PLL セクションを更新 整数分周のみを使用した周波数合成 セクションを変更して図 3-4 を追加 CLKOUT[0:6] 出力クロック の隣接領域に関する説明を変更 式 3-11 の後の例を変更 VHDL/Verilog テンプレート およびクロッキングウィザード を移動して内容を変更 付録 A 複数の領域におけるクロッキング を追加 2011 年 5 月 31 日 シリーズ FPGA と旧世代 FPGA のクロッキングの違い セクションを追加 図 2-2 を更新 クロック兼用入力 (CCIO) セクションの説明を修正し 表 1-1 同一パッケージで上下アライメントが異なるデバイスの移行 を削除 図 2-4 図 2-16 図 2-18 およびを修正 表 3-5 の CLKOUT[0:6] 出力クロック の説明を更新 83 ページの CLKINSTOPPED 入力クロックステータス を更新 MMCM/PLL の関係を明確化し 図 3-10 を更新 位相シフト セクションを加筆し 式 3-5 を追加 図 A-6 および図 A-7 を変更 付録 B クロック領域のクロックリソースおよび接続 を追加 2011 年 10 月 27 日 シリーズ FPGA と旧世代 FPGA のクロッキングの違い を移動 クロックバッファーの選択に関する考慮事項 を追加 クロック兼用入力 (CCIO) の説明を修正 図 2-22 の後に別の注記を追加 スタックドシリコンインターコネクトクロッキング セクションを追加 73 ページの図 3-6 を更新 73 ページの MMCM で分数分周を使用した周波数合成 75 ページの MMCM におけるダイナミック位相シフトインターフェイス 76 ページの 入力周波数の決定 82 ページの CLKOUT[0:6] 出力クロック および 91 ページの 基準クロックの切り替え の説明を修正 85 ページの STARTUP_WAIT の説明を修正 78 ページの表 3-5 の RST の記述を更新 84 ページの表 3-7 の CLKOUT[0]_DIVIDE_F(2) の指定できる値を更新 92 ページの図 3-12 の追加に伴い 72 ページの クロックネットワークのスキュー調整 を更新 表 B-1 を更新 表 B-2 を追加 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

4 日付バージョン内容 2012 年 2 月 16 日 1.4 文書全体で クロッキングバックボーン を クロックバックボーン に ク ロッキング領域 を クロック領域 に置き換え 第 2 章からの 7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い および付録 B からの クロック接続のまとめ を加筆し 第 1 章 クロッキングの概要 を追加 図 1-1 を更新 表 1-1 から XC7A8 XC7A15 XC7A30T および XC7A50T を削除 クロック兼用入力 (CCIO) を追加 グローバルクロックリソース ( BUFR プリミティブ を含む ) を更新 水平クロックバッファー BUFH BUFHCE を更新 図 2-27 の前の段落を更新 高性能クロック の最初の段落から OSERDES およびバッファーに接続する HPC の説明を削除 相互参照の 7 シリーズ FPGA マイグレーションメソドロジガイド (UG429) を 高集積度 FPGA 設計手法ガイド (UG872) に置き換え スタックドシリコンインターコネクトクロッキング を更新 図 2-29 で SRL を SLR に置き換え 図 2-31 を追加 表 3-2 からホールドブロックを削除 整数分周のみを使用した周波数合成 でクロック周波数を更新 式 3-4 で 64 を 63 に置き換え MMCM における固定またはダイナミックモードの補間型ファイン位相シフト を更新 表 3-5 で LOCKED ピンの説明を更新 LOCKED を更新 表 3-7 で CLKOUT[0]_DIVIDE_F および CLKFBOUT_MULT_F のタイプと設定可能な値を更新 STARTUP_WAIT および COMPENSATION の説明を更新 表 3-8 で STARTUP_WAIT を追加 COMPENSATION の説明を更新 図 3-10 で GTX を GT に置き換え ダイナミックリコンフィギュレーションポート を更新 付録 B クロック領域のクロックリソースおよび接続 を追加 2012 年 7 月 13 日 1.5 図 1-4 の後の段落を更新 Virtex-6 FPGA との主な違い に スペクトラム拡散の サポートに関する箇条書き項目を追加 表 1-1 で BUFG および BUFH ピンを更 新 IBUFDS_GTE2.O/IBUFDS_GTE2.ODIV2 ピンを削除 表 1-2 を更新 表 2-1 の注記 5 を更新 図 2-29 を追加 はじめに の最後の文章を更新 DI[15:0] ダイナミックリコンフィギュレーションデータ入力 を更新 表 3-7 に SS_EN SS_MODE および SS_MOD_PERIOD を追加 スペクトラム拡散クロック生成 を追加 2012 年 10 月 2 日 1.6 表 1-1 に注記を追加 表 1-2 から XC7A350T および XC7V1500T を削除 シングルクロックで複数の CMT を駆動する の最初の段落を更新 表 2-1 に注記 5 および 8 を追加 表 2-10 の後の段落を更新 表 3-9 に 25MHz および 80MHz の入力クロックに対応するタイミング制約の計算式を追加 表 3-10 で 帯域幅の値を N/A から Low に変更 表の後に続く重複する段落を削除 図 B-4 のタイトルから XC7A350T を削除 2013 年 4 月 3 日 1.7 図 1-3 図 B-2 および図 B-3 を更新 表 1-1 に BUFMR を追加 MMCM におけるダイナミック位相シフトインターフェイス の 2 番目の段落を更新 表 2-7 に注記を追加 2013 年 8 月 7 日 1.8 表 1-2 および表 3-7 を更新 図 B-2 と図 B-3 の図のタイトルを更新 クロックバッファーの配置 を更新 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com

5 日付バージョン内容 2014 年 4 月 8 日 1.9 クロック兼用入力 (CCIO) および MMCM におけるダイナミック位相シフトイ ンターフェイス を更新 表 3-8 の CLKFBOUT_MULT の許容値とデフォルト値 を更新 2014 年 5 月 24 日 1.10 クロッキングアーキテクチャの概要 の最小クロック領域の値を 6 から 4 に変更 表 1-1 の MG GTZ ループバッククロックバッファー BUFG_LB (HT デバイスのみ ) TREFCLK0 に情報を追加 のセクションを第 2 章に追加 表 3-7 および表 3-8 の REF_JITTER1 と REF_JITTER2 に関する説明を変更 使用モデル の第 1 段落を更新 2014 年 11 月 19 日 ページの箇条書きから汎用インターコネクトに関する記述を削除 図 B-2 と 図 B-3 の図のタイトルを更新 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

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7 目次 改訂履歴 このユーザーガイドについて 11 内容 その他のリソース 第 1 章 : クロッキングの概要 クロッキングアーキテクチャの概要 クロック配線リソースの概要 CMT の概要 クロックバッファー 管理 および配線 シリーズ FPGA と旧世代 FPGA のクロッキングの違い Virtex-6 FPGA との主な違い Spartan-6 FPGA との主な違い クロック接続のまとめ シリーズ FPGA におけるクロッキングの違い 第 2 章 : クロック配線のリソース クロックバッファーの選択に関する考慮事項 クロック兼用入力 (CCIO) シングルクロックで 1 つの CMT を駆動する シングルクロックで複数の CMT を駆動する クロック兼用入力ピンの配置規則 グローバルクロックリソース クロックツリーとネット - GCLK クロック領域 グローバルクロックバッファー グローバルクロックバッファーのプリミティブ その他の使用モデル リージョナルクロックリソース クロック兼用 I/O I/O クロックバッファー BUFIO BUFIO プリミティブ BUFIO の使用モデル リージョナルクロックバッファー BUFR BUFR プリミティブ BUFR の属性とモード BUFR の使用モデル リージョナルクロックネット マルチリージョナルクロックバッファー BUFMR/BUFMRCE BUFMR プリミティブ 水平クロックバッファー BUFH BUFHCE GTZ ループバッククロックバッファー BUFG_LB (HT デバイスのみ ) 高性能クロック クロックゲーティングによる電力節約 スタックドシリコンインターコネクトクロッキング クロッキング構造の配置 クロックバッファーの配置 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 7

8 第 3 章 : クロックマネージメントタイル はじめに MMCM および PLL 一般的な使用法について MMCM および PLL プリミティブ MMCME2_BASE および PLLE2_BASE プリミティブ MMCME2_ADV および PLLE2_ADV プリミティブ クロックネットワークのスキュー調整 整数分周のみを使用した周波数合成 MMCM で分数分周を使用した周波数合成 ジッターフィルター 制限 VCO 動作範囲 最小および最大入力周波数 デューティサイクルのプログラム 位相シフト MMCM におけるダイナミック位相シフトインターフェイス MMCM カウンターのカスケード接続 MMCM/PLL のプログラミング 入力周波数の決定 M および D 値の決定 MMCM のポート PLL のポート MMCM および PLL の各ポートの説明 MMCM の属性 PLL の属性 MMCM のクロック入力信号 カウンター制御 VCO と出力カウンターの波形についての詳細 基準クロックの切り替え 入力クロックまたはフィードバッククロックの欠如 MMCM と PLL の使用モデル クロックネットワークのスキュー調整 内部フィードバックを使用した MMCM ゼロ遅延バッファー つの CMT の接続 スペクトラム拡散クロック生成 MMCM のアプリケーション例 ダイナミックリコンフィギュレーションポート VHDL/Verilog テンプレート およびクロッキングウィザード 付録 A : 複数の領域におけるクロッキング はじめに 複数の領域に広がるクロッキング BUFMR プリミティブ 使用モデル クロック領域を超えたクロックアライメント つのクロック領域に 1 つのバッファー 複数 BUFIO の駆動 複数 BUFR の駆動 つのクロック領域に複数のバッファー 複数 BUFR ( 分周あり ) および複数 BUFIO の駆動 複数 BUFR の駆動 ( 分周あり / 分周なし ) BUFR アライメント japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

9 付録 B : クロック領域のクロックリソースおよび接続 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 9

10 10 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

11 このユーザーガイドについて ザイリンクス 7 シリーズ FPGA には 3 つの FPGA ファミリがあります これらはすべて最も低い消費電力を達成するよう設計されており 最適な電力 性能 コストの実現に向けて 標準デザインをファミリ間で拡張させることが可能です Artix -7 ファミリは 量産アプリケーション向けに開発され 最も低いコストと消費電力を実現するよう最適化されています Virtex -7 ファミリは 最高のシステム性能と容量を提供するように最適化されています Kintex -7 ファミリは 対コスト性能に最も優れた新しいクラスの FPGA です このユーザーガイドは 7 シリーズ FPGA のクロッキングリソースについて説明した技術的なリファレンスです この 7 シリーズ FPGA クロッキングリソースユーザーガイド を含む 7 シリーズ FPGA に関するすべての資料は ザイリンクスのウェブサイト (japan.xilinx.com/7) から入手できます 内容 このユーザーガイドは 次の各章で構成されています 第 1 章 クロッキングの概要 第 2 章 クロック配線のリソース 第 3 章 クロックマネージメントタイル 付録 A 複数の領域におけるクロッキング 付録 B クロック領域のクロックリソースおよび接続 その他のリソース その他の資料は ザイリンクスのウェブサイトから入手できます japan.xilinx.com/support/documentation/index シリコンやソフトウェア IP に関するアンサーデータベースを検索したり テクニカルサポートのウェブケースを開く場合は 次のウェブサイトにアクセスしてください 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 11

12 このユーザーガイドについて 12 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

13 第 1 章 クロッキングの概要 この章では 7 シリーズ FPGA クロッキングの概要 7 シリーズ FPGA クロッキングと前世代の FPGA クロッキングとの比較 および 7 シリーズ FPGA 内におけるクロック接続について説明します 7 シリーズ FPGA のクロックリソースの使用に関する詳細は 第 2 章 クロック配線のリソース および第 3 章 クロックマネージメントタイル を参照してください クロッキングアーキテクチャの概要 7 シリーズ FPGA のクロックリソースは 複雑なものからシンプルなものまでさまざまな要件を管理します クロックマネージメントタイル (CMT) は クロック周波数の合成 スキュー調整 およびジッターフィルター機能を提供します ローカル配線などのクロック以外のリソースは クロック機能の設計には推奨されていません グローバルクロックツリーによって デバイス全体における同期エレメントのクロッキングが可能になります I/O およびリージョナルクロックツリーによって 最大 3 つの上下に隣接したクロック領域のクロッキングが可能になります ミックスドモードクロックマネージャー (MMCM) および位相ロックループ (PLL) を 1 つずつ含む各 CMT は I/O カラムの隣に配置されています 7 シリーズデバイスは クロックの使用を目的として複数のクロック領域に分割されています クロック領域数はデバイスのサイズによって異なり 最小デバイスで 4 クロック領域 最大デバイスでは 24 クロック領域となっています 1 つのクロック領域にすべての同期エレメント ( I/O シリアルトランシーバー DSP ブロック RAM CMT など ) が含まれ 高さは 50 個分または I/O バンク (50 個の I/O) に相当し その中央には HROW (Horizontal Clock Row) があります 各クロック領域は HROW を境に上下それぞれに 25 個分の高さに及び デバイスの半分の幅となります クロック配線リソースの概要 各 I/O バンクには 7 シリーズ FPGA のクロック配線リソースにユーザークロックを取り込むクロック兼用入力ピンが含まれます 専用のクロックバッファーを併用し クロック兼用入力ピンはユーザークロックを次のリソースへ取り込みます デバイスの同じ側 ( 上半分または下半分 ) にあるグローバルクロックライン 同一の I/O バンク内および上下に隣接する複数の I/O バンクにある I/O クロックライン 同一のクロック領域および上下に隣接する複数のクロック領域にあるリージョナルクロックライン 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 13

14 第 1 章 : クロッキングの概要 同一のクロック領域 および上下に隣接する複数のクロック領域 ( 制約が伴う ) 各 7 シリーズモノリシックデバイスには 32 本のグローバルクロックラインがあり これらを使用してデバイス全体のすべての順次リソースにクロックと制御信号を提供できます グローバルクロックバッファー (BUFGCTRL このユーザーガイドでは BUFG と省略 ) は グローバルクロックラインを駆動し グローバルクロックラインへのアクセスに使用する必要があります 各クロック領域は クロック領域内で 12 本の水平グローバルクロックを使用し グローバルクロックラインを最大で 12 本サポートします グローバルクロックバッファー 複数のクロック領域にまたがるクロックを有効または無効にする クロックイネーブル回路として使用できます 次の目的でグリッチのないマルチプレクサーとして使用できます 2 つのクロックソースからの選択 問題のあったクロックソースからの切り替え 次の目的で CMT によって駆動されます クロック分配遅延の削除 別のクロックに対する遅延の調整 水平クロックバッファー (BUFH/BUFHCE) によって HROW を経由して 1 つのクロック領域にあるグローバルクロックラインにアクセスできます 1 つのクロック領域に広がるクロックを独立して有効または無効にする クロックイネーブル回路 (BUFHCE) としても使用できます それぞれのクロック領域は 各クロック領域内で 12 本の水平クロックラインを使用し 最大で 12 クロックをサポートできます 各 7 シリーズ FPGA には 1 クロック領域にあるすべての順次リソースにクロックを供給できる リージョナルおよび I/O クロックツリーがあります さらに各デバイスには リージョナルおよび I/O クロックを最大 3 つの上下に隣接したクロック領域にまたがるようにするマルチリージョナルクロックバッファー (BUFMR) があります I/O クロックバッファー (BUFIO) は I/O クロックツリーを駆動し 同一 I/O バンク内にあるすべての順次 I/O リソースへのアクセスを可能にします リージョナルクロックバッファー (BUFR) は 同一クロック領域にあるクロックデスティネーションをすべて駆動し 入力クロックレートを分周するようにプログラムできます IOB のプログラム可能な SerDes 機能 ( 7 シリーズ FPGA SelectIO リソースユーザーガイド (UG471) の アドバンス SelectIO ロジックリソース 参照 ) を併用すると BUFIO および BUFR クロックバッファーはロジックリソースを追加せずにソース同期システムにおけるクロックドメインの切り替えを可能にします 関連する BUFR または BUFIO が使用されている場合は マルチリージョナルクロックバッファー (BUFMR) を用いて隣接するクロック領域や I/O バンク内のリージョナルおよび I/O クロックツリーを駆動できます 1 クロック領域または 1 つの I/O バンクでは 固有 I/O クロックと固有リージョナルクロックをそれぞれ最大で 4 つずつサポート可能です 高性能クロック配線は CMT の出力を 非常にジッターが少なく デューティサイクルの歪みも最小限に抑えられているパスへ接続します 第 2 章 クロック配線のリソース で グローバルクロック リージョナルクロック および I/O クロックについてさらに詳しく説明します アプリケーションに応じて使用すべきクロック配線リソースについても解説します 14 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

15 クロッキングアーキテクチャの概要 CMT の概要 7 シリーズ FPGA には最大 24 の CMT があり 各 CMT は 1 つの MMCM および 1 つの PLL で構成されています MMCM と PLL は幅広い周波数に対応する周波数合成回路や外部または内部クロック用のジッターフィルターとして機能し クロックのスキュー調整にも活用できます PLL には MMCM 機能のサブセットが含まれています 7 シリーズ FPGA ではクロック入力の接続によって 複数のリソースから MMCM および PLL に基準クロックを供給できます 7 シリーズ FPGA の MMCM には ファイン ( 高精度な ) 位相シフト機能がいずれの方向にも無制限で追加されており これはダイナミック ( 可変 ) 位相シフトモードで使用できます MMCM については フィードバックパスまたは 1 つの出力パスのいずれかに分数カウンターを持つため 周波数合成機能の精度がさらに強化されます LogiCORE IP クロッキングウィザードは MMCM および PLL を活用して 7 シリーズ FPGA デザインでクロックネットワークを作成するのに役立ちます GUI インターフェイスを使用し クロックネットワークのパラメーターを収集します クロッキングウィザードは 適切な CMT リソースを選択した上で CMT リソースおよび関連するクロック配線リソースを最適にコンフィギュレーションします 第 3 章 クロックマネージメントタイル で CMT ブロック機能および接続についてさらに詳しく説明します クロックバッファー 管理 および配線 このセクションの図は 7 シリーズ FPGA のクロックアーキテクチャをさまざまな角度から視覚化したものを示しています 図 1-1 に 7 シリーズ FPGA のクロックアーキテクチャの概略図を示します デバイスは 垂直方向のクロッキング中央線 ( クロックバックボーン ) によって隣接する左領域と右領域に分けられ 水平方向の中央線によって上半分と下半分に分けられています クロックバックボーンのリソースは水平方向に隣接する領域の両側に反映されます つまり クロックリソースは水平方向に隣接する領域へ拡張されます 上半分および下半分に分割されることで グローバルクロックバッファー (BUFG) が 2 組に分けられ これらの接続に制限が課せられます しかし BUFG はクロック領域に属さないため デバイスのいずれのクロックポイントにも到達することができます 水平クロックリソースはすべて クロック領域の HROW の中央に含まれ 垂直方向の リージョナルクロックリソースではないリソースはクロックバックボーンまたは CMT バックボーンのいずれかに含まれます 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 15

16 第 1 章 : クロッキングの概要 X-Ref Target - Figure 1-1 Clocking Center Clock Region Clock Region Clock Region Horizontal Clock Row (HROW) Horizontal Center BUFG 16 Clock Region Detailed View 16 Clock Region Horizontal Clock Row (HROW) (HROW) Clock Region Horizontal Clock Row (HROW) CMT Column CMT Backbone I/O Column Clock Backbone I/O Column CMT Backbone CMT Column GT Column UG472_c1_30_ 図 1-1 : 7 シリーズ FPGA のクロックアーキテクチャの概略図 1 クロック領域には常に 50 個の ( カラムあたり ) PCI Express の統合ブロックによって 5 個の 36K ブロックが置き換えられない限り 10 個の 36K ブロック RAM ( カラムあたり ) 20 個の DSP スライス ( カラムあたり ) および 12 個の BUFH が含まれます 場合によっては CMT (PLL/MMCM) 1 個 50 の I/O を持つバンク 1 個 4 つのシリアルトランシーバーで構成される GT クワッド 1 個 およびブロック RAM カラムに PCIe 用のカラム半分が含まれることもあります 16 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

17 クロッキングアーキテクチャの概要 図 1-2 は 1 クロック領域で利用可能なクロックリソースとそれらの基本的な接続を示す概略図です グローバルクロックバッファーは 物理的に存在しなくても HROW を介して各領域内に駆動できます 水平クロックバッファー (BUFH) は HROW を介して領域の各クロックポイントまで駆動します BUFG および BUFH は HROW の配線トラックを共有します I/O バッファー (BUFIO) およびリージョナルクロックバッファー (BUFR) は I/O バンク内にあります BUFIO は I/O クロックリソースしか駆動しませんが BUFR は I/O リソースおよびロジックリソースを駆動します BUFMR によって BUFIO および BUFR の複数領域にわたるチェーン接続が可能になります クロック兼用入力を用いて外部クロックとデバイスのクロックリソースを接続します リソースによっては CMT バックボーンを介してその上下領域へ接続できるものもあります X-Ref Target - Figure 1-2 Clock Backbone PLL I/O Bank Fabric CC Fabric CMT Column BUFIO BUFG BUFH HROW BUFMR GT Quad CC BUFR MMCM CMT Backbone UG472_c1_31_ 図 1-2 : クロック領域の基本的なビュー 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 17

18 第 1 章 : クロッキングの概要 図 1-3 に デバイス右端の 1 つのクロック領域におけるクロッキング構造を示します X-Ref Target - Figure 1-3 To Bank Above Global Clocking CMT Clocking Backbone 32 Backbone 2 CMT PLL X0Yn in Same Region I/O Bank 4 Interconnect CE CLR CE SRCC Pin Pair MRCC Pin Pair HROW Clock Region 50 s High Interconnect BUFHs CE BUFGs MMCM X0Yn in Same Region MRCC Pin Pair SRCC Pin Pair 4 Two BUFMRs (MRCC pins only) Four BUFRs To Bank Below Four BUFIOs UG472_c1_32_ 図 1-3 : 1 つのクロック領域 ( デバイスの右側 ) 18 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

19 クロッキングアーキテクチャの概要 図 1-4 は グローバルピン BUFG およびリージョナルピン BUFH/CMT/CC の接続に加えて 1 領域内 ( ここでは右側の領域 ) で利用可能なリソースの数を示す詳細図です X-Ref Target - Figure 1-4 CMT Backbone Interconnect From other BUFGs To other BUFGs 32 Fabric CMT Column I/O Bank Fabric Interconnect Left Region 32 CE PLL <0-3> CC CC BUFG GT Quad Left Region Interconnect Interconnect Clock Backbone 32 BUFH 12 CE 14 MMCM <0-3> CC CC BUFR HROW UG472_c1_33_ 図 1-4 : BUFG/BUFH/CMT クロック領域の詳細 4 本のクロック兼用入力ピンはいずれも CMT にある PLL/MMCM および BUFH を駆動できます BUFG は 領域内に存在するものとして示されますが クロックバックボーンのいずれかの場所に物理的に配置できます BUFG および BUFH は HROW にある 12 の配線トラックを共有しており その領域のクロックポイントをすべて駆動できます BUFG については BUFH ( 図 1-4 では省略 ) も駆動できます これにより 別のグローバルクロック分配において個別のクロックイネーブルが可能になります 各 GT クワッドには クロックバックボーンにある CMT およびクロックバッファーを駆動する専用トラックが 10 個あります I/O バンクに配置されている BUFR には ロジック CMT および BUFG でクロックポイントを駆動するトラックが 4 個あります 制約が伴いますが CMT バックボーンを使用して隣接する領域のほかの CMT を駆動できます クロック兼用ピンも同様に 同じ制約が伴いますが 隣接する領域の CMT を駆動できます クロック兼用ピンは デバイスの同じ上半分 / 下半分にある BUFG を駆動できます CMT バックボーンには 垂直領域間の接続をサポートするトラックが 4 個あります あるクロック領域からのクロックソースは その領域のクロックバッファーリソースだけでなく水平方向に隣接するクロックバッファーリソースも駆動できます CMT クロック兼用ピン およびシリアルトランシーバーは BUFH を介して水平方向に隣接する領域にクロックを供給でき さらにデバイスの同じ上半分 / 下半分にある BUFG に接続できます 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 19

20 第 1 章 : クロッキングの概要 ロジックインターコネクトは BUFG および BUFH の CE ピンを駆動します ロジックインターコネクトはクロックを同じバッファーに供給することもできますが タイミングが予測不可能であるため注意が必要です 図 1-5 に I/O クロックリソースおよび接続の詳細図を示します X-Ref Target - Figure 1-5 Clock Backbone Fabric CMT Column PLL 2 I/O Bank BUFR Fabric BUFIO SRCC Pair MRCC Pair BUFG BUFH 4 4 HROW <0> <1> <2> <3> BUFMR BUFMR MRCC Pair SRCC Pair GT Quad MMCM BUFR BUFIO CMT Backbone UG472_c1_34_ 図 1-5 : BUFR/BUFMR/BUFIO クロック領域の詳細 各 I/O バンクには BUFIO および BUFR がそれぞれ 4 個ずつ含まれます これらの各クロックバッファーは 特定のクロック兼用入力クロックピンペアによって駆動されるか または MMCM の特定の出力クロックによって直接駆動できます MRCC と呼ばれる 2 つのクロック兼用入力ピンペアは 複数の領域におけるクロッキング手法をサポートします MRCC ピンペアは特定の BUFMR を駆動できます つまり 複数領域 / バンクインターフェイスを実現する 同一および隣接する領域にある BUFIO および BUFR を駆動できることを意味します 同様に GT クワッドは BUFMR を駆動することもできます MMCM<3:0> 出力には BUFR および BUFIO への専用の高性能な差動パスがあります この機能は 高性能クロック (HPC) とも呼ばれます すべての 7 シリーズデバイスは 基本的なアーキテクチャについては同じものを採用していますが ファミリ間およびファミリ内のデバイス間ではアーキテクチャに若干の違いがあります 各 7 シリーズ FPGA には デバイス左端に少なくとも 1 つの I/O カラムがあります GT は GTP GTX または GTH のいずれかの 7 シリーズ FPGA でサポートされているシリアルトランシーバーです GT を搭載するデバイスは デバイスの右端に GT と I/O が混在するカラムがあるか ( 一部の Kintex-7 デバイスと一部の Artix-7 デバイス ) デバイスの右端に GT カラムがあり その右側 20 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

21 7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い に I/O カラムがあります ( 一部の Kintex-7 デバイスと一部の Virtex-7 デバイス ) その他の Virtex-7 デバイスには 左端および右端に GT カラムがあり その左側と右側に I/O カラムがあります Artix-7 200T デバイスには 上半分および下半分のクロックカラムの隣に GTP トランシーバーがあります したがって 7 シリーズデバイスのすべてのクロック領域に ここまでの図に記載されているブロックがすべて含まれているわけではありません 7 シリーズデバイスのブロックレベルのアーキテクチャを示す図は 7 シリーズ FPGA パッケージおよびピン配置ガイド (UG475) の ダイレベルでのバンク番号の概要 を参照してください 付録 B クロック領域のクロックリソースおよび接続 に さまざまなクロック領域のクロックリソースおよび接続の詳細図を記載しています 7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い 7 シリーズ FPGA のクロック構造は Virtex-6 FPGA と似ており 同じ機能が多数サポートされていますが アーキテクチャには若干の違いがあり さまざまなクロッキング要素とその機能に修正が加えられています Spartan-6 FPGA と比べると アーキテクチャと機能がいずれも大きく変更されています Spartan-6 FPGA の一部のクロックプリミティブは廃止され より強力でシンプルな構造に置き換わっています Virtex-6 FPGA との主な違い BUFIO の基本的なクロック機能は 7 シリーズ FPGA でも変更はありませんが その駆動範囲が 1 バンクのみに変更されています 隣接バンクのクロックを直接駆動するには 新しいクロックバッファーを使用します 7 シリーズ FPGA には 1 バンクにつき 4 つの BUFIO があります BUFIO の改良と同様に BUFR も基本的な目的は変わっていませんが BUFR の駆動範囲は 1 つの領域のみとなっています 1 領域につき 4 つの BUFR と 4 つのリージョナルクロック ( トラック ) があります 7 シリーズ FPGA には BUFMR/BUFMRCE と呼ばれる新しいバッファーが追加されました BUFMR/BUFMRCE.BUFMR/BUFMRCE は 同一領域および上下に隣接した領域の BUFIO と BUFR を駆動します これらのバッファーには Virtex-6 FPGA と同じ複数領域 / 複数バンクのクロック配線機能があり 3 つの領域 / バンクがサポートされているのも同じです BUFMRCE には 切り替えが同期か非同期かを選択できる機能があります Virtex-6 ファミリのグローバルクロック (GC) 入力ピンは 7 シリーズ FPGA ではサポートされなくなりました GC の代わりに 1 バンクあたり 4 つのクロック兼用入力 (CCIO) ピン / ペアが用意されています CCIO ピンの接続は 従来の GC の機能のほとんどをサポートできるように改良されています グローバルクロックマルチプレクサーの BUFGMUX に CLK_SEL_TYPE 属性が追加されました これにより 2 つの入力クロックを同期または非同期で切り替えることができます ( 従来は IGNORE ポートでのみ可能 ) BUFHCE には改善されたクロックイネーブルがあり 入力クロックを同期または非同期で有効化できます Virtex-6 FPGA の CMT は 2 つの MMCM で構成されていましたが 7 シリーズ FPGA では MMCM と PLL (MMCM のサブセット ) が各 1 つ そして専用のメモリインターフェイスロジック ( 予約済み ) で構成されています CMT カラムは CMT 内の SelectIO カラム / バンクの隣にあり I/O への専用アクセスによって高い性能を実現します グローバルクロックバッファーはこれまで同様 CMT によって駆動される I/O カラムの間のデバイスセンター ( 垂直方向の中心 ) にあります 7 シリーズ FPGA では CMT 内の直接カスケード接続はサポートされていません 隣接する CMT への直接カスケード接続は可能ですが リソースが少ないため 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 21

22 第 1 章 : クロッキングの概要 制約があります 隣接する CMT 以外の CMT にカスケード接続するとソースとデスティネーションの MMCM/PLL 間で位相オフセットが生じるため 特別な属性の設定が必要です 以前とは異なり フラクショナル分周器は出力カウンターを共有しません このため 出力カウンターを別の用途に使用できるようになりました 分数カウンターにはスタティック位相シフト機能が追加されました CLOCK_HOLD 機能は廃止されました MMCM は スペクトラム拡散をサポートしています Spartan-6 FPGA との主な違い Spartan-6 FPGA には Spartan-6 アーキテクチャ独自のクロック回路トポロジ 機能 ブロックがいくつかありますが これらは 7 シリーズ FPGA ではサポートされず 代わりとなる新しいクロック機能が用意されています DCM_SP DCM_CLKGEN BUFIO2 BUFIO2_2CLK BUFIO2FB BUFPLL BUFPLL_MCB などの機能は 7 シリーズデバイスでは直接サポートされていません PLL は MMCM のサブセットで 性能は同じですが ( 最小 CLKIN/PFD と最小 / 最大 VCO 周波数を除く ) 接続に若干の制約があり 機能も一部制限されています 従来の Spartan FPGA の PLL と比べると 7 シリーズ FPGA の PLL には パワーダウン 入力クロックの切り替え 隣接 CMT へのカスケード接続の機能が追加されています PLL から BUFIO や BUFR への直接接続はありません 7 シリーズ FPGA には BUFIO2 および BUFIO2_2CLK プリミティブに直接代わる機能はありません BUFIO および BUFR を推奨される接続方法で使用して ILOGIC と OLOGIC を駆動してください Spartan-6 FPGA の BUFIO2 で GCLK からの専用入力を CMT およびグローバルクロックバッファーへ配線する機能は 7 シリーズ FPGA ではサポートされていません 7 シリーズ FPGA に移行するには CCIO ピンからの専用入力配線を使用してください 7 シリーズ FPGA には Spartan-6 FPGA の BUFPLL に直接該当する機能はありません 7 シリーズ FPGA に移行するには BUFIO および BUFR を推奨される方法で使用して ILOGIC と OLOGIC に接続してください BUFPLL への専用配線の代わりには MMCME2 CLKOUT[0:3] からの高性能クロック配線を使用します ISERDES および OSERDES 回路は Virtex-6 アーキテクチャに基づいています 7 シリーズ FPGA SelectIO リソースユーザーガイド (UG471) を参照してください 7 シリーズ FPGA では BUFPLL_MCB プリミティブが不要になりました 7 シリーズ FPGA では DDR メモリインターフェイスの ( ソフト ) インプリメンテーションが異なります メモリインターフェイスソリューションユーザーガイド (UG586) を参照してください 7 シリーズ FPGA では BUFIO2FB プリミティブが不要になりました MMCM と PLL のフィードバック接続には 使用するフィードバックに応じて CLKFBIN をグローバルクロックバッファー 入力ピン CLKFBOUT のいずれかに直接接続できます Spartan-6 FPGA では BUFH しかサポートされていませんでした 7 シリーズ FPGA にはクロックの無効化機能を備えた BUFHCE プリミティブがあり このリソースで駆動しているクロック領域の消費電力を削減できます 7 シリーズ FPGA には新しいバッファーとして BUFMR/BUFMRCE が追加されました これらのバッファーは同一クロック領域および上下に隣接したクロック領域の BUFIO と BUFR を駆動します BUFIO または BUFR BUFMR/BUFMRCE と組み合わせて使用すると MRCC 入力から隣接するクロック領域の BUFIO および BUFR にアクセスできます BUFMRCE には 切り替えが同期か非同期かを選択できる機能があります 22 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

23 7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い Spartan-6 FPGA デザインからの移行に影響する新しいプリミティブとして BUFR があります BUFR と BUFIO を組み合わせると BUFIO2 BUFIO2_2CLK BUFPLL と同じ機能が使用可能になります BUFR は各クロック領域に 4 つずつあります Spartan-6 FPGA デザインからの移行に影響する新しいプリミティブとして BUFIO があります BUFIO と BUFR を組み合わせると BUFIO2 BUFIO2_2CLK BUFPLL と同じ機能が使用可能になります BUFIO は各バンクに 4 つあります Spartan-6 アーキテクチャが備えていた 1 つの DCM と 1 つの PLL に代わり 7 シリーズ FPGA では 1 つの MMCM と 1 つの PLL そして専用のメモリインターフェイスロジック ( 現時点ではザイリンクス専用として予約済み ) で構成される CMT を使用します DCM とその関連機能は 7 シリーズ FPGA では CMT でサポートされます CMT は SelectIO カラムに隣接する独立したカラムにあり I/O への専用アクセス機能があります DCM_SP と DCM_CLKGEN は廃止され これらの機能は MMCM と PLL でサポートされるようになりました 7 シリーズ FPGA ではグローバルクロック (GCLK) 入力はサポートされなくなりました 4 つのクロック兼用入力ピンは Spartan-6 FPGA の GCLK ピンの機能の多くをサポートする各バンクで利用できるようになりました これまでの Spartan-6 FPGA デザインにはなかった MMCM という新しい機能ブロックが用意されています MMCM には 分数分周 ファイン位相シフト ダイナミック位相シフト 反転クロック出力 CLKOUT6 と CLKOUT4 のカスケード接続など多くの機能があります BUFPLL への直接接続の代わりに CLKOUT[0:3] を使用した MMCM から BUFIO/BUFR への HPC 接続が用意されています また より包括的な DRP も利用できます 従来は汎用の高速 I/O クロッキングに使用する CMT 機能の PLL を推奨していましたが 7 シリーズ FPGA ではこれが変更になりました PLL には BUFIO や BUFR への直接接続はありません CLKOUT0 フィードバックもサポートされていません 高速 I/O インターフェイスには MMCM を使用してください I/O インターフェイスカスケード接続では 制限された CMT バックボーンリソースを使用します また 新しいパワーダウンモードも追加されました 入力クロックの切り替えは完全にサポートされます 動作範囲は Spartan-6 FPGA と 7 シリーズ FPGA で異なります DRP 機能は 7 シリーズ FPGA でも利用でき その機能の位置とアドレスが変更されました Spartan-6 FPGA の DCM_SP は 7 シリーズ FPGA ではサポートされていません 7 シリーズ FPGA に移行するには MMCM と PLL を使用してください Spartan-6 FPGA の DCM_CLKGEN は 7 シリーズ FPGA では直接サポートされていません 狭帯域の MMCM または PLL を使用して入力ジッターのフィルタリングを行ってください MMCM または PLL の DRP リファレンスデザインを使用すると M/D 値の動的な再プログラミングが可能です 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 23

24 第 1 章 : クロッキングの概要 クロック接続のまとめ 表 1-1 : クロック接続のまとめ 表 1-1 に 7 シリーズ FPGA のクロック接続についてまとめます クロック機能またはピン直接の駆動元直接の駆動先 同じクロック領域にあり デバイスの同じ側 ( 左 / 右 ) にある MRCC の駆動先 複数領域クロック兼用 I/O (MRCC) 1 つのバンクに 2 つのピン / ペアがあります 単一領域クロック兼用 I/O (SRCC) 1 つのバンクに 2 つのピン / ペアがあります BUFIO 外部クロック 外部クロック 同じクロック領域内での BUFIO の駆動元 MRCC ( 専用 1:1) SRCC ( 専用 1:1) MMCM.CLKOUT0 ~ MMCM.CLKOUT3 CLKFBOUT 同じクロック領域および上下クロック領域の BUFMR 4 つの BUFIO 4 つの BUFR 2 つの BUFMR 1 つの CMT (1 つの MMCM と 1 つの PLL) 上下の CMT ( 制限された CMT バックボーンリソースを使用 ) (1) 同じ上半分 / 下半分の MRCC の駆動先 16 の BUFG 水平方向に隣接する同じクロック領域にある MRCC の駆動先 BUFH 同じクロック領域にあり デバイスの同じ側 ( 左 / 右 ) にある SRCC の駆動先 4 つの BUFIO 4 つの BUFR 1 つの CMT (1 つの MMCM と 1 つの PLL) 上下の CMT ( 制限された CMT バックボーンリソースを使用 ) (1) 同じ上半分 / 下半分の SRCC の駆動先 16 の BUFG 水平方向に隣接する同じクロック領域にある SRCC の駆動先 BUFH 同じクロック領域で使用する場合の駆動先 ILOGIC.clk ILOGIC.clkb OLOGIC.clk OLOGIC.clkb OLOGIC.oclk OLOGIC.oclkb 24 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

25 クロック接続のまとめ 表 1-1 : クロック接続のまとめ ( 続き ) クロック機能またはピン直接の駆動元直接の駆動先 BUFR BUFMR BUFG BUFH 同じクロック領域内での駆動元 MRCC SRCC MMCM.CLKOUT0 ~ MMCM.CLKOUT3 CLKFBOUT 上下クロック領域の BUFMR 汎用インターコネクト 同じクロック領域内での駆動元 MRCC ( 専用 1:1) この表に示されている GT クロック出力 ( GT トランシーバークロック 参照 ) インターコネクト ( 非推奨 ) 同じ上半分 / 下半分内での駆動元 SRCC MRCC CMT この表に示されている GT クロック出力 ( GT トランシーバークロック 参照 ) BUFR ( 非推奨 ) インターコネクト ( 非推奨 ) 同じ上半分 / 下半分内の隣接する BUFG 同じクロック領域内および水平方向に隣接するクロック領域での BUFH の駆動元 SRCC MRCC CMT BUFG この表に示されている GT クロック出力 ( GT トランシーバークロック 参照 ) インターコネクト ( 非推奨 ) 同じクロック領域で使用する場合の駆動先 CMT 同じクロック領域内で BUFG が駆動可能な任意のクロックポイント 同じ上半分 / 下半分で使用する場合の駆動先 16 BUFG ( 非推奨 ) 同じクロック領域および上下クロック領域内で使用する場合の駆動先 BUFIO BUFR CMT この表に示されている GT クロック出力 ( GT トランシーバークロック 参照 ) 同じ上半分 / 下半分内の隣接する BUFG ファブリックおよび I/O 内の任意のクロックポイント 制御信号 BUFH 同じクロック領域で使用する場合の駆動先 CMT この表に示されている GT クロック出力 ( GT トランシーバークロック 参照 ) 同じクロック領域内で BUFG が駆動可能な任意のクロックポイント 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 25

26 第 1 章 : クロッキングの概要 表 1-1 : クロック接続のまとめ ( 続き ) クロック機能またはピン 直接の駆動元 直接の駆動先 GT トランシーバークロック 任意の BUFG N/A RXUSRCLK 同じクロック領域内での駆動元 RXUSRCLK2 BUFH TXUSRCLK TXUSRCLK2 N/A 同じ上半分 / 下半分内の BUFG GT トランシーバークロック RXOUTCLK TXOUTCLK MGTREFCLK0/1P MGT 差動基準クロックピンの正 (P) 側です MGTREFCLK0/1N MGT 差動基準クロックピンの負 (N) です CMT (1) IDELAYCNTRL.CLK 同じクロック領域で使用する場合の駆動先 CMT BUFMR 水平方向に隣接するクロック領域の BUFH および BUFH 外部 GT 基準クロック GT 基準クロック 同じ上半分 / 下半分内の BUFG BUFG SRCC ( 同じクロック領域および隣接クロック領域 ) MRCC ( 同じクロック領域および隣接クロック領域 ) 同じクロック領域の GT 同じクロック領域内の BUFR および BUFMR を使用した場合は上下クロック領域の BUFR MMCM/PLL.CLKOUT0-3 MRCC/SRCC BUFG BUFH 同じクロック領域で使用する場合の 外部 GT 基準クロックピンの駆動先 CMT BUFMR 水平方向に隣接するクロック領域の BUFH および BUFH 同じ上半分 / 下半分内の任意の BUFG 同じクロック領域で使用する場合の駆動先 BUFIO (MMCM) BUFR (MMCM) 水平方向に隣接するクロック領域の BUFH および BUFH MMCM/PLL ( 隣接していない場合は位相オフセットあり ) N/A CCLK ピンコンフィギュレーションロジックコンフィギュレーションロジック EMCCLK ピン N/A コンフィギュレーションロジック N/A JTAG コンフィギュレーションロジックおよびバ TCK ピンウンダリスキャン 注記 : 1. 制限が適用されます 31 ページの シングルクロックで複数の CMT を駆動する を参照してください 26 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

27 クロック接続のまとめ 7 シリーズ FPGA におけるクロッキングの違い 各 7 シリーズ FPGA ファミリには独自の接続要件があります 表 1-2 で説明した接続に適用される制限 / 例外を表 1-1 にまとめます GT CMT および I/O の位置およびアライメントを包括的に図示したものについては 7 シリーズ FPGA パッケージおよびピン配置ガイド (UG475) の ダイレベルでのバンク番号の概要 を参照してください 表 1-2 : 7 シリーズ FPGA 別のクロック接続の違い ファミリ Artix-7 T FPGA : 全デバイス Kintex-7 FPGA : 全デバイス すべての Virtex-7 T および XT FPGA すべての Virtex-7 HT FPGA 例外 GTP トランシーバーから CMT および BUFMR への直接接続はありません GTP トランシーバーから CMT への接続には BUFH または BUFG が必要です GTX トランシーバーから CMT および BUFMR への直接接続はありません GTX トランシーバーから CMT への接続には BUFH または BUFG が必要です 接続の例外はありません XC7V2000T および XC7VX1140T デバイスを使用して設計する際は 第 2 章の スタックドシリコンインターコネクトクロッキング を参照してクロッキングガイドラインを確認してください GTZ トランシーバーは SLR に接続するために インターポーザークロックバックボーンにしか接続できません つまり 駆動先はグローバルクロックネットワーク (BUFG 配線トラック ) および BUFH のみで 駆動元は BUFG のみということです 第 2 章の スタックドシリコンインターコネクトクロッキング を参照してください 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 27

28 第 1 章 : クロッキングの概要 28 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

29 第 2 章 クロック配線のリソース 7 シリーズ FPGA には さまざまなクロッキング手法 および大きいファンアウト 短い伝搬遅延 非常に低いスキューなどの要件をサポートするためのクロック配線リソースが用意されています クロック配線リソースを最大限に活用するには PCB から FPGA へのユーザークロックを取得する方法 どのクロック配線リソースが最適かを決定する方法 適切な I/O およびクロックバッファーを利用してこれらのクロック配線リソースへアクセスする方法を設計者が理解している必要があります この章では 次の項目について説明します クロックバッファーの選択に関する考慮事項 クロック兼用入力 (CCIO) グローバルクロックリソース リージョナルクロックリソース 高性能クロック クロックバッファーの選択に関する考慮事項 7 シリーズ FPGA には豊富なクロックリソースがあります バッファーの種類 クロック入力ピン およびクロック接続を多様に備えることで数多くのアプリケーションの要件を満たしています 適切なクロックリソースを選択することで 配線性 性能 および一般的な FPGA リソースの使用率が向上します アプリケーションおよびデザインによっては フロアプランやその他の手動誘導によってインプリメンテーションに多大な影響を及ぼすこともできます BUFGCTRL (BUFG として使用されることが多い ) は 最も一般的に使用されるクロック配線リソースです これらの完全なグローバルクロックは デバイスのすべてのクロックポイントへ接続できます しかし 性能 機能 またはクロックリソースの可用性のいずれかが理由で 代替のクロックバッファーを使用した方が利点が多い場合もあります BUFG は次のような場合に適しています デザインまたはデザインの一部に デバイスの多くの領域にまたがるグローバルリーチ ( 大規模な展開 ) があり 機能の位置特定が不可能 数多くのクロック領域にまたがる ブロック RAM DSP または統合された IP コアなどのハードウェア機能ブロックは カスケード接続されるか または近くにはない への接続する必要があります クロック同期 ( グリッチなし ) またはクロック非同期を切り替えることで アプリケーションは停止したクロックからの切り替え または別の周波数のクロックを選択することができます ( 消費電力の削減など ) クロックイネーブル (CE) 機能は 動作していない期間の消費電力を削減するために使用できます しかし 通常は タイミング (CE 遅延 ) の制限という理由から CE 機能を使用してクロッ 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 29

30 第 2 章 : クロック配線のリソース キングエレメントで真の CE ロジックファンクションをシミュレーションすべきではありません CE 機能は デバイスのスタートアップ後に初期化されたクロッキングエレメントの同期化に使用できます BUFR および BUFIO の組み合わせの主な目的は ソース同期インターフェイスをサポートすることです インターフェイスが 1 つの領域に配置される場合 BUFIO は SelectIO の高速側にクロックを供給し BUFR は FPGA ロジックにつながる低速のデシリアライズ / シリアライズされた側にクロックを供給してクロックドメイン転送機能を提供します 1 つのクロック領域 / バンクで利用できる数よりも多くのロジックおよび / または I/O を必要とするインターフェイスについては BUFMR (BUFMRCE) を使用してクロックドメイン転送機能を上下クロック領域に拡張できます ソース同期 I/O のユースケースに関連しない分周クロックを必要とする一部のアプリケーションは MMCM/PLL を使用できないまたは分周機能に使用できない場合に BUFR を簡単なクロック分周器として利用できます その場合 BUFR の主な目的から外れるためタイミングおよびスキューに特に注意が必要となります SelectIO リソースのクロッキングに関する詳細は 7 シリーズ FPGA SelectIO リソースユーザーガイド (UG471) を参照してください 水平クロックバッファーの BUFH (BUFHCE) は 厳密にはリージョナルリソースであり 上下クロック領域に広がることはできません BUFR とは違って BUFH はクロックを分周することはできません BUFH は 2 つの水平領域に広がるというリージョナル的な観点にのみ基づき グローバルクロックリソースに類似しています また MMCM/PLL へのフィードバックとして機能でき クロック挿入遅延が補正されます インターフェイスまたは多くのロジックが 1 クロック領域または 2 つの隣接する水平クロック領域にある場合 BUFH は推奨されるクロックリソースです BUFH にはクロックイネーブルピン (BUFHCE) もあり このピンを使用してロジック またはインターフェイスおよびそれに関連するロジックがアクティブではない場合にダイナミック消費電力を削減できます クロックイネーブル機能は クロックサイクル間ベースでゲーテッドクロックを提供できます グローバルクロックツリーと同様に BUFH は ( イネーブル / リセット ) にあるクロックリソース以外のリソースに接続できますが スキュー特性は改善されます さらに BUFH はクロック領域にあるクロッキングエレメントの同期スタートアップに利用できます クロックリソースの選択に関連して課せられるスタックドシリコンインターコネクト (SSI) デバイスの制限は スタックドシリコンインターコネクトクロッキング を参照してください クロック兼用入力 (CCIO) 外部のユーザークロックは クロック兼用 (CC) 入力と呼ばれる差動クロックピンペアで FPGA に送信される必要があります クロック兼用入力は 内部グローバルおよびリージョナルクロックリソースへの専用の高速アクセスを提供します 専用配線を用いるクロック兼用入力は さまざまなクロック機能のタイミングを保証する目的でクロック入力に利用する必要があります ローカルインターコネクトを備える汎用 I/O は クロック信号に使用できません 各 I/O バンクは 1 クロック領域にあり 50 本の I/O ピンを備えています 各 I/O カラムの I/O バンクそれぞれに 50 本の I/O ピンがあり そのうちの 4 組がクロック兼用入力ピンペア ( 合計 8 本のピン ) です クロック兼用入力の概要は次のとおりです 30 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

31 クロック兼用入力 (CCIO) PCB の差動またはシングルエンドクロックに接続可能です 差動 I/O 規格も含め 任意の I/O 規格にコンフィギュレーション可能です P 側 ( マスター ) および N 側 ( スレーブ ) があります シングルエンドクロック入力は クロック兼用入力ピンペアの P ( マスター ) 側に割り当てる必要があります シングルエンドクロックを差動クロックピンペアの P 側に接続した場合 N 側を別のシングルエンドクロックピンとしては使用できず ユーザー I/O としてのみ使用可能です ピンの命名規則については 7 シリーズ FPGA パッケージおよびピン配置ガイド (UG475) を参照してください クロック兼用入力は 各 I/O バンクで 2 MRCC と 2 SRCC ペアとして構成されます SRCC は 単一クロック領域とグローバルクロックツリーにアクセスすると共に 同じカラム内に位置する上下の CMT にもアクセスします SRCC は次を駆動できます 同じクロック領域にあるリージョナルクロックライン (BUFR BUFH BUFIO) 同じクロック領域または隣接するクロック領域にある CMT デバイスの同じ側 ( 上半分 / 下半分 ) にあるグローバルクロックライン (BUFG) BUFG および I/O バンクのアライメントの詳細は 7 シリーズ FPGA パッケージおよびピン配置ガイド を参照してください MRCC は複数のクロック領域およびグローバルクロックツリーにアクセスできます MRCC は SRCC と同じように機能し さらにマルチリージョナルクロックバッファー (BUFMR) を駆動して最大で 3 つのクロック領域にアクセス可能です クロック兼用入力は クロックとして使用されない場合は通常の I/O として利用できます 通常の I/O として使用される場合 クロック兼用入力ピンはシングルエンドまたは差動 I/O 規格としてコンフィギュレーションできます クロック兼用入力は 同じクロック領域にある CMT そして制限はありますがその上下のクロック領域にある CMT に接続できます シングルクロックで 1 つの CMT を駆動する 1 クロック入力によって 1 つの CMT が駆動される場合 クロック兼用入力および CMT (MMCM/ PLL) は同じクロック領域にある必要があります シングルクロックで複数の CMT を駆動する シングルクロック入力は 同じカラム内のほかの CMT を駆動できます その場合 MMCM/PLL はクロック兼用入力と同じクロック領域に配置されている必要があります 追加の CMT は隣接領域に配置するのが最適ですが 同じカラム内で CMT 1 つ分以上離れた CMT を駆動することも可能です CMT で使用されるリソースは CLOCK_DEDICATED_ROUTE 制約なしで自動的に配置されるように このコンフィギュレーションと同一である必要があります 複数の MMCM/PLL を混在させる必要がある場合は まずはそれらを同じ CMT に配置させます 同じクロック領域にはないクロック兼用入力から CMT を駆動させなければならない場合 および MMCM/PLL がクロック兼用入力と同じクロック領域にない場合 CLOCK_DEDICATED_ROUTE 属性を BACKBONE に設定しなければなりません その場合 MMCM または PLL によって出力が入力に正しく揃えられません 同じカラム内の CMT を駆動する専用リソースは限られています 一部のザイリンクス IP がこれらのリソースを使用するため デザインでその他の用途に使用できなくなり その結果として配線不 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 31

32 第 2 章 : クロック配線のリソース 可能なデザインとなります ほかのクロック領域への専用配線が使用できない場合は CLOCK_DEDICATED_ROUTE 属性を FALSE に設定することで ローカルインターコネクトロジックが使用できるようになります ただし この場合は遅延が増加し 補正されない遅延が生じます クロック兼用入力ピンの配置規則 表 2-1 : クロック兼用入力の配置規則 最初のデザインを作成する前にクロック兼用入力ピンを手動で選択する際は 2 つの注意点があります クロック兼用入力が目的のクロックリソースに接続可能なこと 表 2-1 に 接続を確認するための配置規則をまとめています 目的のクロックリソースが利用可能な状態であること デザインのほかの部分によって使用されていないこと クロック兼用入力を介して入力される外部クロック および IP から入力される内部生成クロックの両方が内部のクロックネットワークにアクセスする際に競合しないようにする最善の方法は 目的のクロックネットワークおよび IP が含まれる最初のデザインを構築し それをインプリメンテーションツールを使用して実行することです 結果 検証が強化されて信頼性が高まり クロックが原因でピン配置を変更する必要がなくなります 表 2-1 に示す配置規則に従って 目的の内部クロックネットワークにアクセスできるようにクロック兼用入力ピンを選択する必要があります 各 I/O バンクは 1 クロック領域にあります 注記 : コスト増を招くボードのリスピンやクロックタイミングの低下を避けるために クロック兼用入力のピン配置が正しく選択されていることを確認します クロック入力先 リソース使用率および配置規則 (1)(2)(3) 有効なクロック兼用入力ピン デバイス全体の I/O および / または順次エレメント (4) BUFH を使用する 1 クロック領域内にある I/O および / または順次エレメント (4) クロック兼用入力 > BUFG > グローバルクロックツリー クロック兼用入力は BUFG と同じ側の上半分または下半分に配置する必要があります 各デバイスについて 上半分に 16 個の BUFG があり 下半分に 16 個の BUFG があります 各クロック領域は 最大で 12 個の固有のグローバルクロックを持つことができ 水平クロックラインを使用します クロック兼用入力 > BUFH > 水平クロックライン クロック兼用入力は BUFH と同じクロック領域または隣接する水平クロック領域に配置する必要があります (5) 各クロック領域には 12 個の BUFH および 12 個の水平クロックラインがあります SRCC または MRCC SRCC または MRCC 32 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

33 クロック兼用入力 (CCIO) 表 2-1 : クロック兼用入力の配置規則 ( 続き ) クロック入力先 CMT を使用する I/O および / またデバイス全体 : は順次エレメント (6) リソース使用率および配置規則 (1)(2)(3) 有効なクロック兼用入力ピン クロック兼用入力 > CMT > BUFG > グローバルクロックツリー 1 クロック領域または隣接するクロック領域 : クロック兼用入力 > CMT > BUFR/BUFH > リージョナルクロックツリー / 水平クロックライン クロック兼用入力から CMT への入力配線 : CMT は クロック兼用入力と同じクロック領域に配置する必要があります 複数の CMT が必要な場合は CMT をすぐ上のまたは下のクロック領域に配置させることも可能です (5) 各クロック領域には 1 つの CMT があります SRCC または MRCC BUFR を使用する 1 クロック領域にある I/O および / または順次エレメント 最大 3 つの隣接するクロック領域にある I/O および / または順次エレメント (7) 1 クロック領域にある高性能 SelectIO インターフェイスのみ (50 本の I/O) クロック兼用入力 > BUFR > リージョナルクロックツリー クロック兼用入力は BUFR I/O および順次クロック供給されたエレメントと同じクロック領域に配置する必要があります 特定のクロック兼用ピンペアは固有の BUFR および BUFIO へ接続します したがって LOC 制約を BUFR/BUFIO に手動で付けることは推奨されません 各クロック領域には 4 つのクロック兼用入力および 4 つの BUFR があります クロック兼用入力 > BUFMR > BUFR > リージョナルクロックツリー (8) BUFR が駆動している I/O およびほかの順次エレメントは 同じクロック領域またはクロック兼用入力のすぐ上または下のクロック領域になければなりません BUFR を同じクロック領域または隣接するクロック領域で駆動するには BUFMR を使用する必要があります 特定のクロック兼用ピンペアは固有の BUFR および BUFIO へ接続します したがって LOC 制約を BUFR/BUFIO に手動で付けることは推奨されません 各クロック領域には 4 つのクロック兼用入力 4 つの BUFR および 2 つの BUFMR があります クロック兼用入力 > BUFIO > I/O クロックツリー クロック兼用入力は 駆動する BUFIO および I/O フリップフロップと同じクロック領域に配置する必要があります 特定のクロック兼用ピンペアは固有の BUFR および BUFIO へ接続します したがって LOC 制約を BUFR/BUFIO に手動で付けることは推奨されません 各クロック領域には 4 つのクロック兼用入力および 4 つの BUFIO があります SRCC または MRCC MRCC のみ SRCC または MRCC 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 33

34 第 2 章 : クロック配線のリソース 表 2-1 : クロック兼用入力の配置規則 ( 続き ) クロック入力先 最大 2 つの隣接するクロック領域にある高性能 SelectIO インターフェイスのみ (7) リソース使用率および配置規則 (1)(2)(3) 有効なクロック兼用入力ピン クロック兼用入力 > BUFMR >BUFIO > I/O クロックツリー (8) 順次 I/O および BUFIO は クロック兼用入力と同じクロック領域 またはすぐ上または下に隣接するクロック領域に配置する必要があります 同じクロック領域および隣接するクロック領域にある BUFIO および I/O クロックへアクセスするには BUFMR を使用する必要があります 特定のクロック兼用ピンペアは固有の BUFR および BUFIO へ接続します したがって LOC 制約を BUFR/BUFIO に手動で付けることは推奨されません 各クロック領域には 4 つのクロック兼用入力 4 つの BUFIO および 2 つの BUFMR があります MRCC のみ 注記 : 1. これらの配置規則に例外があるデバイスの詳細は 27 ページの 7 シリーズ FPGA におけるクロッキングの違い を参照し CMT BUFG および I/O バンクのアライメントについては 7 シリーズ FPGA パッケージおよびピン配置ガイド (UG475) を参照してください 2. クロック兼用入力のピン配置では 利用できる数以上のリソースが必要とならないようにしてください つまり デバイスの片側半分につき 16 の BUFG 1 クロック領域につき 1 つの CMT 1 クロック領域につき 4 つの BUFR までです これら以上にクロックリソースが必要な場合は クロック兼用入力がほかのクロック領域にあるクロックリソースに到達できるように割り当てなおす必要があります 3. SSI デバイス用にクロックまたは高速バスインターフェイスのピン配置を定義する場合は 高集積 FPGA 設計手法ガイド (UG872) を参照してください 4. BUFH および BUFG は クロック領域にある同じ水平クロックラインリソースを使用します 各 BUFG または BUFH は クロック領域にある 12 の水平クロックラインのうちの 1 つを使用します 5. 制限が適用されます 31 ページの シングルクロックで複数の CMT を駆動する を参照してください 6. クロック兼用入力が 同じカラムにあるほかのクロック領域 ( 同じクロック領域ではない ) の CMT を駆動する場合 CLOCK_DEDICATED_ROUTE を BACKBONE に設定する必要があります 7. BUFMR または CMT を使用して隣接するクロック領域にクロックを供給する場合 クロックリソースが削減されるため 隣接するクロック領域がその影響を受けることがあります たとえば BUFMR を使用して隣接するクロック領域にある BUFR を駆動すると その隣接するクロック領域にあるクロック兼用入力ペアのうちの 1 つは自身が配置されているクロック領域のリージョナルクロックツリーを駆動できなくなります BUFH または BUFG については 隣接するクロック領域のグローバルクロックラインを駆動するために使用できます 8. メモリインターフェイスが BUFR/BUFIO と同じバンクまたは領域に配置されている場合 BUFMR からそのバンクまたは領域にある BUFH/BUFIO への接続が制限されるかもしれません 34 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

35 グローバルクロックリソース 同じパッケージのデバイス間でデザインを移行する場合 BUFG を上側に 16 リソース 下側に 16 リソースとして分ける中央線が ほかのカラムに関連して移動する可能性があります 具体的には I/O バンクによって上 / 下 BUFG のアライメントが変更され BUFG へアクセスするクロック兼用入力ピンのアライメントが変わります 図 2-1 に XC7K325T および XC7K160T デバイスのセンターアライメントの例を示します 同一パッケージで大規模デバイスから小規模デバイスへ移行する場合には中央線の位置が低くなり 小規模デバイスから大規模デバイスへ移行する場合は中央線の位置が高くなります (I/O カラムによる ) クロック兼用入力ピンに LOC 制約が指定されているとデザインが配線不可能になる場合があります X-Ref Target - Figure 2-1 XC7K160T XC7K325T Bank 18 HR GTX Quad 118 Bank 17 HR GTX Quad 117 Bank 16 HR Bank 15 HR Bank 14 HR Top BUFGs Bottom BUFGs PCIe GTX Quad 116 GTX Quad 115 Bank 34 HP Device Center Bank 16 HR Bank 15 HR Bank 14 HR Top BUFGs Bottom BUFGs PCIe GTX Quad 116 GTX Quad 115 Bank 34 HP Device Center Bank 13 HR Bank 33 HP Bank 13 HR Bank 33 HP Bank 12 HR Bank 32 HP Bank 12 HR Bank 32 HP UG472_c1_29_ 図 2-1 : XC7K325T デバイスおよび XC7K160T デバイスのセンターアライメントの例 また 同じパッケージの小規模デバイスへ移行する際 大規模デバイスの下側の BUFG がすべて使用され 使用可能な BUFG がない場合も配線不可能な状態となります BUFG および I/O バンクのアライメントの詳細は 7 シリーズ FPGA パッケージおよびピン配置ガイド (UG475) を参照してください また 複数の SLR (Super Logic Region) があるデバイスにも 同じパッケージの単一 SRL にあるモノリシックパスから またはその逆に移行するときに同じ制約条件が生じます グローバルクロックリソース グローバルクロックは すべてのクロック入力と FPGA のさまざまなリソースを接続するための専用ネットワークです このネットワークは スキュー デューティサイクルの歪み 消費電力を抑え ジッター耐性が向上するように設計されています また 非常に高い周波数の信号をサポートするようにも設計されています グローバルクロックの信号パスを理解すると さまざまなグローバルクロックリソースについても理解できるようになります グローバルクロックリソースとネットワークには 次のパスおよびコンポーネントが含まれます 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 35

36 第 2 章 : クロック配線のリソース クロックツリーとネット - GCLK クロック領域 グローバルクロックバッファー クロックツリーとネット - GCLK 7 シリーズ FPGA のクロックツリーは スキューおよび消費電力が少なくなるよう設計されています 未使用ブランチの接続は切断されます クロックツリーは リセットやクロックイネーブルなどのロジックリソースを駆動するためにも使用できます これは通常 大ファンアウト / 高ロードのネットに使用されます 7 シリーズ FPGA のアーキテクチャでは グローバルクロックラインのピン利用はロジックリソースのクロックピンに限らず の CLK 以外のピン (SR や CE などの制御ピン ) も駆動できます このアーキテクチャは 高速信号接続や大容量のロードおよび大きいファンアウトが必要なアプリケーションに適しています クロック領域 7 シリーズデバイスでは クロック領域の使用によってクロックディストリビューションが改善されています 各クロック領域には最大 12 のグローバルクロックドメインを含めることができます これら 12 のグローバルクロックは モノリシックデバイスまたは SLR で使用可能な 32 個のグローバルクロックバッファーを自由に組み合わせて駆動できます クロック領域の寸法は 50 個分 (IOB 50 個 ) の高さで チップの左半分または右半分の幅に固定されています 7 シリーズデバイスでは クロックバックボーンによってデバイスが左右に分割されます このバックボーンは ダイの中央にはありません このようにクロック領域の寸法を固定することで 大規模な 7 シリーズデバイスにさらに多くのクロック領域が含まれるようになりました 7 シリーズ FPGA では 4 ~ 24 個のクロック領域が提供されます グローバルクロックバッファー 各 7 シリーズデバイスには 32 個のグローバルクロックバッファーがあります CCIO 入力はデバイスの同じ側にあるグローバルクロックへ直接接続できます 差動クロックピンのペアは それぞれ PCB 上の差動またはシングルエンドクロックのいずれかに接続できます 差動クロック入力として使用する場合は 差動入力ピンペアの P 側からの直接接続を使用します シングルエンドクロックを使用する場合は P 側のピンペアのみ直接接続されているため この P 側のピンを使用する必要があります ピンの命名規則については 7 シリーズ FPGA パッケージおよびピン配置ガイド (UG475) を参照してください シングルエンドクロックを差動ピンペアの P 側に接続した場合 N 側を別のシングルエンドクロックピンとして使用することはできませんが ユーザー I/O として使用可能です デバイスの上半分にある CMT はデバイスの上半分にある BUFG しか駆動できず 下半分の CMT は下半分の BUFG しか駆動できません 同様に MMCM へのフィードバックとして使用できるのは CMT と同じ側 ( 上半分または下半分 ) にある BUFG に限られます ギガビットトランシーバー (GT) は GT と I/O のフルカラムを含む領域へ CMT カラムがつながる場合にのみ MMCM/PLL に直接接続できます Virtex-7T および Virtex-7XT デバイスにはこれらのフルカラムがあります Artix-7 Kintex-7 Zynq-7000 ファミリの GT と CMT は BUFH ( 推奨 ) または BUFG を使用する場合にのみ接続できます グローバルクロックバッファーを使用すると クロックや信号などのソースからグローバルクロックツリーおよびネットへのアクセスが可能になります グローバルクロックバッファーへの入力に使用できるソースは 次のとおりです 36 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

37 グローバルクロックリソース クロック兼用入力 クロックマネージメントタイル (CMT) : 各 CMT に含まれる 1 つの MMCM と 1 つの PLL がデバイスの同じ側にある BUFG を駆動 隣接するグローバルクロックバッファー出力 (BUFG) 汎用インターコネクト リージョナルクロックバッファー (BUFR) ギガビットトランシーバー 7 シリーズ FPGA のクロック兼用入力は クロックバックボーンにある垂直クロックネットワークを介して間接的にグローバルクロックバッファーを駆動できます 32 個の BUFG はデバイス上下にそれぞれ 16 個ずつの 2 つのグループに分かれています BUFG に直接接続するリソース (GTX トランシーバーなど ) にはすべて 上半分 / 下半分の制限があります たとえば 上半分にある MMCM は同じデバイスの上半分にある 16 個の BUFG しか駆動できません 同様に 下半分の MMCM で駆動できるのは下半分の 16 個の BUFG にのみ限られます すべてのグローバルクロックバッファーは 7 シリーズデバイスの全クロック領域を駆動可能です ただし 1 つのクロック領域で駆動できるクロックは 12 までです クロック領域はクロックツリーのブランチであり 上下 25 個ずつの 行で構成されています ( 高さは 50 個分 ) その幅はデバイスの半分です クロックバッファーは 2 つのクロック入力を備えた同期または非同期のグリッチのない 2:1 マルチプレクサーとして使用できるように設計されています BUFG のカスケード接続に専用パス ( 配線リソース ) があり 2 つ以上のクロック入力を選択できます 7 シリーズデバイスの制御ピンには幅広い機能があり 効率的な入力切り替えが可能です 7 シリーズ FPGA のクロッキング構造では BUFGCTRL マルチプレクサーおよびその派生リソースは デバイスの上半分または下半分にある 16 個の隣接クロックバッファーとカスケード接続できるため デバイスの上下それぞれに 16 個の BUFGMUX リング (BUFGCTRL マルチプレクサー ) を作成できます 図 2-2 に カスケード接続された BUFG のブロック図を示します X-Ref Target - Figure 2-2 UG472_c1_03_ 図 2-2 : カスケード接続された BUFG 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 37

38 第 2 章 : クロック配線のリソース 次のセクション以降では 7 シリーズ FPGA のクロックバッファーの各種構成 プリミティブ 使用モデルについて説明しています グローバルクロックバッファーのプリミティブ 表 2-2 に グローバルクロックバッファーのプリミティブを示します ISE または Vivado デザインツールは これらすべてのプリミティブのコンフィギュレーションを管理します LOC 制約については 制約ガイド を参照してください 表 2-2 : グローバルクロックバッファーのプリミティブ BUFGCTRL プリミティブ入力出力制御 BUFGCTRL I0 I1 O CE0 CE1 IGNORE0 IGNORE1 S0 S1 BUFG I O BUFGCE I O CE BUFGCE_1 I O CE BUFGMUX I0 I1 O S BUFGMUX_1 I0 I1 O S BUFGMUX_CTRL I0 I1 O S 注記 : 1. すべてのプリミティブは BUFGCTRL のソフトウェアプリセットから派生したものです BUFGCTRL プリミティブ ( 図 2-3 参照 ) では 2 つの非同期クロックの切り替えが可能です その他のグローバルクロックバッファープリミティブはすべて BUFGCTRL のコンフィギュレーションから派生したものです BUFGCTRL には S0 S1 CE0 CE1 の 4 つのセレクトラインと IGNORE0 および IGNORE1 の 2 つの制御ラインがあります これらの 6 つの制御ラインを使用して入力 I0 と I1 を制御します X-Ref Target - Figure 2-3 BUFGCTRL IGNORE1 CE1 S1 I1 O I0 S0 CE0 IGNORE0 UG472_c1_03_ 図 2-3 : BUFGCTRL プリミティブ 38 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

39 グローバルクロックリソース BUFGCTRL は 2 つのクロック入力をグリッチなしで切り替えるよう設計されています S0 と S1 の変化後に選択されているクロックが High から Low に切り替わると 出力はもう 1 つのクロックが High から Low に遷移するまで Low を維持します その後 新しいクロックが出力を駆動し始めます デフォルトのコンフィギュレーションでは BUFGCTRL は立ち下がりエッジを認識し 入力が切り替わる前は Low に保持されるようになっています INIT_OUT 属性を使用することで 立ち上がりエッジを認識して 入力が切り替わるまで High を保持するようにも設定できます アプリケーションによっては 上記のような切り替え条件が適さない場合もあります その場合は IGNORE ピンをアサートすると BUFGCTRL は 2 つのクロック入力の切り替え条件を検出しなくなります つまり IGNORE をアサートするとセレクトピンの変化と同時にマルチプレクサーの入力が切り替わります IGNORE0 をアサートするとセレクトピンの変化と同時に I0 入力から切り替わり IGNORE1 をアサートするとセレクトピンの変化と同時に I1 入力から切り替わります 入力クロックは S0 と CE0 または S1 と CE1 のペアのどちらかが High にアサートされなければ選択できません S か CE のどちらかが High にアサートされていないときは 必要な入力が選択されません 通常は 両方のペア (4 つのすべてのセレクトライン ) が同時に High にアサートされることはありません セレクトラインとして使用されるのは ペアの一方のピンだけで もう一方は High に固定されます 表 2-3 はその真理値表です 表 2-3 : クロックリソースの真理値表 注記 : CE0 S0 CE1 S1 O X I0 1 1 X 0 I0 0 X 1 1 I1 X I 前の入力 (1) 1. 前の入力とは このステートに移行する前の有効な入力クロックのことです 2. これ以外のステートではすべて 出力が INIT_OUT 値になり トグルしません S と CE はどちらも出力を選択するために使用しますが グリッチのない切り替えを実行できる S の使用を推奨します CE を使用してクロック切り替えを行うと S を使用した場合よりもクロック選択が高速で変更されます CE ピンでセットアップ / ホールドタイム違反があると クロック出力でグリッチが発生します 一方 S ピンの使用では セットアップ / ホールドタイムと無関係に 2 つのクロック入力を切り替えることができます このため S ピンを使用してクロックを切り替えてもグリッチは発生しません BUFGMUX_CTRL を参照してください CE ピンは従来の Virtex アーキテクチャとの互換性があります 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 39

40 第 2 章 : クロック配線のリソース 図 2-4 のタイミング図は BUFGCTRL プリミティブを使用した場合のクロックの切り替わりを示しています 正確なタイミング値は スピードファイルから求めることができます X-Ref Target - Figure 2-4 I I1 CE0 T BCCCK_CE CE1 S0 S1 IGNORE0 IGNORE1 T BCCKO_O T BCCKO_O T BCCKO_O O at I0 Begin I1 Begin I0 UG472_c1_04_ 図 2-4 : BUFGCTRL のタイミング図 タイムイベント 1 の前は 出力 O に入力 I0 が選択されています タイムイベント 1 の立ち上がりエッジより T BCCCK_CE 前に CE0 と S0 が Low にディアサートされます これとほぼ同時に CE1 と S1 が High にアサートされます タイムイベント 3 より T BCCKO_O 後に 出力 O が入力 I1 に切り替わります これは I0 が High から Low になり ( イベント 2) I1 が High から Low になると発生します タイムイベント 4 で IGNORE1 がアサートされます タイムイベント 5 で CE0 と S0 が High にアサートされ CE1 と S1 が Low にディアサートされます タイムイベント 6 より T BCCKO_O 後に 出力 O の入力が I1 から I0 に切り替わります このとき I1 が High から Low に切り替わる必要はありません BUFGCTRL には ほかに次のような機能があります I0 と I1 入力は コンフィギュレーション後 デバイスが動作を開始する前にあらかじめ選択されます コンフィギュレーション後の最初の出力には High または Low のどちらでも選択できます CE0 と CE1 のみを使用してクロックを選択 (S0 と S1 を High に固定 ) した場合 前に選択されたクロックの High から Low への遷移を待つことなく別のクロックを選択できます 40 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

41 グローバルクロックリソース 表 2-4 に BUFGCTRL プリミティブの属性を示します 表 2-4 : BUFGCTRL 属性 INIT_OUT 属性名説明設定可能な値 コンフィギュレーション後に BUFGCTRL 出力を特定の値に初期化します 立ち上がりエッジと立ち下がりエッジのいずれを使用するかを設定します また クロック選択を切り替えるときの出力レベルを設定します 0 ( デフォルト ) 1 PRESELECT_I0 TRUE の場合 コンフィギュレーション後の BUFGCTRL の出力に I0 入力が選択されます (1) PRESELECT_I1 TRUE の場合 コンフィギュレーション後の BUFGCTRL の出力に I1 入力が選択されます (1) FALSE ( デフォルト ) TRUE FALSE ( デフォルト ) TRUE 注記 : 1. 2 つの PRESELECT 属性を同時に TRUE にはできません BUFG BUFG は クロック入力とクロック出力を各 1 つ持つ入力クロックバッファーです このプリミティブは BUFGCTRL に対して 一部のピンをロジック High または Low に固定したものです 図 2-5 に BUFG と BUFGCTRL の関係を示します BUFG の手動配置には LOC 制約を使用できます 詳細は 制約ガイド を参照してください X-Ref Target - Figure 2-5 V DD GND GND IGNORE1 CE1 S1 BUFG I O V DD I I1 I0 O V DD S0 V DD CE0 GND IGNORE0 UG472_c1_05_ 図 2-5 : BUFG と BUFGCTRL の関係 図 2-6 のタイミング図に示すように 出力には入力と同じ波形が現れます X-Ref Target - Figure 2-6 BUFG(I) BUFG(O) T BCCKO_O UG472_c1_06_ 図 2-6 : BUFG のタイミング図 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 41

42 第 2 章 : クロック配線のリソース BUFGCE および BUFGCE_1 BUFG とは異なり BUFGCE はクロック入力 クロック出力 クロックイネーブルラインを 1 つずつ持つクロックバッファーです このプリミティブは BUFGCTRL に対して 一部のピンをロジック High または Low に固定したものです 図 2-7 に BUFGCE と BUFGCTRL の関係を示します BUFGCE と BUFGCE_1 の手動配置には LOC 制約を使用できます 詳細は 制約ガイド を参照してください X-Ref Target - Figure 2-7 CE BUFGCE BUFGCE as BUFGCTRL IGNORE1 V DD CE1 GND GND S1 I O V DD I I1 I0 O V DD S0 CE CE0 GND IGNORE0 UG472_c1_07_ 図 2-7 : BUFGCE と BUFGCTRL の関係 BUFGCE の切り替え条件は BUFGCTRL と同様です 入力クロックの立ち上がりエッジ前に CE 入力が Low になる場合は その後の入力クロックパルスは出力に送信されず 出力は Low に保たれます 入力クロックが High の間に CE が変化しても クロックが Low になるまで出力に影響はありません クロックが無効になると出力は Low のままとなります ただし クロックが無効になる時点でのクロック High パルスは出力されます クロックイネーブルラインに BUFGCTRL の CE ピンを使用するため セレクト信号はセットアップタイム要件を満たす必要があります この条件に違反するとグリッチが発生する可能性があります 図 2-8 に BUFGCE のタイミング図を示します X-Ref Target - Figure 2-8 BUFGCE(I) BUFGCE(CE) T BCCCK_CE BUFGCE(O) T BCCKO_O UG472_c1_08_ 図 2-8 : BUFGCE のタイミング図 BUFGCE_1 は BUFGCE と類似していますが 入力の切り替え条件のみ異なります 入力クロックの立ち下がりエッジ前に CE 入力が Low になる場合は その後の入力クロックパルスは出力に送信されず 出力は High に保たれます 入力クロックが Low の間に CE が変化しても クロックが High になるまで出力に影響はありません クロックが無効になると出力は High のままとなります ただし クロックが無効になる時点でのクロック Low パルスは出力されます 42 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

43 グローバルクロックリソース 図 2-9 に BUFGCE_1 のタイミング図を示します X-Ref Target - Figure 2-9 BUFGCE_1(I) BUFGCE_1(CE) T BCCCK_CE BUFGCE_1(O) T BCCKO_O UG472_c1_09_ BUFGMUX および BUFGMUX_1 図 2-9 : BUFGCE_1 のタイミング図 BUFGMUX はクロック入力 2 つと クロック出力 クロックイネーブルラインを 1 つずつ持つクロックバッファーです このプリミティブは BUFGCTRL に対して 一部のピンをロジック High または Low に固定したものです 図 2-10 に BUFGMUX と BUFGCTRL の関係を示します BUFGMUX と BUFGCTRL の手動配置には LOC 制約を使用できます 詳細は 制約ガイド を参照してください X-Ref Target - Figure 2-10 S GND V DD IGNORE1 CE1 S1 BUFGMUX I1 O I1 O I0 I0 S V DD S0 CE0 IGNORE0 GND UG472_c1_10_ 図 2-10 : BUFGMUX と BUFGCTRL の関係 BUFGMUX は CE ピンをセレクトピンとして使用するため セレクトを使用する場合は セットアップタイム要件を満たしている必要があります この条件に違反するとグリッチが発生する可能性があります 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 43

44 第 2 章 : クロック配線のリソース BUFGMUX の入力切り替え条件は BUFGCTRL の CE ピンと同様です 図 2-11 に BUFGMUX のタイミング図を示します X-Ref Target - Figure 2-11 S T BCCCK_CE I0 I1 O T BCCKO_O begin switching using I1 T BCCKO_O ug472_c1_11_ 図 2-11 : BUFGMUX のタイミング図 図 2-11 の説明 現在のクロックは I0 です S が High に変化します I0 が現在 High の場合 マルチプレクサーは I0 が Low にディアサートされるのを待ちます I0 が Low になると I1 が High から Low に切り替わるまでマルチプレクサーの出力は Low に保たれます I1 が High から Low に切り替わると 出力は I1 に切り替わります セットアップ / ホールドタイム要件が満たされている場合 出力にグリッチやショートパルスは発生しません BUFGMUX_1 は立ち上がりエッジを認識し 入力が切り替わるまで High に保持されます 図 2-12 に BUFGMUX_1 のタイミング図を示します BUFGMUX と BUFGMUX_1 の手動配置には LOC 制約を使用できます 詳細は 制約ガイド を参照してください X-Ref Target - Figure 2-12 S TBCCCK_CE I0 I1 O TBCCKO_O ug472_c1_12_ 図 2-12 : BUFGMUX_1 のタイミング図 図 2-12 の説明 現在のクロックは I0 です S が High に変化します I0 が現在 Low の場合 マルチプレクサーは I0 が High にアサートされるのを待ちます 44 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

45 グローバルクロックリソース I0 が High になると I1 が Low から High になるまでマルチプレクサーの出力は High に保たれます I1 が Low から High に切り替わると 出力は I1 に切り替わります セットアップ / ホールドタイム要件が満たされている場合 出力にグリッチやショートパルスは発生しません 表 2-5 : BUFGMUX 属性 属性名説明設定可能な値 CLK_SEL_TYPE BUFGMUX_CTRL クロック切り替えの同期または非同期を指定します SYNC ( デフォルト ) ASYNC BUFGMUX_CTRL は 従来の BUFGMUX_VIRTEX4 プリミティブに代わるものです BUFGMUX_CTRL は 2 つのクロック入力と 1 つのクロック出力 そして 1 つのセレクトラインを持つクロックバッファーです このプリミティブは BUFGCTRL に対して 一部のピンをロジック High または Low に固定したものです 図 2-13 に BUFGMUX_CTRL と BUFGCTRL の関係を示します X-Ref Target - Figure 2-13 S GND V DD IGNORE1 CE1 S1 BUFGMUX_CTRL I1 I0 O I1 I0 O S S0 V DD CE0 GND IGNORE0 ug472_c1_13_ 図 2-13 : BUFGMUX_CTRL と BUFGCTRL の関係 BUFGMUX_CTRL では S ピンがセレクトピンとして使用されます S はグリッチを発生させずに常に切り替え可能です S のセットアップ / ホールドタイムによって 新しいクロックへの切り替え前に その前のクロックの余分なパルスが出力されるかが決まります 図 2-14 のように セットアップタイム T BCCCK_S より前 I0 が High から Low になる前に S が変化した場合 I0 の余分なパルスは出力されません S がホールドタイムの後に変化した場合は 余分なパルスが出力されます S がセットアップ / ホールドタイムに違反すると 余分なパルスが出力されることもありますが グリッチは発生しません いずれの場合でも 出力は遅い方のクロックの 3 サイクル以内に新しいクロックに変わります S0 と S1 のセットアップ / ホールドタイムの要件は CE0 と CE1 のように立ち上がりエッジではなく 立ち下がりエッジが基準となっています 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 45

46 第 2 章 : クロック配線のリソース BUFGMUX_CTRL の入力切り替え条件は BUFGCTRL の S ピンと同様です 図 2-14 に BUFGMUX_CTRL のタイミング図を示します X-Ref Target - Figure 2-14 S I0 I1 O T BCCKO_O T BCCKO_O ug472_c1_14_ 図 2-14 : BUFGMUX_CTRL のタイミング図 BUFGMUX_CTRL には ほかに次のような機能があります コンフィギュレーション後の I0 および I1 入力をあらかじめ選択できます コンフィギュレーション後の最初の出力は High または Low のどちらにでも設定できます その他の使用モデル BUFGCTRL を使用した非同期 MUX アプリケーションによっては クロック入力の即座の切り替えや BUFGCTRL のエッジ認識の無視が必要となります たとえば クロック入力の 1 つがトグルを停止しているような場合 BUFGCTRL ではクロックエッジが認識されないため クロック出力の切り替え条件は成立しません このような場合には非同期 MUX を使用します 図 2-15 に BUFGCTRL を使用した非同期 MUX のサンプルデザインを示します 図 2-16 は 非同期 MUX のタイミング図です X-Ref Target - Figure 2-15 Asynchronous MUX Design Example S V DD V DD IGNORE1 CE1 S1 I1 O I1 O I0 I0 S S0 V DD V DD CE0 IGNORE0 ug472_c1_15_ 図 2-15 : BUFGCTRL を使用した非同期マルチプレクサー 46 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

47 グローバルクロックリソース X-Ref Target - Figure 2-16 I1 I0 S O T BCCKO_O T BCCKO_O at I0 Begin I1 UG472_c1_16_ 図 2-16 : 非同期マルチプレクサーのタイミング図 図 2-16 の説明 現在のクロックは I0 です S が High に変化します 直後にクロック出力が I1 に切り替わります IGNORE 信号が High にアサートされると グリッチを発生させないようにする機能は無効になります クロックイネーブル付き BUFGMUX_CTRL BUFGCTRL コンフィギュレーションから派生したクロックイネーブル付きの BUFGMUX_CTRL を使用すると 入力クロックを選択できます クロックイネーブルを使用し 出力を無効にすることも可能です 図 2-17 に BUFGCTRL を使用したサンプルデザインを示します 図 2-18 は そのタイミング図です X-Ref Target - Figure 2-17 BUFGMUX_CTRL+CE Design Example CE S GND IGNORE1 CE1 S1 I1 O I1 O I0 I0 S CE S0 CE0 IGNORE0 GND ug472_c1_17_ 図 2-17 : CE 付き BUFGMUX_CTRL と BUFGCTRL 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 47

48 第 2 章 : クロック配線のリソース X-Ref Target - Figure I0 I1 S T BCCCK_CE CE T BCCKO_O T BCCKO_O O at I0 Begin I1 Clock Off ug472_c1_18_ 図 2-18 : CE 付き BUFGMUX_CTRL のタイミング図 図 2-18 の説明 タイムイベント 1 で出力 O に入力 I0 が選択されます タイムイベント 2 の前に S が High にアサートされます タイムイベント 2 より T BCCKO_O 後に 出力 O が入力 I1 に切り替わります これは I0 が High から Low になり I1 が High から Low になると発生します タイムイベント 3 より T BCCCK_CE 前に CE が Low にアサートされます グリッチ発生を回避するため クロック出力は Low に切り替わり I1 が High から Low に切り替わった後も Low に保たれます リージョナルクロックリソース リージョナルクロックネットワークは グローバルクロックネットワークから独立したクロックネットワークです グローバルクロックとは異なり リージョナルクロック信号 (BUFR) がアクセスできる範囲は 1 つのクロック領域内に限られ 1 つの I/O クロック信号が 1 つのバンクを駆動します これらのネットワークはソース同期インターフェイスデザインで有用です 7 シリーズデバイスの I/O バンクのサイズは クロック領域のサイズと同一です リージョナルクロックを理解するには まずリージョナルクロック信号パスについての理解が必要です 7 シリーズデバイスのリージョナルクロックリソースおよびネットワークは 次のパスとコンポーネントで構成されています クロック兼用 I/O I/O クロックバッファー BUFIO リージョナルクロックバッファー BUFR リージョナルクロックネット マルチリージョナルクロックバッファー BUFMR/BUFMRCE 水平クロックバッファー BUFH BUFHCE 高性能クロック 48 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

49 リージョナルクロックリソース クロック兼用 I/O いずれのクロック領域にも 各 I/O カラムの I/O バンクごとに 4 つの CCIO ピンペアがあります CCIO ペアは限定された場所にある特殊な I/O ペアであり 近くのリージョナルクロックリソースやその他のクロックリソースへ特別にハードウェア接続可能です また 通常の I/O ペアとして使用できます 各バンクには CCIO 専用のサイトが 4 つあります CCIO ピンをクロック入力として使用する場合は BUFIO BUFMR および BUFR を駆動できます 各 I/O カラムはリージョナルクロックバッファー (BUFR) をサポートします 各デバイスには 2 つの I/O カラムがあります シングルエンドクロックピンとして使用する場合は グローバルクロックバッファー で説明しているように ピンペアの P 側を使用する必要があります これは P 側のピンしか直接接続されていないためです CCIO はその領域にある任意の BUFR を駆動できますが ある CCIO が駆動できる BUFIO は 1 つに特定されます また MRCC は 1:1 の関係で BUFMR を駆動できます つまり CCIO は特定の BUFIO または BUFMR に対して単一接続のみ可能です I/O クロックバッファー BUFIO I/O クロックバッファー (BUFIO) は 7 シリーズデバイスで使用可能なクロックバッファーです BUFIO は I/O バンク内の専用クロックネットを駆動し グローバルクロックリソースからは独立しています このため BUFIO はソース同期データキャプチャ ( クロックを転送 / 受信して分配する ) に最適です BUFIO は 同じバンク内にあるクロック兼用 I/O MMCM の HPC または同一および隣接領域の BUFMR で駆動されます 1 つのクロック領域では 各バンクに 4 つの BUFIO があります 各 BUFIO は同じ領域 / バンクにある 1 つの I/O クロックネットワークを駆動できます I/O クロックネットワークの範囲は同じバンク / クロック領域の I/O カラムまでなので BUFIO でロジックリソース ( ブロック RAM DSP など ) は駆動できません 複数の領域におけるバンクサポートについては マルチリージョナルクロックバッファー BUFMR/BUFMRCE を参照してください BUFIO を駆動するクロックを次に示します 同じクロック領域内の SRCC および MRCC BUFMR を使用する場合は 隣接するクロック領域の MRCC 同じクロック領域内の HPC を駆動する場合は MMCM クロック出力 0 ~ 3 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 49

50 第 2 章 : クロック配線のリソース BUFIO プリミティブ BUFIO はクロック信号を入力して出力するバッファーです 入力と出力の間には位相遅延があります 図 2-19 に BUFIO を示します 表 2-6 には BUFIO ポートがリストされています BUFIO には配置制約を使用できます X-Ref Target - Figure 2-19 BUFIO I O ug472_c1_19_ 図 2-19 : BUFIO プリミティブ 表 2-6 : BUFIO プリミティブ BUFIO のポートと定義 ポート名 タイプ 幅 定義 O 出力 1 クロック出力ポート I 入力 1 クロック入力ポート BUFIO の使用モデル 図 2-20 では BUFIO が CC I/O を使用して I/O ロジックを駆動しています このインプリメンテーションは 転送クロックを使用して入力データをキャプチャするソース同期アプリケーションに最適です 50 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

51 リージョナルクロックリソース X-Ref Target - Figure 2-20 I/O I/O I/O I/O I/O I/O P N P N I/O I/O I/O I/O BUFIO BUFR Not all available BUFIOs and BUFRs are shown. BUFR To FPGA Logic P N P N I/O I/O I/O I/O I/O I/O I/O I/O I/O BUFIO I/O ug472_c1_20_ 図 2-20 : BUFIO による I/O ロジックの駆動 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 51

52 第 2 章 : クロック配線のリソース リージョナルクロックバッファー BUFR リージョナルクロックバッファー (BUFR) も 7 シリーズデバイスで使用可能なクロックバッファーです BUFR は グローバルクロックツリーから独立しており クロック領域内の専用クロックネットにクロック信号を送信します 各 BUFR は それぞれの領域内にある 4 つのリージョナルクロックを駆動できます BUFIO とは異なり BUFR は I/O ロジックだけでなく ロジックリソース ( ブロック RAM など ) も駆動できます BUFR は CCIO ピン ローカルインターコネクト MMCM の HPC (CLKOUT0 ~ CLKOUT3) または同一および隣接領域の BUFMR で駆動できます また クロック入力信号を分周したクロックも出力できます 分周値は 1 ~ 8 の整数です BUFR はクロック乗せ換えやシリアルからパラレルへの変換が必要なソース同期アプリケーションに適しています BUFR を駆動するクロックを次に示します 同じクロック領域内の SRCC および MRCC BUFMR を使用する場合は 隣接するクロック領域の MRCC 同じクロック領域内の HPC を駆動する場合は MMCM クロック出力 0 ~ 3 MMCM クロック出力 0 ~ 3 汎用インターコネクト 各 I/O カラムはリージョナルクロックバッファーをサポートしています 各デバイスには 2 つの I/O カラムがあります BUFR は MMCM クロック入力と BUFG を直接駆動することもできます BUFR プリミティブ BUFR ( 図 2-21 表 2-7 参照 ) はクロック入力とクロック出力があるバッファーで 入力クロック周波数を分周できます 7 シリーズ FPGA の BUFR は MMCM クロック入力と BUFG を直接駆動することもできます X-Ref Target - Figure 2-21 I O CE CLR ug472_c1_21_ 図 2-21 : BUFR プリミティブ 表 2-7 : BUFR プリミティブ BUFIO のポートと定義 ポート名タイプ幅定義 O 出力 1 クロック出力ポート CE (1) 入力 1 非同期出力クロックイネーブルポート バイパスモードでは使用不可 CLR 入力 1 分周ロジックの非同期クリアで 出力を Low にします バイパスモードでは使用 不可 52 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

53 リージョナルクロックリソース 表 2-7 : BUFR プリミティブ BUFIO のポートと定義 ( 続き ) ポート名タイプ幅定義 I 入力 1 クロック入力ポート 1. CE は 信号のアクティブな切り替えを目的とするものではなく ISE または Vivado デザインツールでのタイミング制約の対象ではありません CE ピンに関する追加記述 CE がアサート / ディアサートされると 出力クロック信号はオン / オフになります グローバルセット / リセット (GSR) 信号が High の場合 BUFR 出力は CE が High に保持されていてもリセット状態を継続します クロックが BUFR 入力ポートにつながっている場合 BUFR 出力は GSR 信号のディアサート後にトグルします BUFR の属性とモード BUFR でのクロック分周は ソフトウェアで BUFR_DIVIDE 属性を設定することで指定できます 表 2-8 に BUFR_DIVIDE 属性で設定可能な値を示します 表 2-8 : BUFR_DIVIDE 属性 属性名説明設定可能な値 BUFR_DIVIDE 入力クロックを分周する値を指定 BYPASS ( デフォルト ) 注記 : 1. BUFR には配置制約を使用できます BUFR の伝搬遅延は BUFR_DIVIDE = 1 と BUFR_DIVIDE = BYPASS で異なります 1 に設定した場合の遅延は BYPASS よりもわずかに多くなります その他の分周値を設定した場合も BUFR_DIVIDE = 1 のときと同じ伝搬遅延となります 入力クロックと出力クロックの位相関係も BYPASS 以外のすべての分周値で同じです BUFR_DIVIDE 属性を使用した場合の BUFR の入力と出力のタイミング関係は 図 2-22 を参照してください この例では BUFR_DIVIDE = 3 に設定しています この図の前の時点で CLR がアサートされています X-Ref Target - Figure I CE CLR O T BRCKO_O T BRDO_CLRO T BRCKO_O ug472_c1_22_ 図 2-22 の説明 図 2-22 : BUFR_DIVIDE の属性値を使用した BUFR のタイミング図 クロックイベント 1 の前に CE が High にアサートされます 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 53

54 第 2 章 : クロック配線のリソース CE がアサートされ T BRCKO_O 後に出力 O が入力 I を 3 分周した周波数でトグルを開始します T BRCKO_O およびその他のタイミング値は スピードファイルに正確に記載されています 注記 : 奇数で分周した場合のデューティサイクルは 50/50 になりません Low パルスの方が I の 1 サイクル分だけ長くなります タイムイベント 2 で CLR がアサートされます タイムイベント 2 の T BRDO_CLRO 後 O のトグルが停止します タイムイベント 3 で CLR がディアサートされます タイムイベント 4 の T BRCKO_O 後に I を 3 で割った周波数で O が再びトグルを開始します 注記 : 正しく動作させるには BUFR へのクロックが停止している場合 クロックが戻ってきた後にリセット (CLR) を適用する必要があります BUFR の使用モデル BUFR は クロック乗せ換えやシリアルからパラレルへの変換が必要なソース同期アプリケーションに適しています BUFIO とは異なり BUFR は IOB 以外の FPGA のロジックリソースにクロックを供給できます 図 2-23 に BUFR のサンプルデザインを示します X-Ref Target - Figure 2-23 I/O s I/O I/O s s Block RAM DSP Tile I/O s Clock Capable I/O Clock Capable I/O P N P N I/O I/O I/O I/O BUFIO s s s s Block RAM DSP Tile BUFR To more FPGA logic resources ug472_c1_23_ リージョナルクロックネット 図 2-23 : BUFR による各種ロジックリソースの駆動 7 シリーズデバイスには グローバルクロックツリーとグローバルクロックネットだけでなく リージョナルクロックツリーとリージョナルクロックネットも含まれます リージョナルクロックツリーは スキューおよび消費電力が少なくなるよう設計されています 未使用ブランチの接続は切断されます また リージョナルクロックツリーは ロジックリソースすべてが使用される場合にロードおよびファンアウトを制御するようにも設計されています 54 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

55 リージョナルクロックリソース リージョナルクロックネットは 7 シリーズデバイス全体ではなく 1 つのクロック領域内でのみ伝搬できます 1 つのクロック領域には 4 つの独立したリージョナルクロックネットがあります リージョナルクロックネットへアクセスするには BUFR をインスタンシエートする必要があります 複数領域のサポートについては マルチリージョナルクロックバッファー BUFMR/ BUFMRCE を参照してください マルチリージョナルクロックバッファー BUFMR/BUFMRCE BUFMR は 以前の Virtex アーキテクチャの BUFR および BUFIO の複数領域 / バンクのサポートと同じ役割を果たします 各バンクには 2 つの BUFMR があり 各バッファーはそれぞれのバンク内にある特定の MRCC によって駆動可能です 各 MRCC ピンには P 側または N 側を示すピン名が付けられています ( 例 :IO_L12P_T1_MRCC_12 または IO_L12N_T1_MRCC_12) BUFMR は 同じ領域 / バンク内および上下領域 / バンク内の BUFIO や BUFR を駆動します BUFR プリミティブと BUFIO プリミティブは個別にインスタンシエートする必要があります BUFR で分周器 ( バイパスモード以外 ) を使用する場合は CE ピンをディアサートして BUFMR を無効にし BUFR をリセット (CLR をアサートしてクリア ) した後に CE 信号をアサートしてください この順序によって すべての BUFR 出力クロックの位相が揃えられます BUFR で分周器を使用しない場合は 回路トポロジに BUFMR のみ必要です BUFMR には次が含まれます 同じバンク内の MRCC 同じ領域内の GT クロック BUFMR プリミティブ MR ( 図 2-24 表 2-9 表 2-10 参照 ) はクロックイネーブル (CE) があるクロック入力 / クロック出力バッファーです CE をディアサートすると出力クロックが停止します また 同じ領域 / バンクおよび隣接する領域 / バンクへ配線するために BUFR および BUFIO を駆動する必要があります BUFMR は同じ領域内の MRCC または GT クロックで駆動されます X-Ref Target - Figure 2-24 BUFMR I O BUFMRCE I O CE ug472_c1_24_ 図 2-24 : BUFMR および BUFMRCE プリミティブ 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 55

56 第 2 章 : クロック配線のリソース 表 2-9 : BUFMR および BUFMRCE のポートと定義 ポート タイプ 幅 定義 O 出力 1 クロック出力ポート CE 入力 1 出力クロックイネーブルポート I 入力 1 クロック入力ポート 表 2-10 : BUFMR および BUFMRCE の属性 属性名説明設定可能な値 INIT_OUT CE_TYPE コンフィギュレーション後に BUFGCTRL 出力を特定の値に初期化します 立ち上がりエッジと立ち下がりエッジのいずれを使用するかを設定します また クロック選択を切り替えるときの出力レベルを設定します CE を SYNC に設定して 入力から出力までを同期させます または ASYNC に設定して非同期にします 0 ( デフォルト ) 1 SYNC ( デフォルト ) ASYNC BUFIO に BUFMR または BUFMRCE を使用する場合は 3 つのバンク内にインターフェイスピンが収まる必要があります 同様に BUFR に BUFMR または BUFMRCE を使用する場合は 3 つの領域内にロジックが含まれなければなりません (BUFR を 3 つ使用する場合 ) メモリインターフェイスが BUFR/BUFIO と同じバンクまたは領域に配置されている場合 BUFMR からそのバンクまたは領域にある BUFH/BUFIO への接続が制限されるかもしれません 図 2-25 に BUFMRCE のトポロジを示します X-Ref Target - Figure 2-25 Region/Bank BUFR BUFIO CLR Region/Bank CLR CE BUFMRCE MRCC Region/Bank CLR ug472_c1_25_ 図 2-25 : マルチリージョナルバッファーのトポロジ クロック出力がグリッチなしとなるように CE_TYPE 属性を常に SYNC に設定しておく必要があります BUFMRCE のクロック出力が停止している場合 (CE のディアサートなどにより ) BUFMRE が再度有効になった後に BUFR をリセット (CLR) する必要があります BUFMRCE の CE の主な目的は 同期かつ位相が揃えられたクロックを BUFMR および BUFIO に提供することです BUFR および BUFIO の駆動に際して BUFMR を使用する場合の詳細は 付録 A 複数の領域におけるクロッキング を参照してください 56 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

57 リージョナルクロックリソース 水平クロックバッファー BUFH BUFHCE 水平クロックバッファー (BUFH) は 1 つの領域内で水平グローバルクロックツリースパインを駆動します ( 図 2-26 参照 ) 1 つの領域には 12 の BUFH があります どの BUFH にもクロックイネーブル (CE) ピンがあり クロックを動作中にオフにできます BUFH は次の方法で駆動できます 同じ領域内の MMCM/PLL 出力 BUFG 出力 同じクロック領域または左右に隣接したクロック領域の GT 出力クロック ローカルインターコネクト 左右に隣接した同じ領域 / バンクにある 左側または右側のいずれかの I/O バンクからのクロック兼用入力 X-Ref Target - Figure 2-26 BUFH I O BUFHCE I O CE ug472_c1_24_ 図 2-26 : BUFH および BUFHCE プリミティブ 表 2-11 : BUFH および BUFHCE のポートと定義 ポート名 タイプ 幅 定義 O 出力 1 クロック出力ポート CE 入力 1 出力クロックイネーブルポート I 入力 1 クロック入力ポート 表 2-12 : BUFH および BUFHCE の属性 属性名説明設定可能な値 INIT_OUT CE_TYPE コンフィギュレーション後に BUFH 出力を特定の値に初期化します 立ち上がりエッジと立ち下がりエッジのいずれを使用するかを設定します また クロック選択を切り替えるときの出力レベルを設定します CE を SYNC に設定して 入力から出力までを同期させます または ASYNC に設定して非同期にします 0 ( デフォルト ) 1 SYNC ( デフォルト ) ASYNC 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 57

58 第 2 章 : クロック配線のリソース BUFH を使用するには 図 2-27 に示すように互いに横に隣接する左右 2 つの領域にロジックが収まっていなければなりません クロックイネーブルピンは電力の供給を完全に遮断できるため 消費電力の削減に役立ちます このため BUFG を使用して 2 つの隣接する領域を駆動するより BUFH を使用した方がジッターと消費電力を抑えることができます X-Ref Target - Figure 2-27 I/O Bank Clock Backbone BUFH BUFH I/O Bank and Quad GT Transceivers Clock Region ug472_c1_27_ 図 2-27 : 水平クロックバッファーの例 GTZ ループバッククロックバッファー BUFG_LB (HT デバイスのみ ) BUFG_LB ( 図 2-28 参照 ) は クロック入力とクロック出力を各 1 つ持つ入力クロックバッファーです このループバックバッファーが必要になるのは TXOUTCLK または RXOUTCLK ( あるいはその両方 ) がファブリック内で MMCM を使用せずにユーザーロジックを直接駆動する場合です このクロックバッファーは 対応する TXUSRCLK および RXUSRCLK も駆動します 通常 これらは GTZ ギガビットトランシーバーの 7 シリーズトランシーバーウィザードに含まれています BUFG_LB は XC7VH580T と XC7VH870T では GTZ SLR に隣接するクロックバックボーンの上部に XC7VH870T では下部にあります XC7VH870T の場合 下部に 16 個 (X3Y0 ~ X3Y15) 上部に 16 個 (X1Y16 ~ X1Y31) の BUFG_LB があります XC7VH580T の場合 上部に 16 個 (X1Y0 ~ X1Y15) の BUFG_LB があります これらは 表 2-13 に示すように GTZ オクタル (8 レーン ) に対して固定の相対的位置にあり GTZ オクタルクロックに接続されています 注記 : これらのクロックバッファーすべてが使用されるわけではありません X-Ref Target - Figure 2-28 図 2-28 : BUFG_LB プリミティブ 58 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

59 高性能クロック 表 2-13 : BUFG_LB の位置 TX/RX OUTCLK ~ TX/RX USERCLK XC7VH580T での BUFG_LB の位置 XC7VH870T での BUFG_LB の位置 上部 GTZ オクタル TXOUTCLK0 BUFG_LB_X1Y0 BUFG_LB_X1Y16 TXOUTCLK1 BUFG_LB_X1Y4 BUFG_LB_X1Y20 RXOUTCLK0 BUFG_LB_X1Y12 BUFG_LB_X1Y28 RXOUTCLK1 BUFG_LB_X1Y2 BUFG_LB_X1Y18 RXOUTCLK2 BUFG_LB_X1Y6 BUFG_LB_X1Y22 RXOUTCLK3 BUFG_LB_X1Y10 BUFG_LB_X1Y26 下部 GTZ オクタル TXOUTCLK0 N/A BUFG_LB_X3Y15 TXOUTCLK1 N/A BUFG_LB_X3Y11 RXOUTCLK0 N/A BUFG_LB_X3Y3 RXOUTCLK1 N/A BUFG_LB_X3Y13 RXOUTCLK2 N/A BUFG_LB_X3Y9 RXOUTCLK3 N/A BUFG_LB_X3Y5 詳細は 7 シリーズ FPGA GTZ トランシーバー Advance 仕様ユーザーガイド (UG478) を参照してください 高性能クロック 7 シリーズ FPGA には 各 I/O バンクに 4 つの HPC があります これらのクロックは BUFIO や I/O 内の BUFR へ直接かつ短い差動接続に使用されます したがって 非常にジッターが少なく デューティサイクルの歪みも最小限に抑えられています HPC は I/O カラム内の BUFIO/BUFR に接続し I/O ロジックを駆動します CMT カラムは I/O カラムの横に配置されているため HPC は CMT に隣接する I/O バンクを直接駆動します HPC は MMCM の CLKOUT[3:0] によって駆動されます ( このクロックのみ ) クロックゲーティングによる電力節約 7 シリーズ FPGA のクロックアーキテクチャでは デザインへの電力供給を部分的に停止するクロックゲーティングを簡単な方法で実装できます ほとんどのデザインには未使用の BUFGCE または BUFHCE リソースが存在します 1 つのクロックが BUFGCE または BUFHCE 入力を駆動可能であり BUFGCE 出力は複数のロジック領域を BUFHCE は単一領域を駆動できます たとえば 常時動作させる必要のあるロジックをすべて少数のクロック領域に制約しておけば BUFGCE 出力によってこれらの領域を駆動できます あるいは BUFHCE が単一領域に収まっているインターフェイスを駆動する場合 インターフェイスの動作が不要なときはこれをシャットダウン可能です このように BUFGCE や BUFHCE のイネーブル信号をトグルすることで ロジック領域のダイナミック消費電力を完全に停止できるため 消費電力を簡単に削減できます 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 59

60 第 2 章 : クロック配線のリソース 消費電力の削減量は XPE (Xilinx Power Estimator) ツールを使用して概算されます 電力の差分は対応するクロックネットの周波数を 0MHz に設定するか ツールに適切なスティミュラスを入力して算出します スタックドシリコンインターコネクトクロッキング スタックドシリコンインターコネクト (SSI) テクノロジを採用した Virtex-7 FPGA のクロッキング構造の大部分は ほかのモノリシック 7 シリーズデバイスと同じです ( 図 2-29 および図 2-30 参照 ) 32 個のグローバルクロックバッファー (BUFG) および 32 本のグローバルクロックライン ( クロックバックボーン ) が各 SLR (Super Logic Region) にあり 高速で トライステート可能な専用の垂直配線を介して隣接する SLR クロックバックボーンへ接続します インターポーザークロックバックボーンは 各 SLR のクロックバックボーンの接続に使用されるクロックバックボーンを延長したものです 32 本のグローバルクロックラインはインターポーザーを経由できるため デバイスの高さ分広がりを持ちます 結果 各 SLR の BUFG は FPGA のどのコンポーネントへもクロックを供給できます インターポーザークロックバックボーンは SLR 全体に広がる唯一の専用のクロックリソースです SLR の BUFG は ほかの全 SLR にある専用のグローバルクロックトラックを駆動できます すべての SSI SLR は 利用可能なグローバルクロック (BUFG) を 32 個備え その他のクロックリソースについてはモノリシックデバイスと同じ数を備えています SSI デバイス内で使用できる BUFG の総数には 下のクロック配置のセクションで説明する制限があります BUFG を駆動できるのは それらが配置されている SLR 内のソースのみです 各 SLR は クロック領域 3 つ分の高さです 1 つの SLR から隣接した SLR へ渡るクロックには 1 つの SLR 内にとどまるクロックよりもスキューが生じる可能性があります 関連する BUFG のクロッキング構造を同じ SLR に置いてクロックネットワークを配置する場合 スキューを最小にすることに注意を払う必要があり 外部クロックの複製が必要となることがあります 60 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

61 スタックドシリコンインターコネクトクロッキング X-Ref Target - Figure 2-29 From Local SLR Clock Connection 16 BUFGs To SLR Global Clock Network HROW To SLR Global Clock Network 16 BUFGs SLR Clock Backbone BUFHCEs Bidirectional 3-Stateable Interposer Connection Super Logic Region From Local SLR Clock Connection 16 BUFGs 32 Interposer Clock Backbone Connections To SLR Global Clock Network HROW To SLR Global Clock Network 16 BUFGs SLR Clock Backbone BUFHCEs Bidirectional 3 Stateable Interposer Connection Super Logic Region From Local SLR Clock Connection 16 BUFGs 32 Interposer Clock Backbone Connections To SLR Global Clock Network HROW To SLR Global Clock Network 16 BUFGs SLR Clock Backbone BUFHCEs Bidirectional 3-Stateable Interposer Connection Super Logic Region Interposer UG472_c1_28_ 図 2-29 : Virtex-7 XT デバイスの SSI テクノロジの例 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 61

62 第 2 章 : クロック配線のリソース X-Ref Target - Figure 2-30 GTZ Quad GTZ Quad From Local SLR Clock Connection 16 BUFGs 32 Interposer Clock Backbone Connections To SLR Global Clock Network HROW To SLR Global Clock Network 16 BUFGs SLR Clock Backbone BUFHCEs Bidirectional 3-Stateable Interposer Connection Super Logic Region More SLRs and Bottom GTZ Quads Interposer 32 Interposer Clock Backbone Connections UG472_c2_19_ 図 2-30 : Virtex-7 HT デバイスの SSI テクノロジの例 ( 上側の図 ) クロックリソースの中には SLR 間の境界をまたぐことができないものがあります CCIO は 別の SLR にある CMT または BUFG を駆動できません 同様に BUFMR は隣接した SLR にある BUFR や BUFIO を駆動できません BUFG および CMT は インターポーザーを介してカスケード接続できません SSI デバイスおよびモノリシックデバイス間でデバイスを移行させる場合 これらの制限を理解しておく必要があります クロックピン配置に関する特定のガイドラインは 高集積度 FPGA 設計手法ガイド (UG872) を参照してください クロッキング構造の配置 可能な限り I/O クロッキング (I/O インターフェイス ) MMCM PLL およびグローバルクロックなどの関連するクロッキング構造を同じ SLR に配置してください これらの構造を SLR に配置する際は モノリシックデバイスと同様の規則に従います クロッキングロジックが SLR レベルに制約されている場合 ソフトウェアツールが相反する規則を自動的に回避します しかし 1 SLR 内にクロッキング構造を配置することで スキューの影響を最小限に抑えることができます 1 つのグローバルクロックが 2 つの別の SLR にあるリソースを駆動する場合 それら 2 つの駆動先 SLR の中間となる SLR に駆動 BUFG を配置してください これにより 上下 SLR が駆動されます 62 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

63 スタックドシリコンインターコネクトクロッキング クロックバッファーの配置 1 つのグローバルクロックバッファーは SLR にあるクロックポイントをどれでも駆動できます グローバルクロックバッファーは 32 個の利用可能なインターポーザークロックバックボーントラックを競合します ある SLR (1 つ ) の BUFG によって駆動されるトラックは 同じ SLR またはその他の SLR にある別の BUFG で駆動できません 各 SLR クロックトラックは SLR 境界で分割可能です そのため 1 つの SLR の BUFG は クロックが SLR に対してローカルで隣接する SLR に接続する必要がない限り 隣接する SLR の BUFG と同じトラックを使用できます たとえば 大規模な SSI デバイス (XC7V2000T) では 各 SLR に 32 個の BUFG があります BUFG とそれらに関連するクロックネットは 下の SLR から上の SLR までで 4 つのグループ ( ) と見なすことができます 32 の倍数をとる (32 の指数の差 ) BUFG およびクロックネットが同じインターポーザーバックボーンリソースを競い合います この XC7V2000T の例では SLR クロックネット および 96 となり および 97 となり 以降同様に続きます 4 つの SLR の場合 BUFG の X0Y0 X0Y32 X0Y64 および X0Y96 ( 図 2-31 ではすべて BUFG0) は インターポーザーバックボーンの同じトラック 0 へ接続します したがって これらのバッファーのうち 1 つしかデザインで使用できません 同様に BUFG X0Y1 X0Y33 X0Y65 および X0Y97 ( すべて BUFG1) がインターポーザーバックボーントラック 1 を競合します 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 63

64 第 2 章 : クロック配線のリソース X-Ref Target - Figure 2-31 Interposer BUFG31 (X0Y127) BUFG2 (X0Y98) BUFG1 (X0Y97) BUFG0 (X0Y96) SLR Interposer Clock Backbone Tracks BUFG31 (X0Y95) BUFG2 (X0Y66) BUFG1 (X0Y65) BUFG0 (X0Y64) SLR2 BUFG31 (X0Y63) Interposer Clock Backbone Tracks BUFG2 (X0Y34) BUFG1 (X0Y33) SLR1 BUFG0 (X0Y32) Interposer Clock Backbone tracks BUFG31 (X0Y31) BUFG2 (X0Y2) BUFG1 (X0Y1) BUFG0 (X0Y0) SLR Clock Backbone SLR0 Interposer UG472_c2_18_ 図 2-31 : インターポーザーバックボーン全体における BUFG の接続 64 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

65 第 3 章 クロックマネージメントタイル はじめに 7 シリーズ FPGA のクロックマネージメントタイルには MMCM ( ミックスドモードクロックマネージャー ) と PLL ( 位相ロックループ ) があります PLL には MMCM 機能のサブセットが含まれています 7 シリーズ FPGA CMT の中心となっているのは Virtex-5 や Virtex-6 と同様のアーキテクチャですが 機能と性能は大幅に強化されています CMT のクロック機能は CMT バックボーンを使用してチェーン接続できますが 配置 距離 接続リソースにはいくつかの制約があります 付録 B クロック領域のクロックリソースおよび接続 を参照してください 図 3-1 の CMT ブロック図に 各種クロック入力ソースと MMCM/PLL の概略を示します 7 シリーズ FPGA ではクロック入力の接続によって 複数のリソースから MMCM/PLL に基準クロックを供給できます 出力カウンター ( 分周器 ) は 8 つあり その一部は 180 位相シフトした反転クロック出力を駆動可能です また DCM と互換性があるため 9 つの独立した出力を選択して DCM の出力を MMCM に直接マップできるようになっています 7 シリーズ FPGA の MMCM には ファイン ( 高精度な ) 位相シフト機能がいずれの方向にも無制限で追加されており これはダイナミック ( 可変 ) 位相シフトモードで使用できます ファイン位相シフトの分解能は VCO の周波数によって異なります CLKFBOUT および CLKOUT0 には 1/8 (0.125) 単位でのインクリメントが可能な分数分周機能があり 合成できるクロック周波数の幅が広がっています 7 シリーズ FPGA では MMCM にスペクトラム拡散機能が追加されています MMCM のスペクトラム拡散機能が使用されない場合 外部からの入力クロックのスペクトラム拡散はフィルターされないため 出力クロックに渡されません 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 65

66 第 3 章 : クロックマネージメントタイル X-Ref Target - Figure 3-1 BUFR IBUFG (CC) BUFG GT BUFH Local Routing (not recommended) CLKIN1 CLKIN2 CLKFB PLL BUFG BUFH CLKIN1 CLKIN2 MMCM BUFG BUFH CLKFB ug472_c2_01_ 図 3-1 : 7 シリーズ FPGA の CMT のブロック図 MMCM および PLL 7 シリーズデバイスには最大 24 の CMT タイルがあります MMCM と PLL は幅広い周波数に対応する周波数合成回路や外部または内部クロック用のジッターフィルターとして機能し クロックのスキュー調整にも活用できます MMCM 機能のサブセットである 7 シリーズ FPGA の PLL は MMCM をベースとしており 必ずしも以前の PLL デザインに基づくものではありません MMCM でサポートされている追加機能は次のとおりです CLKOUT[0:3] を使用する BUFR または BUFIO への直接 HPC 接続 反転クロック出力 (CLKOUT[0:3]B) CLKOUT6 CLKOUT4_CASCADE CLKOUT0_DIVIDE_F で分数分周 CLKFBOUT_MULT_F で分数乗算 ファイン位相シフト ダイナミック位相シフト 入力マルチプレクサーは IBUFG BUFG BUFR BUFH GT (CLKIN のみ ) インターコネクト ( 推奨しない ) の 1 つから基準クロックおよびフィードバッククロックを選択します 各クロック入力にはプログラマブルなカウンター分周器 (D) があります 位相周波数検出器 (PFD) は入力 ( 基準 ) クロックとフィードバッククロックの立ち上がりエッジの位相と周波数を比較します 最小限の High/Low のパルスが維持されていれば デューティサイクルはそれほど重要ではありませ 66 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

67 はじめに ん PFD を使用して 2 つのクロック間の位相と周波数に比例した信号が生成されます この信号でチャージポンプ (CP) とループフィルター (LF) を駆動し VCO に対する基準電圧を生成します また PFD は VCO 周波数の増加 / 減少を決定するアップ信号またはダウン信号を CP および LF に送ります VCO の動作周波数が高すぎる場合は PFD がダウン信号を有効にし これによって制御電圧が減圧されて VCO の動作周波数が低くなります VCO の動作周波数が低すぎる場合はアップ信号によって電圧が増圧されます VCO からは 8 つの出力位相と ファイン位相シフト用の可変位相が 1 つ生成されます どの出力位相も 出力カウンターに対する基準クロックとして選択できます ( 図 3-2 および図 3-3 参照 ) カウンターは カスタムデザインに応じてそれぞれ独立してプログラムできます これ以外に 特別なカウンター M も用意されています このカウンターは MMCM と PLL のフィードバッククロックを制御し 幅広い周波数合成を可能にします 整数分周出力カウンターに加え MMCM には CLKOUT0 と CLKFBOUT の分数カウンターがあります X-Ref Target - Figure 3-2 General Routing Clock Switch Circuit Lock Detect Lock Monitor Lock 8-phase taps + 1 variable phase tap CLKIN1 CLKIN2 D PFD CP LF VCO 9 O0 Fractional Divide CLKOUT0 CLKOUT0B CLKFB O1 CLKOUT1 CLKOUT1B O2 CLKOUT2 CLKOUT2B O3 CLKOUT3 CLKOUT3B O4 CLKOUT4 O5 CLKOUT5 O6 CLKOUT6 M (Fractional Divide) CLKFBOUT CLKFBOUTB ug472_c2_02_ 図 3-2 : MMCM の詳細なブロック図 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 67

68 第 3 章 : クロックマネージメントタイル X-Ref Target - Figure 3-3 General Routing Clock Switch Circuit Lock Detect Lock Monitor Lock 8-phase taps CLKIN1 CLKIN2 D PFD CP LF VCO 8 O0 CLKOUT0 CLKFB O1 CLKOUT1 O2 CLKOUT2 O3 CLKOUT3 O4 CLKOUT4 O5 CLKOUT5 M CLKFBOUT ug472_c2_03_ 図 3-3 : PLL の詳細なブロック図 68 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

69 一般的な使用法について 一般的な使用法について MMCM および PLL プリミティブ 図 3-4 に 7 シリーズ FPGA の 2 つの MMCM プリミティブ MMCME2_BASE および MMCME2_ADV を示します X-Ref Target - Figure 3-4 CLKIN1 CLKOUT0 CLKOUT0B CLKFBIN CLKOUT1 RST CLKOUT1B PWRDWN CLKOUT2 CLKOUT2B CLKOUT3 CLKOUT3B CLKOUT4 CLKOUT5 CLKOUT6 CLKFBOUT CLKFBOUTB LOCKED MMCME2_BASE CLKIN1 CLKOUT0 CLKIN2 CLKOUT0B CLKFBIN CLKOUT1 RST CLKOUT1B PWRDWN CLKOUT2 CLKINSEL CLKOUT2B DADDR[6:0] CLKOUT3 DI[15:0] CLKOUT3B DWE CLKOUT4 DEN CLKOUT5 DCLK CLKOUT6 PSINCDEC CLKFBOUT PSEN CLKFBOUTB PSCLK LOCKED DO[15:0] DRDY PSDONE CLKINSTOPPED CLKFBSTOPPED MMCME2_ADV ug472_c2_04_ 図 3-4 : MMCM プリミティブ 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 69

70 第 3 章 : クロックマネージメントタイル 図 3-5 に 7 シリーズ FPGA の 2 つの PLL プリミティブ PLLE2_BASE および PLLE2_ADV を示します X-Ref Target - Figure 3-5 CLKIN1 CLKOUT0 CLKIN1 CLKOUT0 CLKOUT1 CLKIN2 CLKOUT1 CLKFBIN CLKOUT2 CLKFBIN CLKOUT2 RST CLKOUT3 RST CLKOUT3 PWRDWN CLKOUT4 CLKINSEL CLKOUT4 CLKOUT5 DADDR[4:0] CLKOUT5 CLKFBOUT DI[15:0] CLKFBOUT DWE DEN LOCKED DCLK PWRDWN LOCKED DO[15:0] DRDY PLLE2_BASE PLLE2_ADV UG472_c2_05_ 図 3-5 : PLL プリミティブ MMCME2_BASE および PLLE2_BASE プリミティブ MMCME2_BASE プリミティブでは スタンドアロンの MMCM で最も高頻度に使用される機能を利用できます クロックスキュー調整 周波数合成 コース位相シフト およびデューティサイクルプログラミングは MMCME2_BASE で使用できる機能です 表 3-1 に ポートの一覧を示します 表 3-1 : MMCME2_BASE のポート クロック入力 制御入力 説明 CLKIN1 CLKFBIN RST ポート クロック出力 CLKOUT0 ~ CLKOUT6 CLKOUT0B ~ CLKOUT3B CLKFBOUT CLKFBOUTB ステータスおよびデータ出力 LOCKED 電圧制御 PWRDWN 70 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

71 一般的な使用法について PLLE2_BASE プリミティブでは スタンドアロンの PLL で最も高頻度に使用される機能を利用できます クロックスキュー調整 周波数合成 コース位相シフト およびデューティサイクルプログラミングは PLLE2_BASE で使用できる機能です 表 3-2 に ポートの一覧を示します 表 3-2 : PLLE2_BASE のポート 説明クロック入力制御入力クロック出力ステータスおよびデータ出力 ポート CLKIN1 CLKFBIN RST CLKOUT0 ~ CLKOUT5 CLKFBOUT LOCKED MMCME2_ADV および PLLE2_ADV プリミティブ MMCME2_ADV プリミティブには MMCME2_BASE の全機能に加え クロック切り替え用ポート ダイナミックリコンフィギュレーションポート (DRP) へのアクセス ダイナミックファイン位相シフト機能を提供するポートを備えています 表 3-3 に ポートの一覧を示します 表 3-3 : MMCME2_ADV のポート クロック入力 説明 ポート CLKIN1 CLKIN2 CLKFBIN DCLK PSCLK 制御およびデータ入力 RST CLKINSEL DWE DEN DADDR DI PSINCDEC PSEN クロック出力 CLKOUT0 ~ CLKOUT6 CLKOUT0B ~ CLKOUT3B CLKFBOUT CLKFBOUTB ステータスおよびデータ出力 LOCKED DO DRDY PSDONE CLKINSTOPPED CLKFBSTOPPED 電圧制御 PWRDWN PLLE2_ADV プリミティブには PLLE2_BASE の全機能に加え クロック切り替え用ポート ダイナミックリコンフィギュレーションポート へのアクセスを提供するポートを備えています 表 3-4 に ポートの一覧を示します 表 3-4 : PLLE2_ADV のポート 説明クロック入力制御およびデータ入力クロック出力ステータスおよびデータ出力電圧制御 ポート CLKIN1 CLKIN2 CLKFBIN DCLK RST CLKINSEL DWE DEN DADDR DI CLKOUT0 ~ CLKOUT5 CLKFBOUT LOCKED DO DRDY PWRDWN 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 71

72 第 3 章 : クロックマネージメントタイル 7 シリーズ FPGA の MMCM と PLL はミックスドシグナルブロックであり クロックネットワークのスキュー調整 周波数合成 ジッター削減機能をサポートするよう設計されています これら 3 つの動作モードの詳細は後述します VCO (Voltage Controlled Oscillator) の動作周波数は 次の関係によって決定されます M F VCO = F CLKIN ---- 式 3-1 D M F OUT = F CLKIN D O 式 3-2 ここで M D O は図 3-2 に示したカウンターです M の値は CLKFBOUT_MULT_F の設定に D の値は DIVCLK_DIVIDE の設定に O の値は CLKOUT_DIVIDE の設定にそれぞれ対応しています 7 個の O カウンターは個別にプログラム可能です たとえば O0 を 2 分周用にプログラムし O1 を 3 分周用にプログラムできます ただし 1 つの VCO ドライバーがすべてのカウンターを駆動するため VCO 動作周波数はすべての出力カウンターに対して同一でなければなりません クロックネットワークのスキュー調整 多くの場合 I/O タイミングバジェットの制限がある中でクロックネットワークでの遅延は望ましくないため MMCM/PLL を使用してこの遅延を調整します 7 シリーズ FPGA は この遅延調整機能をサポートしています 基準クロック CLKIN の周波数と同じ周波数のクロック出力 ( 常に CLKFBOUT) がデバイスの同じ側にある BUFG に接続され MMCM/PLL の CLKFBIN ピンにフィードバック入力されます それ以外の出力はクロック分周に使用でき 周波数合成を行うことができます このような場合 すべての出力クロックには 入力基準クロックに対して定義済みの位相関係があります MMCM または PLL の CLKOUT0 ~ CLKOUT3 を使用して ほかの MMCM/PLL とカスケード接続できますが カスケード接続された MMCM/PLL 間の出力クロックには位相オフセットがあります 整数分周のみを使用した周波数合成 MMCM および PLL をスタンドアロンで使用し 周波数合成を実行できます この場合 MMCM/ PLL でクロックネットワークのスキュー調整ではなく ほかのブロックで使用される出力クロック周波数を生成します このモードでは MMCM/PLL のフィードバックパスは内部となるため すべてがローカル配線となり ジッターが最小限に抑えられます 図 3-6 に 周波数合成回路として構成した MMCM を示します この例では 33MHz で動作する外部基準クロックが使用可能です 基準クロックには クリスタルオシレーターまたはもう一方の MMCM の出力を使用できます M カウンターを 32 に設定すると VCO オシレーターは 1056MHz (33MHz x 32) で動作します たとえば MMCM の出力は プロセッサ用の 528MHz クロック ガスケット用の 264MHz クロック 176MHz クロック メモリインターフェイス用の 132MHz クロック 66MHz インターフェイスクロック および 33MHz インターフェイスクロックなどにプログラムできます ここでは 基準クロックと出力クロック間の位相関係は不要ですが 出力クロック間の位相は一致する必要があります 72 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

73 一般的な使用法について X-Ref Target - Figure MHz Reference Clock D = 1 PFD, CP, LF, VCO M = 32 O0 = 2 O1 = 4 O2 = 6 Processor Gasket /Fabric O3 = 8 Memory Interface O4 = MHz Interface O5 = MHz Interface O6 = 1 not used ug472_c2_06_ 図 3-6 : 周波数シンセサイザーとして使用した MMCM MMCM で分数分周を使用した周波数合成 7 シリーズ FPGA は CLKOUT0 出力パスにおいて分数分周をサポートしています 分数分周の分解能は 1/8 (0.125) で 合成可能な周波数の数は 8 倍に増えます たとえば CLKIN の周波数が 100MHz で M の分周値を 8 に設定した場合 VCO の周波数は 800MHz となります 800MHz の VCO 周波数を CLKOUT0 でさらに分数分周することもできます ( たとえば CLKOUT0_DIVIDE = 2.5 とすると 320MHz の出力周波数が得られる ) 分数分周モードの出力では デューティサイクルはプログラムできません ジッターフィルター MMCM と PLL には 基準クロックに内在するジッターを常に除去する機能があります MMCM と PLL は 外部クロックが別のブロックに駆動される前にそのクロックのジッターをフィルタリングするスタンドアロンの機能としてインスタンシエートできます ジッターのフィルターとして使用する場合 MMCM と PLL はバッファーのように動作し 入力周波数と同じ周波数の出力を再生成します ( たとえば F IN = 100MHz の場合 F OUT = 100MHz) 一般に MMCM の BANDWIDTH 属性を Low に設定すると ジッターのフィルタリング効果が大きくなります ただし この属性を Low に設定すると MMCM のスタティックオフセットが増加することがあります 制限 MMCM と PLL の使用には いくつかの制約があります これらの制約については 7 シリーズ FPGA データシート ( の MMCM と PLL の電気的仕様に記載されています 一般的な主な制約としては VCO 動作範囲 入力周波数 デューティサイクルのプログラム 位相シフトがあります また ほかのクロックエレメント ( ピン GT クロックバッファー ) への接続にはいくつかの制約があります ( 付録 B クロック領域のクロックリソースおよび接続 参照 ) MMCM/PLL のカスケード接続は 隣接する CMT との間でのみ可能です VCO 動作範囲 VCO の最大および最小動作周波数は 7 シリーズ FPGA データシート ( support/documentation/7_series.htm#156339) の電気的仕様に定義されています これらの値はスピード仕様からも得ることができます 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 73

74 第 3 章 : クロックマネージメントタイル 最小および最大入力周波数 CLKIN の最大および最小入力周波数は 7 シリーズ FPGA データシート ( support/documentation/7_series.htm#156339) の電気的仕様に定義されています デューティサイクルのプログラム 1 つの VCO 動作周波数に対しては 個別のデューティサイクルのみ可能です 最小値から最大値までの範囲 およびステップサイズは CLKOUT_DIVIDE の値によって決定します CLKOUT_DIVIDE で設定可能な値は クロッキングウィザードに示されます 位相シフト 多くの場合 クロック間の位相をシフトさせる必要があります MMCM には 位相シフトのインプリメンテーションに関して多くのオプションがあります また PLL にはスタティック位相シフト機能もあります スタティック位相シフトは CLKOUT の分周値に応じた CLKOUT 出力カウンターのファイン位相シフトで利用可能な 8 つの VCO 出力位相のいずれかを選択して行います また 7 シリーズ FPGA には固定またはダイナミックモードのいずれにも対応した補間型位相シフト機能もあります MMCM の位相シフト機能は非常に優れていると同時に 使用方法が複雑になることが考えられます クロッキングウィザードを使用すると MMCM のコンフィギュレーションに基づいて許容される位相シフト値が計算されます スタティック位相シフトモード スタティック位相シフト (SPS) の時間単位の分解能は次のように定義されます 1 D SPS = period or period 8F VCO 8MF IN 式 3-3 VCO からは 45 ずつシフトした 8 つのクロックを生成でき の位相シフト設定が常に可能です VCO の周波数が高くなるほど 位相シフトの分解能は細かくなります VCO には固有の動作周波数範囲があるため 次の範囲を使用して位相シフトの分解能を制限することも可能です to F VCOMIN 8F VCOMAX CLKOUT 出力カウンターは個別にプログラム可能で VCO の出力位相と CLKOUT カウンターの分周値に基づいて個別の位相シフト分解能 ( 度数 ) を持つことができます CLKOUT 位相シフトの分解能は 45 /CLKOUT_DIVIDE の値として求めることができます 位相シフトの最大範囲も CLKOUT_DIVIDE の値によって決定します CLKOUT_DIVIDE 64 の場合 最大位相シフトは 360 です CLKOUT_DIVIDE > 64 の場合 最大位相シフトは次で求められます 63 Maximum Phase Shift = Phase Shift Value 式 3-4 CLKOUT_ DIVIDE CLKFBOUT フィードバッククロックの位相をシフトさせることもできます その場合 すべての CLKOUT 出力クロックが CLKIN に対して負の方向に位相シフトします 2 つの分数カウンター (CLKFBOUT と CLKOUT0) にもスタティック位相シフト機能があります 位相シフトのステップは次のように定義されます 360 SPS frac = or 8 fractional_divide_value fractional_divide_value 式 3-5 たとえば 分数分周値が の場合 スタティック位相シフトのステップは次式のとおりです 360/(2.125 x 8) = japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

75 一般的な使用法について MMCM における固定またはダイナミックモードの補間型ファイン位相シフト 補間型ファイン位相シフト (IFPS) モードの MMCM では CLKOUT_DIVIDE の値に関係なく一定の比率で位相がシフトし 位相シフトの分解能は VCO の周波数にのみ依存します このモードでは 出力クロックの位相を ずつ増加させて ラウンドロビン方式で 360 回転できます 56F VCO VCO の動作周波数が 600MHz の場合 位相分解能は約 30ps ( 端数切り捨て ) で 動作周波数が 1.6GHz なら約 11ps ( 端数切り捨て ) となります 位相シフト値は コンフィギュレーション時に固定値としてプログラムすることも コンフィギュレーション後にアプリケーションからの制御によって動作中に増減させることもできます ダイナミック位相シフトは MMCME2_ADV の PS インターフェイスによって制御されます この位相シフトモードは USE_FINE_PS 属性を TRUE に設定してこのモード用に選択したすべての CLKOUT 出力クロックに同じ影響を与えます 補間型ファイン位相シフトモードでは クロックは常に MMCM の PSCLK ピンに接続する必要があります クロックが補間型ファイン位相シフトモード ( 固定またはダイナミック ) にあるかどうかにかかわらず クロックは常に MMCM の PSCLK ピンに接続する必要があります 各 CLKOUT カウンターは 補間型位相シフトモード 上述のスタティック位相シフトモード 位相シフトなしのいずれかを個別に選択できます 固定またはダイナミックの補間型ファイン位相シフトモードでは 分数分周は利用できません フィードバックパスで固定またはダイナミック位相シフトを行うと すべての出力クロックが CLKIN に対して負の方向に位相シフトします ダイナミック位相シフトインターフェイスは 位相シフトモードが 固定 に設定されている場合は使用できません MMCM におけるダイナミック位相シフトインターフェイス MMCME2_ADV プリミティブには ダイナミックファイン位相シフトをサポートするための 3 つの入力と 1 つの出力があります CLKOUT と CLKFBOUT の各分周器は それぞれ個別に位相シフトを選択できます どの出力クロックを動的に位相シフトするかは CLKOUT[0:6]_USE_FINE_PS 属性と CLKFBOUT_USE_FINE_PS 属性で選択します ダイナミック位相シフト量は 選択したすべての出力クロックで共通です 可変位相シフトは PSEN PSINCDEC PSCLK PSDONE ポートで制御します ( 図 3-7 参照 ) MMCM がロック後の最初の位相は CLKOUT_PHASE 属性で決定されます 一般的には 最初の位相シフト量は設定しません MMCM 出力クロックの位相は 最初の位相またはダイナミック位相シフト後の位相を基準に PSEN PSINCDEC PSCLK PSDONE の関係によって増減します PSEN PSINCDEC および PSDONE は PSCLK に同期しています PSEN を PSCLK の 1 クロックサイクル分アサートすると 位相シフトをインクリメントまたはデクリメントできるようになります PSINCDEC が High の場合はインクリメントされ Low の場合はデクリメントされます MMCM クロック出力の位相シフト量は 1 回のインクリメントにつき VCO 周期の 1/56 分増加します 同様に各デクリメントでは VCO 周期の 1/56 分減少します PSEN は 正確に PSCLK の 1 サイクルの間アサートしてください 位相シフトが完了すると PSDONE は 1 クロック周期分 High になります PSCLK サイクルの数は確定しており 常に PSCLK の 12 サイクル分です PSEN のアサートによる位相シフトの開始後 MMCM 出力クロックの位相は最初の位相から増減して移行します インクリメントまたはデクリメントの完了は PSDONE が High になることでわかります PSDONE が High になると 位相シフトのインクリメントまたはデクリメントを再び開始できます 位相シフトの最大値やオーバーフローはありません 周波数に関係なく クロック周期全体 (360 ) を常に位相シフトできます 周期の最後まで達したら 最初から位相シフトが行われます 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 75

76 第 3 章 : クロックマネージメントタイル X-Ref Target - Figure 3-7 PSCLK PSEN PSDONE PSINCDEC ug472_c2_07_ 図 3-7 : 位相シフトのタイミング図 MMCM カウンターのカスケード接続 CLKOUT6 分周器 ( カウンター ) は CLKOUT4 分周器とカスケード接続できます これにより 128 よりも大きい出力分周器が可能となります CLKOUT6 は CLKOUT4 分周器の入力を供給します カスケード接続した分周器の出力とそれ以外の出力分周器との間には スタティックな位相オフセットがあります MMCM/PLL のプログラミング 安定性とパフォーマンスの確保されたコンフィギュレーションを行うには 一定のフローに従って MMCM/PLL をプログラムする必要があります ここからは 具体的なデザイン要件に基づいて MMCM/PLL のプログラム方法を説明します デザインをインプリメントするには GUI インターフェイス ( クロッキングウィザード ) を使用する方法と MMCM/PLL をインスタンシエートする方法の 2 通りあります どちらの方法でも MMCM/PLL をプログラムするには次の情報が必要です 基準クロック周期 出力クロック周波数 ( 最大 7 つ ) 出力クロックデューティサイクル ( デフォルト 50%) 出力クロックの位相シフト ( 最初の位相 0 を基準とした度数で指定 ) MMCM/PLL の帯域幅 ( デフォルトは OPTIMIZED 帯域幅はソフトウェアツールで選択 ) 補正モード ( ソフトウェアツールで自動的に決定 ) 単位が UI の基準クロックジッター ( つまり 基準クロック周期の比率 ) 入力周波数の決定 最初に入力周波数を決定します 次に 入力周波数の最小値と最大値から D カウンターの範囲を定義し VCO 動作周波数の範囲から M カウンターの範囲を求め 出力カウンターの範囲を定義すると 可能な出力周波数すべてが決定します この時点では 周波数の数は非常に多くなることが想定されます たとえば整数分周を使用した場合 最多で 106 x 64 x 136 = 868,363 通りの組み合わせが考えられます 実際には M および D カウンター範囲すべてを実現することは不可能であり かつ重複した設定もあるため 周波数の総数は減少します 例として F IN = 100MHz の場合を考えてみます 最小 PFD 周波数が 10MHz であると D は 1 ~ 10 のみとなります 76 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

77 一般的な使用法について D = 1 の場合 M の値の範囲は 4 ~ 16 に制限されます D = 2 の場合 M の値の範囲は 8 ~ 32 に制限されます D = 4 の場合 M の値は 16 ~ 64 に制限されます D = 1 M = 4 は D = 2 M = 8 D = 4 M = 16 D = 8 M = 32 のサブセットであるため これらのケースは除外できます この例では D = 以外の値はすべてこれらのサブセットであるため これら 6 つの値のみを考慮すればよいことになります こうすると 可能な出力周波数の数は大幅に減少し 最終的に出力周波数が決定していきます 目的とする出力周波数は 求められた可能な出力周波数内であるかを確認する必要があります 最初の出力周波数が決定すると M および D の値がさらに制限され 2 番目の出力周波数が制限されることになります すべての出力周波数が選択されるまで このプロセスを繰り返します M および D 値の決定に使用する制約は次の式で表されます f IN D MIN = roundup f PFD MAX 式 3-6 D MAX = f IN rounddown f PFD MIN 式 3-7 M MIN = f VCOMIN roundup D f MIN IN 式 3-8 M MAX = rounddown f VCOMAX D f MAX IN 式 3-9 M および D 値の決定 入力周波数が決定すると M および D 値がある程度決まります 次に 最適な M および D 値を指定します まず M の開始値を決定します この値は VCO ターゲット周波数 つまり VCO の理想的な動作周波数に基づいて決定します D M MIN f VCOMAX IDEAL = f IN 式 3-10 ここでは VCO の理想周波数に最も近くなる M 値を決定します また プロセスの開始には D の最小値を使用します VCO を可能な限り高くすると同時に 最小の D および M 値を指定するようにします 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 77

78 第 3 章 : クロックマネージメントタイル MMCM のポート 表 3-5 に MMCM のポート一覧を示します 表 3-7 には MMCM の属性一覧を示します 表 3-5 : MMCM のポート (1) ピン名 I/O ピンの説明 CLKIN1 CLKIN2 CLKFBIN CLKINSEL RST PWRDWN DADDR[6:0] DI[15:0] DWE DEN DCLK 入力入力入力入力入力入力入力入力入力入力入力 通常のクロック入力です CLKIN1 プライマリ基準クロック入力 を参照してください MMCM 基準クロックのセカンダリクロック入力です CLKIN2 セカンダリクロック入力 を参照してください フィードバッククロック入力です CLKFBIN フィードバッククロック入力 を参照してください クロック入力マルチプレクサーのステートを制御します (High=CLKIN1 Low=CLKIN2) MMCM 基準クロックを動的に切り替えます CLKINSEL クロック入力切り替え を参照してください 非同期リセット信号です RST 信号は MMCM の非同期リセットです この信号がリリースされると MMCM は同期して再び有効になります ( つまり MMCM の再イネーブル ) 入力クロックの条件 ( 周波数など ) が変更されるとリセットが必要です RST 非同期リセット信号 を参照してください インスタンシエートされた未使用の MMCM への電力供給を停止します PWRDWN パワーダウン を参照してください ダイナミックリコンフィギュレーションのアドレス入力です 使用しない場合はすべてのビットを 0 にする必要があります DADDR[6:0] ダイナミックリコンフィギュレーションアドレス を参照してください ダイナミックリコンフィギュレーションのデータ入力です 使用しない場合はすべてのビットを 0 にする必要があります DI[15:0] ダイナミックリコンフィギュレーションデータ入力 を参照してください DI データの DADDR アドレスへの書き込みを制御するイネーブル信号です 使用しない場合は Low に接続する必要があります DWE ダイナミックリコンフィギュレーション書き込みイネーブル を参照してください ダイナミックリコンフィギュレーション機能を使用するかを制御します ダイナミックリコンフィギュレーション機能を使用しない場合は Low に接続する必要があります DEN ダイナミックリコンフィギュレーションイネーブルストローブ を参照してください ダイナミックリコンフィギュレーションポートの基準クロックです DCLK ダイナミックリコンフィギュレーション基準クロック を参照してください PSCLK 入力位相シフトクロックです PSCLK 位相シフトクロック を参照してください PSEN 入力位相シフトイネーブルです PSEN 位相シフトイネーブル を参照してください PSINCDEC 入力 位相シフトの増減を制御します PSINCDEC 位相シフトの増減制御 を参照してください 78 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

79 一般的な使用法について 表 3-5 : MMCM のポート (1) ( 続き ) ピン名 I/O ピンの説明 CLKOUT[0:6] CLKOUT[0:3]B CLKFBOUT 出力 出力 出力 ユーザー設定可能なクロック出力 (0 ~ 6) です ユーザー制御可能な VCO 位相出力を 1 ( バイパス ) ~ 128 の範囲で分周したものです 出力クロックは ( 位相シフトしない限り ) 互いに位相が揃っており 適切なフィードバック構成によって入力クロックとも位相が一致します BUFR/BUFIO への直接 HPC 接続は CLKOUT[0:3] でのみサポートされます CLKOUT[0:6] 出力クロック を参照してください 反転した CLKOUT[0:3] です CLKOUT[0:3]B 反転出力クロック を参照してください 専用の MMCM フィードバック出力です CLKFBOUT 専用の MMCM および PLL フィードバック出力 を参照してください CLKFBOUTB 出力反転した CLKFBOUT です CLKFBOUTB 反転 CLKFBOUT を参照してください CLKINSTOPPED CLKFBSTOPPED LOCKED DO[15:0] DRDY 出力出力出力出力出力 入力クロックが停止したことを示すステータスピンです CLKINSTOPPED 入力クロックステータス を参照してください フィードバッククロックが停止したことを示すステータスピンです CLKFBSTOPPED フィードバッククロックステータス を参照してください MMCM の位相があらかじめ定義されたウィンドウ内で揃い 周波数があらかじめ定義された PPM 範囲内で一致したことを示す MMCM からの出力です 電源投入後 MMCM は自動的にロックし 追加のリセットは不要です 入力クロックが停止した場合や 位相が揃わなくなった場合 ( 入力クロックの位相シフトなど ) LOCKED はディアサートされます LOCKED がディアサートされた後は MMCM をリセットする必要があります ダイナミックリコンフィギュレーション使用時に MMCM のデータ出力が現れます DO[15:0] ダイナミックリコンフィギュレーション出力バス を参照してください DRDY 出力は MMCM のダイナミックリコンフィギュレーション機能の DEN 信号に対する応答信号です DRDY ダイナミックリコンフィギュレーションレディ を参照してください PSDONE 出力位相シフト完了を示します PSDONE 位相シフト完了 を参照してください 注記 : 1. PSINCDEC 以外の制御信号およびステータス信号はすべてアクティブ High です PLL のポート 表 3-6 に PLL のポート一覧を示します 表 3-6 : PLL のポート ピン名 I/O ピンの説明 CLKIN1 入力 通常のクロック入力です CLKIN2 入力 PLL 基準クロックを動的に切り替えるためのセカンダリクロック入力です CLKFBIN 入力 フィードバッククロック入力です 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 79

80 第 3 章 : クロックマネージメントタイル 表 3-6 : PLL のポート ( 続き ) ピン名 I/O ピンの説明 CLKINSEL RST PWRDWN DADDR[6:0] DI[15:0] DWE DEN 入力入力入力入力入力入力入力 入力マルチプレクサーのステートを制御します (High = CLKIN1 Low = CLKIN2 PLL 基準クロックを動的に切り替えます CLKINSEL クロック入力切り替え を参照してください 非同期リセット信号です RST 信号は PLL の非同期リセットです この信号がリリースされると PLL は同期して再び有効になります ( つまり PLL の再イネーブル ) 入力クロックの条件 ( 周波数など ) が変更されるとリセットが必要です インスタンシエートされた未使用の PLL への電力供給を停止します PWRDWN パワーダウン を参照してください ダイナミックリコンフィギュレーションのアドレス入力です 使用しない場合はすべてのビットを 0 にする必要があります ダイナミックリコンフィギュレーションのデータ入力です 使用しない場合はすべてのビットを 0 にする必要があります DI データの DADDR アドレスへの書き込みを制御するイネーブル信号です 使用しない場合は Low に接続する必要があります ダイナミックリコンフィギュレーション機能を使用するかを制御します ダイナミックリコンフィギュレーション機能を使用しない場合は Low に接続する必要があります DCLK 入力ダイナミックリコンフィギュレーションポートの基準クロックです CLKOUT[0:5] (1) 出力 ユーザー設定可能なクロック出力 (0 ~ 5) です ユーザー制御可能な VCO 位相出力を 1 ( バイパス ) ~ 128 の範囲で分周したものです 入力クロックと出力クロックの位相は揃えられます CLKFBOUT 出力専用の PLL フィードバック出力です LOCKED DO[15:0] DRDY 出力 出力 出力 PLL の位相があらかじめ定義されたウィンドウ内で揃い 周波数があらかじめ定義された PPM 範囲内で一致したことを示す PLL からの出力です 電源投入後 PLL は自動的にロックし 追加のリセットは不要です 入力クロックが停止した場合や 位相が揃わなくなった場合 ( 入力クロックの位相シフトなど ) LOCKED はディアサートされます LOCKED がディアサートされた後は PLL をリセットする必要があります ダイナミックリコンフィギュレーション使用時に PLL のデータが現れるダイナミックリコンフィギュレーション出力バスです DRDY 出力は PLL のダイナミックリコンフィギュレーション機能の DEN 信号に対する応答信号です MMCM および PLL の各ポートの説明 CLKIN1 プライマリ基準クロック入力 CLKIN1 は 同じクロック領域の SRCC または MRCC I/O で直接駆動されるか CMT バックボー ンを介して上下のクロック領域の SRCC また MRCC I/O で駆動されるか BUFG BUFR BUFH インターコネクト ( 推奨しない ) あるいは高速シリアルトランシーバーで直接駆動されます CMT 機能のカスケード接続のために別の CMT からクロック入力が供給されている場合は CLKOUT[0:3] のみ使用可能です 80 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

81 一般的な使用法について CLKIN2 セカンダリクロック入力 CLKIN2 はセカンダリクロック入力で MMCM/PLL の基準クロックを動的に切り替えるために使用します CLKIN2 は 同じクロック領域の SRCC または MRCC I/O で直接駆動されるか CMT バックボーンを介して上下のクロック領域の SRCC また MRCC I/O で駆動されるか BUFG BUFR BUFH インターコネクト ( 推奨しない ) あるいは高速シリアルトランシーバーで直接駆動されます CLKFBIN フィードバッククロック入力 内部フィードバック用に CLKFBOUT へ直接接続するか IBUFG ( 外部スキュー調整用に CCIO ピンを経由 ) BUFG BUFH インターコネクト ( 推奨しない ) のいずれかに接続する必要があります 外部クロックの位相を揃えるには フィードバックパスのクロックバッファーのタイプがフォワードクロックバッファーのタイプと同じでなければなりません (BUFR の場合を除く ) BUFR は補正できません CLKFBOUT 専用の MMCM および PLL フィードバック出力 可能な構成については MMCM と PLL の使用モデル を参照してください CLKFBOUT は Virtex-5 FPGA の DCM の CLK0 と同様にロジックを駆動することもできます CLKFBOUTB 反転 CLKFBOUT この信号はフィードバックに使用しないでください この信号はもう 1 つの反転 CLKFBOUT 出力クロックを提供します CLKFBOUTB は Virtex-5 FPGA の DCM の CLK180 クロックと同様にロジックを駆動できます PLL では使用できません CLKINSEL クロック入力切り替え CLKINSEL 信号はクロック入力の選択を制御します High なら CLKIN1 Low なら CLKIN2 となります ( 基準クロックの切り替え 参照 ) クロック切り替え中は MMCM/PLL を RESET に保持する必要があります RST 非同期リセット信号 RST 信号は MMCM/PLL の非同期リセットです この信号をディアサートすると MMCM/PLL は同期的に再び有効になります PWRDWN パワーダウン インスタンシエートされた現在未使用の MMCM/PLL への電力供給を停止します このモードを使用すると デザインで一時的に非アクティブになっている部分や 特定のシステム構成で使用されない MMCM/PLL の電力を削減できます このモードでは MMCM/PLL の消費電力はゼロになります DADDR[6:0] ダイナミックリコンフィギュレーションアドレス ダイナミックリコンフィギュレーションのアドレス入力です このバスのアドレス値により 次の DCLK サイクルで書き込みまたは読み出しを行う 16 ビットのコンフィギュレーションビットを指定します 使用しない場合はすべてのビットを 0 にする必要があります DI[15:0] ダイナミックリコンフィギュレーションデータ入力 ダイナミックリコンフィギュレーションのデータ入力です このバスの値がコンフィギュレーションセルに書き込まれます このデータは DEN と DWE がアクティブなサイクルで現れます データはいったんシャドウレジスタに取り込まれ 後で書き込まれます DRP ポートに対して次の書 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 81

82 第 3 章 : クロックマネージメントタイル き込みが可能になると DRDY によって通知されます 使用しない場合はすべてのビットを 0 にする必要があります DWE ダイナミックリコンフィギュレーション書き込みイネーブル DWE 入力は DADDR アドレスに対する DI データの書き込みまたは DO データの読み出しを制御するイネーブル信号です 使用しない場合は Low に接続する必要があります DEN ダイナミックリコンフィギュレーションイネーブルストローブ DEN 入力は ダイナミックリコンフィギュレーション機能を使用するかを制御するイネーブル信号で すべての DRP ポートの動作を有効にします ダイナミックリコンフィギュレーション機能を使用しない場合は Low に接続する必要があります DCLK ダイナミックリコンフィギュレーション基準クロック ダイナミックリコンフィギュレーションポートの基準クロックです この信号の立ち上がりエッジが その他すべてのポートの信号に対するタイミングの基準となります セットアップタイムはデータシートに記載されています ほかの入力信号には DCLK の立ち上がりエッジに対するホールドタイムの要件はありません このピンは IBUF IBUFG BUFG BUFR BUFH のいずれかで駆動できます このクロック入力への専用接続はありません PSCLK 位相シフトクロック この入力ピンは ダイナミック位相シフトインターフェイスに対するソースクロックを供給します これ以外の入力は すべてこのクロックの立ち上がりエッジと同期します このピンは IBUF IBUFG BUFG BUFR BUFH のいずれかで駆動できます このクロック入力への専用接続はありません PLL では使用できません PSEN 位相シフトイネーブル この信号を同期的にアサートすると ダイナミック位相シフトが開始します この信号は PSCLK の 1 サイクル間アクティブにする必要があります アクティブになると位相が徐々にシフトし 位相シフトが完了すると PSDONE が High になります 位相シフト中は グリッチや散発的な変化は発生しません 位相シフトの開始から終了まで 位相は連続したアナログ量としてシフトします PLL では使用できません PSINCDEC 位相シフトの増減制御 この入力信号は ダイナミック位相シフトでシフト量を増やすのか ( 正の位相シフト ) 減らすのか ( 負の位相シフト ) を同期的に示します 増加の場合は PSENCDEC が High にアサートされ 減少の場合は Low にアサートされます ダイナミック位相シフトには 位相シフトのオーバーフローはありません 360 以上シフトした場合は 元の位相に戻ります PLL では使用できません CLKOUT[0:6] 出力クロック ユーザー設定可能なクロック出力 (MMCM の場合は CLKOUT0 ~ CLKOUT6 PLL の場合は CLKOUT0 ~ CLKOUT5) で ユーザー制御可能な VCO 位相出力を 1 ( バイパス ) ~ 128 の範囲で分周したものです 入力クロックと出力クロックは位相を揃えることができます BUFR または BUFIO を使用する場合 クロック出力 CLKOUT0 ~ CLKOUT3 から HPC へ直接接続できるのは MMCM のみです また これらの出力は MMCM や PLL をカスケード接続する場合に CMT バックボーンへ接続できます CCIO ピンを使用して隣接領域の MMCM および PLL を駆動する場合と同様に ( クロック兼用入力 (CCIO) 参照 ) カスケードでも CMT バックボーンで利用可能な限られたリソースをいくつか使用して隣接領域のクロックリソースを直接接 82 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

83 一般的な使用法について 続します このため 同じカラム内でカスケード接続されたエレメント間には位相オフセットが生じます 可能な構成については MMCM と PLL の使用モデル を参照してください MMCM では CLKOUT0 と CLKFBOUT を分数分周モードで使用できます どの CLKOUT 出力も整数分周モードで使用でき スタティックまたはダイナミック位相シフトが可能です 分数モードでは 固定位相シフトモードしか利用できません 詳細は スタティック位相シフトモード を参照してください CLKOUT[0:3]B 反転出力クロック CLKOUT[0:3] を反転 (180 位相シフト ) したものです PLL では使用できません CLKINSTOPPED 入力クロックステータス 入力クロックが停止したことを示すステータスピンです この信号は クロックが停止してから 1 クロックサイクル以内にアサートされます クロックが再開して LOCKED の状態になるか 別のクロック入力に切り替わって MMCM が再びロックすると ディアサートされます PLL では使用できません CLKFBSTOPPED フィードバッククロックステータス フィードバッククロックが停止したことを示すステータスピンです この信号は クロックが停止してから 1 クロックサイクル以内にアサートされます フィードバッククロックが再開し MMCM が再びロックすると ディアサートされます PLL では使用できません LOCKED MMCM/PLL の基準クロックと入力ピンのフィードバッククロック間で位相が揃い 周波数が一致したことを示す MMCM/PLL からの出力です 位相はあらかじめ定義されたウィンドウ内で揃い 周波数はあらかじめ定義された PPM 範囲内で一致する必要があります 電源投入後 MMCM は自動的にロックし 追加のリセットは不要です 入力クロックが停止した場合や 位相が揃わなくなった場合 ( 入力クロックの位相シフトなど ) または周波数が変化した場合は 1 PFD クロックサイクル以内に LOCKED がディアサートされます LOCKED がディアサートされた場合 MMCM/ PLL をリセットする必要があります LOCKED のアサート前はクロック出力は使用できません DO[15:0] ダイナミックリコンフィギュレーション出力バス ダイナミックリコンフィギュレーション使用時に MMCM のデータ出力が現れます DCLK の立ち上がりエッジで DEN がアクティブで DWE が非アクティブの場合 このバスは DADDR によって指定されたアドレスのコンフィギュレーションセルの内容を保持します DO バスは DRDY がアクティブなときに DCLK の立ち上がりエッジでキャプチャする必要があります DO バスの値は 次の DRP 動作まで保持されます DRDY ダイナミックリコンフィギュレーションレディ DRDY 出力は MMCM のダイナミックリコンフィギュレーション機能の DEN 信号に対する応答信号です この信号は DEN/DCLK の操作が完了したことを示します PSDONE 位相シフト完了 この信号は PSCLK に同期します 現在の位相シフトが完了すると PSDONE 信号が 1 クロックサイクルの間アサートされ 次の位相シフトサイクルを開始できることを示します PLL では使用できません 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 83

84 第 3 章 : クロックマネージメントタイル MMCM の属性 表 3-7 : MMCM の属性 表 3-7 に MMCME2_BASE および MMCME2_ADV プリミティブの属性一覧を示します 属性 タイプ 許容値 デフォルト 説明 OPTIMIZED BANDWIDTH 文字列 HIGH LOW OPTIMIZED MMCM のジッター 位相マージン その他の特性に影響を与える MMCM のプログラミングアルゴリズムを指定します CLKOUT[1:6]_DIVIDE 整数 1 ~ 異なる周波数を使用する必要がある CLKOUT[0]_DIVIDE_F (2) 場合 CLKOUT クロック出力を分整数 1 ~ 128 または 1 周する値を指定します ここで指定または ~ の範囲した値と CLKFBOUT_MULT_F お実数 ( 増分幅 0.125) よび DIVCLK_DIVIDE の値の組み合わせによって出力周波数が決定します CLKOUT[0:6]_PHASE 実数 ~ の範囲 F VCO の 1/56 または CLKOUT_DIVIDE に基づいてインクリメント CLKOUT[0:6]_ DUTY_CYCLE CLKFBOUT_MULT_F (2) 0.0 関連する CLKOUT クロック出力の出力位相関係を度数で指定できます ( つまり 90 は 90 または 1/4 サイクルの位相オフセットを示し 180 は 180 または 1/2 サイクルの位相オフセットを示す ) 実数 0.01 ~ CLKOUT クロック出力のデューティサイクルをパーセントで指定します つまり 0.50 の場合 デューティサイクルは 50% になります 整数または実数 2 ~ 64 または ~ の範囲 ( 増分幅 0.125) 5 異なる周波数を使用する必要がある場合 すべての CLKOUT クロック出力の逓倍値を指定します ここで指定した値と関連する CLKOUT#_DIVIDE および DIVCLK_DIVIDE の値の組み合わせによって出力周波数が決定します DIVCLK_DIVIDE 整数 1 ~ すべての出力クロックの 入力クロックに対する分周比を指定します これにより PFD に入力される CLKIN が分周されます CLKFBOUT_PHASE 実数 0.00 ~ クロックフィードバック出力の位相オフセットを度数で指定します フィードバッククロックをシフトすると MMCM へのすべての出力クロックが負の方向に位相シフトし ます 84 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

85 一般的な使用法について 表 3-7 : MMCM の属性 ( 続き ) REF_JITTER1 REF_JITTER2 属性タイプ許容値デフォルト説明 実数 ~ この属性は シミュレーションで使用することを目的としています シミュレーションは 最大許容値に対してチェックを行います 値がわかる場合は 入力クロック上のジッター期待値を単位間隔 (UI) ( 最大 Peak to Peak 値 ) で指定する必要があります CLKIN1_PERIOD 実数 ~ MMCM の CLKIN1 入力への入力周期を ns で指定します ps 単位まで細かく指定可能です この値は必須であり 必ず指定する必要があります CLKIN2_PERIOD 実数 ~ MMCM の CLKIN2 入力への入力周期を ns で指定します ps 単位まで細かく指定可能です この値は必須であり 必ず指定する必要があります CLKFBOUT_USE_FINE_PS ブール型 FALSE TRUE FALSE CLKFBOUT カウンターの可変ファイン位相シフトイネーブルです CLKOUT0_USE_FINE_PS ブール型 FALSE TRUE FALSE CLKOUT0 カウンターの可変ファイ ン位相シフト イネーブルです CLKOUT0_DIVIDE は整数でなければならないため 分数分周は実行できません CLKOUT[1:6]_USE_FINE_PS ブール型 FALSE TRUE FALSE CLKOUT[1:6] 可変ファイン位相シフトイネーブルです STARTUP_WAIT ブール型 FALSE TRUE FALSE MMCM がロック状態になるまでコンフィギュレーションスタートアップサイクル間待機します CLKOUT4_CASCADE ブール型 FALSE TRUE FALSE 出力分周器 ( カウンター ) CLKOUT6 を CLKOUT4 分周器の入力にカスケード接続して 128 を超える出力クロック分周器を得ます これにより 分周値は合計で 16,384 となります 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 85

86 第 3 章 : クロックマネージメントタイル 表 3-7 : MMCM の属性 ( 続き ) 属性タイプ許容値デフォルト説明 COMPENSATION 文字列 ZHOLD (1) EXTERNAL INTERNAL BUF_IN ZHOLD クロック入力補正です 必ず ZHOLD に設定します MMCM のフィードバック構成を定義します ZHOLD : MMCM が I/O レジスタで負のホールドタイムを提供するようにコンフィギュレーションされていることを示します EXTERNAL : FPGA 外部のネットワークが補正されていることを示します INTERNAL : MMCM 内部のフィードバックパスを使用しており 遅延の補正が行われていないことを示します BUF_IN : コンフィギュレーションとほかの補正モードが一致しておらず 遅延の補正が行われないことを示します クロック入力が BUFG/ BUFH/BUFR または GTX/GTH/ GTP によって駆動されている場合がこれに該当します SS_EN ブール型 FALSE TRUE FALSE スペクトラム拡散の生成を有効にし ます SS_MODE 文字列 DOWN_LOW DOWN_HIGH CENTER_LOW CENTER_HIGH CENTER_HIG H スペクトラム拡散の周波数偏差および拡散タイプを管理します SS_MOD_PERIOD 整数 4000 ~ スペクトラム拡散の変調周期 (ns) を 指定します 注記 : 1. COMPENSATION 属性の値は 現在の補正方法を表示する目的でのみ使用されます 補正方法は実際の回路トポロジに最適なものが ISE または Vivado デザインツールによって自動的に選択されます したがって COMPENSATION 属性の値は手動で設定せず デフォルトのままとしてください 2. 値が正確に 1/8 として指定されていない場合 ISE または Vivado デザインツールによって最も近い の倍数に切り上げまたは切り下げられます 86 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

87 一般的な使用法について 表 3-8 : PLL の属性 PLL の属性 表 3-8 に PLLE2_BASE プリミティブおよび PLLE2_ADV プリミティブの属性一覧を示します 属性タイプ許容値デフォルト説明 COMPENSATION 文字列 ZHOLD (1) EXTERNAL INTERNAL BUF_IN BANDWIDTH 文字列 HIGH LOW OPTIMIZED ZHOLD OPTIMIZED クロック入力補正です 必ず ZHOLD に設定します PLL のフィードバック構成を定義します ZHOLD : PLL が I/O レジスタで負のホールドタイムを提供するようにコンフィギュレーションされていることを示します EXTERNAL : FPGA 外部のネットワークが補正されていることを示します INTERNAL : MMCM 内部のフィードバックパスを使用しており 遅延の補正が行われていないことを示します BUF_IN : コンフィギュレーションとほかの補正モードが一致しておらず 遅延の補正が行われないことを示します クロック入力が BUFG/ BUFH/BUFR または GTX/GTH/ GTP によって駆動されている場合がこれに該当します PLL のジッター 位相マージン その他の特性に影響を与える PLL のプログラミングアルゴリズムを指定します CLKOUT[0:5]_DIVIDE 整数 1 ~ 異なる周波数を使用する必要がある場合 CLKOUT クロック出力を分周する値を指定します ここで指定した値と CLKFBOUT_MULT および DIVCLK_DIVIDE の値の組み合わせによって出力周波数が決定します CLKOUT[0:5]_PHASE 実数 ~ 関連する CLKOUT クロック出力の出力位相関係を度数で指定できます ( つまり 90 は 90 または 1/4 サイクルの位相オフセットを示し 180 は 180 または 1/2 サイクルの位相オフセットを示す ) 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 87

88 第 3 章 : クロックマネージメントタイル 表 3-8 : PLL の属性 ( 続き ) CLKOUT[0:5]_ DUTY_CYCLE 実数 0.01 ~ CLKOUT クロック出力のデューティサイクルをパーセントで指定します つまり 0.50 の場合 デューティサイクルは 50% になります CLKFBOUT_MULT 整数 2 ~ 64 5 異なる周波数を使用する必要がある場合 すべての CLKOUT クロック出力の逓倍値を指定します ここで指定した値と関連する CLKOUT#_DIVIDE および DIVCLK_DIVIDE の値の組み合わせによって出力周波数が決定します DIVCLK_DIVIDE 整数 1 ~ 56 1 すべての出力クロックの 入力クロックに対する分周比を指定します CLKFBOUT_PHASE 実数 0.0 ~ クロックフィードバック出力の位相オフセットを度数で指定します フィードバッククロックをシフトすると PLL へのすべての出力クロックが負の方向に位相シフトします REF_JITTER1 REF_JITTER2 属性タイプ許容値デフォルト説明 実数 ~ この属性は シミュレーションで使用することを目的としています シミュレーションは 最大許容値に対してチェックを行います 値がわかる場合は 入力クロック上のジッター期待値を単位間隔 (UI) ( 最大 Peak to Peak 値 ) で指定する必要があります CLKIN1_PERIOD 実数 ~ PLL の CLKIN1 入力への入力周期を ns で指定します ps 単位まで細かく指定可能です この値は必須であり 必ず指定する必要があります CLKIN2_PERIOD 実数 ~ PLL の CLKIN2 入力への入力周期を ns で指定します ps 単位まで細かく指定可能です この値は必須であり 必ず指定する必要があります STARTUP_WAIT ブール型 FALSE TRUE FALSE PLL がロック状態になるまでコンフィギュレーションスタートアップサイクル間待機します 注記 : 1. COMPENSATION 属性の値は 現在の補正方法を表示する目的でのみ使用されます 補正方法は実際の回路トポロジに最適なものが ISE または Vivado デザインツールによって自動的に選択されます したがって COMPENSATION 属性の値は手動で設定せず デフォルトのままとしてください 88 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

89 一般的な使用法について MMCM のクロック入力信号 MMCM で利用可能なクロックソースは次のとおりです IBUFG - クロック兼用入力バッファーです MMCM は このパスの遅延を補正します IBUFG は同じ領域内の CCIO ピンを表します BUFGCTRL または BUFG - 内部グローバルクロックバッファーです MMCM はこのパスの遅延を補正しません IBUF - 通常の入力バッファーです この入力バッファーは汎用配線を使用する可能性があるため推奨しません IBUF クロック入力は MMCM/PLL に接続する前に BUFG に配線する必要があります MMCM/PLL はこのパスの遅延を補正しません BUFR - リージョナルクロック入力バッファーです MMCM/PLL はこのパスの遅延を補正しません GT - ギガビットトランシーバーは MMCM に直接接続できます カウンター制御 MMCM/PLL の出力カウンターは DIVIDE DUTY_CYCLE PHASE の組み合わせによって広範囲な合成クロックを生成します 図 3-8 に カウンター設定とその出力の関係を示します 一番上の波形は VCO の出力を表しています X-Ref Target - Figure 3-8 Counter Clock Input (VCO) DIVIDE = 2 DUTY_CYCLE = 0.5 PHASE = 0 DIVIDE = 2 DUTY_CYCLE = 0.5 PHASE = 180 DIVIDE = 2 DUTY_CYCLE = 0.75 PHASE = 180 DIVIDE = 1 DUTY_CYCLE = 0.5 PHASE = 0 DIVIDE = 1 DUTY_CYCLE = 0.5 PHASE = 360 DIVIDE = 3 DUTY_CYCLE = 0.33 PHASE = 0 DIVIDE = 3 DUTY_CYCLE = 0.5 PHASE = 0 UG472_c2_08_ 図 3-8 : 出力カウンターのクロック合成の例 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 89

90 第 3 章 : クロックマネージメントタイル VCO と出力カウンターの波形についての詳細 図 3-9 に 8 つの VCO 位相出力と 4 つのそれぞれ異なるカウンター出力を示します 各 VCO 位相は 適切なスタートアップシーケンスで示されています 位相関係およびスタートアップシーケンスは 適切な位相が維持されるよう保証されています つまり 0 位相の立ち上がりエッジは 45 位相の立ち上がりエッジよりも前にあることになります O0 カウンターは 基準クロックとして 位相タップが 0 の単純な 2 分周を実行するようプログラムされています O1 カウンター単純な 2 分周を実行するようプログラムされていますが VCO からの 180 の位相タップを使用します このカウンター設定を使用すると 基準クロックのエッジに揃えられてデータが送信される DDR インターフェイス用のクロックが生成できます O2 カウンターは 3 分周するようプログラムされています O3 の出力は O2 の出力と同じようにプログラムされていますが 位相が 1 サイクル遅れている点が異なります VCO の 1 周期を超える位相シフトが可能です MMCM/PLL が特定の位相関係を実現するよう設定されているときに入力周波数が変化すると この位相関係も変化します これは VCO の周波数が変わるためにピコ秒単位の絶対位相も変化するためです MMCM/PLL を使用した設計を行う際は この点を考慮する必要があります いくつかのクロック (CLK や CLK90 など ) に対する特定の位相関係の維持が重要となるデザインでは 入力クロック周波数にかかわらず この関係は保持されます X-Ref Target - Figure VCO 8 Phases Counter Outputs 315 O0 O1 O2 O3 One Cycle Delay ug472_02_09_ 図 3-9 : VCO の位相の選択 すべての O カウンターはどれも同じ機能を持つため O0 でできることは O1 でも可能です ただし 7 シリーズデバイスでは O0 カウンターのみ分数分周モードで使用できる機能が追加されています このため MMCM/PLL の出力をグローバルクロックネットワークに接続すると出力を柔軟に使用できるようになります 通常 このレベルの詳細設定は MMCM/PLL 属性およびクロッキングウィザードでの入力に従ってソフトウェアツールやクロッキングウィザードで適切に指定されるため 設計者が意識することはありません 90 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

91 基準クロックの切り替え 基準クロックの切り替え MMCM と PLL の基準クロックは CLKINSEL ピンを使用して動作中に切り替えることができます 切り替えは非同期です クロックが切り替わると MMCM/PLL は LOCKED 状態が解除されると考えられますが 新しいクロックに自動的にロックします したがって クロックが切り替わると MMCM/PLL はリセット状態にする必要があります 図 3-10 に マルチプレクサーを使用した MMCM/PLL のクロック切り替えを示します CLKINSEL 信号は マルチプレクサーを直接制御します 同期化ロジックはありません X-Ref Target - Figure 3-10 CLKINSEL BUFG IBUFG (CC) BUFR GT BUFH Local Rounting (not recommended) BUFG IBUFG (CC) BUFR GT BUFH Local Rounting (not recommended) CLKIN1 CLKIN2 MMCM/PLL CLKIN UG472_c2_10_ 図 3-10 : 入力クロックの切り替え 入力クロックまたはフィードバッククロックの欠如 入力クロックまたはフィードバッククロックが失われた場合は CLKINSTOPPED または CLKFBSTOPPED ステータス信号がアサートされます LOCKED 信号は MMCM によってディアサートされます クロックが戻ってくると CLKINSTOPPED 信号がディアサートされて RESET が適用されます MMCM と PLL の使用モデル このセクションの例は MMCM ですが PLL にも適用できます MMCM および PLL にはいくつかの設計方法があります ISE または Vivado デザインツールのクロッキングウィザードを使用すると MMCM および PLL の各種パラメーターが簡単に生成できます また MMCM をコンポーネントとして手動でインスタンシエートすることもできます MMCM は IP コアとのマージも可能で その場合 MMCM は IP コアに含まれ IP コアによって管理されます クロックネットワークのスキュー調整 MMCM の使用法として最も一般的なのが クロックネットワークのスキュー調整です 図 3-11 および図 3-12 に このモードの MMCM を示します CLKOUT カウンターのいずれか 1 つからのクロック出力を用いて ファブリックや I/O 内のロジックを駆動します フィードバックカウンターは 入力クロックと出力クロック間の正確な位相関係 (90 位相シフトさせるなど ) を制御するために使用されます 入力クロックと出力クロック間の位相調整が必要な場合における関連クロックの波形を図の右側に示します 図 3-11 に示すコンフィギュレーションが最も柔軟性のあるものですが 2 つのグローバルクロックネットワークが必要となります 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 91

92 第 3 章 : クロックマネージメントタイル X-Ref Target - Figure 3-11 IBUFG BUFG CLKIN1 CLKOUT0 3 CLKFBIN CLKOUT0B RST MMCM CLKOUT1 CLKOUT1B CLKOUT2 CLKOUT2B CLKOUT3 CLKOUT3B CLKOUT4 CLKOUT5 BUFG CLKOUT6 6 CLKFBOUT CLKFBOUTB LOCKED To Logic UG472_c2_11_ 図 3-11 : 2 つの BUFG を使用したグローバルクロックネットワークのスキュー調整 X-Ref Target - Figure 3-12 IBUFG BUFH CLKIN1 CLKOUT0 3 CLKFBIN CLKOUT0B RST MMCM CLKOUT1 CLKOUT1B CLKOUT2 CLKOUT2B CLKOUT3 CLKOUT3B CLKOUT4 CLKOUT5 BUFH CLKOUT6 6 CLKFBOUT CLKFBOUTB LOCKED To Logic UG472_c2_17_ 図 3-12 : 2 つの BUFH を使用した水平クロックネットワークのスキュー調整 92 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

93 MMCM と PLL の使用モデル フィードバックのインプリメントにはいくつかの制約があります CLKFBOUT 出力は フィードバッククロック信号としても使用できます MMCM が BUFG および BUFH の両方を駆動している場合 フィードバックパスでも使用されるこれらのクロックバッファーのうちの 1 つしかスキュー調整されません 基本的な制約として 2 つの PFD に対する入力の周波数は同一でなければなりません したがって 次の関係を満たす必要があります f IN f = f VCO D FB = M 式 3-11 たとえば ƒ IN = 166MHz D=1 M=6 および O=2 の場合 VCO = 996MHz でクロック出力周波数は 498MHz となります フィードバックパスの M 値は 6 であるため PFD での 2 つの入力周波数は 166MHz です もう少し複雑な例として 入力周波数が 66.66MHz で D = 2 M = 30 O = 4 の場合を考えてみます この場合 VCO の周波数は 1000MHz で CLKOUT 出力の周波数は 250MHz となります したがって PFD のフィードバック周波数は 1000/30 または 33.33MHz で PFD の入力周波数 66.66MHz/2 に一致します 内部フィードバックを使用した MMCM MMCM を合成回路またはジッターフィルターとして使用し かつ MMCM の入力クロックと出力クロック間に特別な位相関係が必要ない場合は MMCM 内部でフィードバックさせることができます この場合 フィードバッククロックはコア電源から電力供給を受けているブロックを通過しないため この電源のノイズの影響を受けることがなく MMCM のパフォーマンスが向上します 当然のことながら CLKIN 信号および BUFG のノイズはあります ( 図 3-13 参照 ) X-Ref Target - Figure 3-13 IBUFG BUFG CLKIN1 CLKFBIN RST MMCM CLKOUT0 CLKOUT0B CLKOUT1 CLKOUT1B CLKOUT2 CLKOUT2B CLKOUT3 CLKOUT3B CLKOUT4 CLKOUT5 CLKOUT6 CLKFBOUT CLKFBOUTB LOCKED To Logic UG472_c2_12_ 図 3-13 : 内部フィードバックを使用した MMCM 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 93

94 第 3 章 : クロックマネージメントタイル ゼロ遅延バッファー MMCM を使用することで ゼロ遅延バッファークロックを生成することもできます ゼロ遅延バッファーは 1 つのクロック信号が 複数のデスティネーションに低スキューで接続されているアプリケーションで有用です このコンフィギュレーションを図 3-14 に示します ここでは チップ外からフィードバック信号が入力され ボードトレースフィードバックが外部コンポーネントへのトレースと一致するよう設計されています このコンフィギュレーションでは クロックエッジは FPGA の入力および外部コンポーネントの入力で揃うことを想定しています CLKIN と CLKFBIN の入力クロックバッファーは同じバンクに存在しなければなりません X-Ref Target - Figure 3-14 IBUFG BUFG OBUF Inside FPGA CLKIN1 CLKOUT0 CLKOUT0B CLKOUT1 CLKFBIN CLKOUT1B RST CLKOUT2 CLKOUT2B To External Components CLKOUT3 BUFG CLKOUT3B CLKOUT4 CLKOUT5 CLKOUT6 CLKFBOUT CLKFBOUTB MMCM LOCKED ug472_c2_13_ 図 3-14 : ゼロ遅延バッファー 外部コンポーネントの入力容量と FPGA のフィードバックパスの容量間に負荷の差異があるため 場合によっては 正確な位相調整ができないことがあります たとえば 外部コンポーネントの入力容量値は 1pF ~ 4pF の範囲ですが FPGA の場合は約 8pF です 信号の傾きの差 基本的にはスキューが発生します タイミングを満たすにはこの影響を考慮する必要があります 2 つの CMT の接続 MMCM および PLL は CMT バックボーン経由で CLKOUT0 から CLKOUT3 を使用してカスケード接続でき より広範囲のクロック周波数を生成可能です CMT バックボーンを使用する場合 バッファーは不要です ( 図 3-15 および図 3-16 参照 ) バックボーンでの遅延は補正されないため 2 つの MMCM の出力クロック間には位相オフセットがあります ただし 生成できる周波数範囲には制限があります 2 つの MMCM ( 図 3-15 および図 3-16 参照 ) の入力周波数およびカウンター設定と最終的な出力周波数の間には 式 3-12 に示す関係があります 入力クロックと 2 つ目の MMCM の出力クロックの位相関係は未定義です バックボーン接続は遅延が補正されないため 2 つの MMCM 間には位相オフセットが追加されます 2 つの MMCM をカスケード接続するには 1 つ目の MMCM の出力を 2 つ目の MMCM の CLKIN ピンに接続します このように接続すると デバイスのジッターを最小限に抑えることができます 反転 94 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

95 MMCM と PLL の使用モデル CLKOUTxB 出力を使用したカスケード接続はできません M f OUTMMCM2 f MMCM2 M = OUTMMCM = f MMCM1 IN D MMCM2 O MMCM2 D MMCM1 O MMCM1 M MMCM2 D MMCM2 O MMCM2 式 3-12 X-Ref Target - Figure 3-15 IBUFG BUFG CLKIN1 CLKFBIN RST CLKOUT0 CLKOUT0B CLKOUT1 BUFG To Logic CLKIN1 CLKFBIN RST CLKOUT0 CLKOUT0B CLKOUT1 To Logic CLKOUT1B CLKOUT1B CLKOUT2 CLKOUT2 CLKOUT2B CLKOUT2B CLKOUT3 CLKOUT3 CLKOUT3B CLKOUT3B CLKOUT4 CLKOUT4 CLKOUT5 CLKOUT5 CLKOUT6 CLKOUT6 CLKFBOUT CLKFBOUT MMCM CLKFBOUTB LOCKED MMCM CLKFBOUTB LOCKED ug472_c2_14_ 図 3-15 : クロックエッジを揃えずにカスケード接続した 2 つの MMCM X-Ref Target - Figure 3-16 IBUFG Uncompensated Delay BUFG CLKIN1 CLKFBIN RST CLKOUT0 CLKOUT0B CLKOUT1 BUFG To Logic CLKIN1 CLKFBIN RST CLKOUT0 CLKOUT0B CLKOUT1 To Logic CLKOUT1B CLKOUT1B CLKOUT2 CLKOUT2 CLKOUT2B CLKOUT2B CLKOUT3 CLKOUT3 CLKOUT3B CLKOUT3B CLKOUT4 CLKOUT4 CLKOUT5 CLKOUT6 BUFG CLKOUT5 CLKOUT6 CLKFBOUT To Logic CLKFBOUT MMCM CLKFBOUTB LOCKED MMCM CLKFBOUTB LOCKED ug472_c2_15_ 図 3-16 : 可能な限りクロックエッジを揃えてカスケード接続した 2 つの MMCM 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 95

96 第 3 章 : クロックマネージメントタイル スペクトラム拡散クロック生成 スペクトラム拡散クロック生成 (SSCG) は エレクトロニクスデバイスで生成される EMI のスペクトル密度を低減するためその製造者の間で広く使用されています EMI 放出レベルが近接するほかの電子デバイスの動作に影響を与えるレベルにならないようにしなければなりません たとえば 電話がビデオディスプレイの隣にあっても通話の質が落ちるようなことがあってはなりません 同様に ディスプレイも電話使用中に影響を受けることがないようにします 電磁適合性 (EMC) に関する規制は こうした電磁妨害を引き起こすノイズや EMI を抑制するためのものです EMC 要件に適合させるための一般的手段としては 高額なシールド フェライトビーズ チョークなどを追加する方法があります こうした方法は PCB の配線を複雑にしたり 製品開発サイクルが長くなるなどして 最終製品のコストに影響する可能性があります SSCG は 電磁エネルギーを幅広い周波数帯域に拡散させ 狭い周波数の幅の中で計測された電磁界強度を効果的に抑制します ある周波数でのピーク電磁エネルギーは SSCG 出力をモジュール化することで低減されます SS_EN が TRUE に設定されている場合 MMCME2 は固定周波数のオシレーターからスペクトラム拡散クロックを生成できます ( 図 3-17 参照 ) MMCME2 内では VCO 周波数は CLKFBOUT および CLKOUT[6:4,1,0] と共に変調されます クロック出力 CLKOUT[3:2] は変調周期の制御に使用されますが 一般的な使用では利用できません クロック周波数が低速で調整される限り MMCME2 の周期ジッターがスペクトラム拡散の影響を受けることはありません X-Ref Target - Figure 3-17 Modulation Period Frequency F IN Frequency Deviation Time UG472_c3_01_ 図 3-17 : センター拡散変調 変調周期 SS_MOD_PERIOD を調整することで FPGA 設計者は ソフトウェアツールが MMCME2 の設定に基づき最も近い変調周期を選択するように指定できます 変調周波数が 30kHz の可聴周波数帯域よりも高い間は スペクトラム拡散変調によって EMI が低減されます 一般に 設計者は スペクトラム拡散の影響を最小限に抑えるためにより低い変調周波数を使用します 周波数偏差を SS_MODE (CENTER_HIGH または DOWN_HIGH) で大きくすると 相対的な EMI が削減されますが 周波数帯域が広くなったことによってシステム全体の動作へ影響が及ばないように注意が必要です ( 図 3-18 参照 ) スペクトラム拡散クロックおよび入力クロックは異なる周波数で動作しているため クロックドメイン間におけるデータ転送でデータが失われないように非同期 FIFO を使用する必要があります 周波数偏差を大きくすると より大きな FIFO が必要となります 96 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

97 MMCM と PLL の使用モデル X-Ref Target - Figure 3-18 Frequency F IN CENTER_HIGH CENTER_LOW Time UG472_c3_02_ 図 3-18 : センター拡散変調 (CENTER_LOW および CENTER_HIGH) デザインにおける別のトレードオフとして センター拡散またはダウン拡散のいずれを使用するかを決定することが考えられます SS_MODE (DOWN_HIGH DOWN_LOW) を選択すると 図 3-19 に示すように低い周波数への広がりが可能です OWN_HIGH は CENTER_LOW と類似した周波数偏差となります X-Ref Target - Figure 3-19 Frequency F IN DOWN_LOW DOWN_HIGH Time UG472_c3_03_ 図 3-19 : ダウン拡散変調 ダウン拡散を使用する場合 スペクトラム拡散によるタイミング解析への影響を考慮しなければならないことが多くあります スペクトラム拡散クロックを使用するデザインは 周波数偏差内で最も高い周波数でタイミングを満たす必要があります したがって SS_MODE (CENTER_LOW) の 100MHz クロックによって 3% (±1.5%) のセンター拡散が生じるときは 3% センター拡散の 100MHz クロックは 101.5MHz クロックとしてタイミング解析でエラーが発生しないようにします しかし SS_MODE (DOWN_HIGH) によって 3% のダウン拡散が生じる場合 入力周波数は周波数偏差内で最も高い周波数となります 結果 3% のダウン拡散の 100MHz クロックについては ダウン拡散クロックはタイミング解析では 100MHz クロックとして継続的に解析されます 周波数帯域を拡散内で実現させるタイミング制約の調整例として 周波数帯域を拡大させた分を加味するように入力周波数を手動で調整できます ( 表 3-9 参照 ) 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 97

98 第 3 章 : クロックマネージメントタイル 表 3-9 : 入力周波数を用いたスペクトラム拡散タイミングの手動による調整 パラメーター 入力周波数 (MHz) M 入力周波数の調整 (FIN_SS) 25 < F IN < 35 M = 28 FIN_SS = F IN x 56/55 M = 21 FIN_SS = F IN x 42/41 35 < F IN < 50 M = 22 FIN_SS = FIN x 44/43 SS_MODE(CENTER_HIGH) 50 < F IN < 75 M = 28 FIN_SS = F IN x 56/55 75 < F IN < 150 M = 21 FIN_SS = F IN x 42/41 M = 22 FIN_SS = F IN x 44/43 25 < F IN < 35 M = 56 FIN_SS = F IN x 112/111 M = 42 FIN_SS = F IN x 84/83 35 < F IN < 50 M = 44 FIN_SS = F IN x 88/87 SS_MODE (CENTER_LOW) 50 < F IN < 75 M = 56 FIN_SS = F IN x 112/ < F IN < 150 M = 42 FIN_SS = F IN x 84/83 M = 44 FIN_SS = F IN x 88/87 25 < F IN < 35 M = 28 FIN_SS = F IN SS_MODE (DOWN_HIGH) 35 < F IN < 50 M = FIN_SS = F IN 50 < F IN < 75 M = 28 FIN_SS = F IN 75 < F IN < 100 M = FIN_SS = F IN 100 < F IN < 150 M = FIN_SS = F IN 25 < F IN < 35 M = 56 FIN_SS = F IN SS_MODE (DOWN_LOW) 35 < F IN < 50 M = FIN_SS = F IN 50 < F IN < 75 M = 56 FIN_SS = F IN 75 < F IN < 100 M = FIN_SS = F IN 100 < F IN < 150 M = FIN_SS = F IN 入力クロックが 25MHz の場合 新しいタイミング制約は次のとおりです SS_MODE(CENTER_HIGH) = 25 x 56/55 = 25.45MHz SS_MODE (CENTER_LOW) = 25 x 112/111 = 25.23MHz SS_MODE (DOWN_HIGH) = 25MHz SS_MODE (DOWN_LOW) = 25MHz 入力クロックが 80MHz の場合 新しいタイミング制約は次のとおりです SS_MODE(CENTER_HIGH) = 80 x 44/43 = 81.86MHz SS_MODE (CENTER_LOW) = 80 x 88/87 = 80.92MHz SS_MODE (DOWN_HIGH) = 80MHz SS_MODE (DOWN_LOW) = 80MHz ダウン拡散使用時の平均出力周波数は入力周波数よりも低いため 入力クロックドメインおよび出力クロックドメイン間でのデータ転送には非同期 FIFO を使用する必要があります MMCME2 内 98 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

99 MMCM と PLL の使用モデル のロジックは 与えられた入力周波数および SS_MOD_PERIOD に基づいてスペクトラム拡散変調を制御します 表 3-10 に示す制約は スペクトラム拡散の生成時に適用されます 表 3-10 : MMCME2 のスペクトラム拡散の生成における制約 パラメーター F MODULATION 最小 25 [khz] 最大 値 250 [khz] 入力クロック周波数最小 25 [MHz] SS_MODE(CENTER_HIGH) 最大 25MHz < F IN < 35MHz 150 [MHz] M = 28 D = 1 SS_MODE (CENTER_LOW) SS_MODE (DOWN_HIGH) 35MHz < F IN < 50MHz 50MHz < F IN < 75MHz 75MHz < F IN < 100MHz 100MHz < F IN < 150MHz 25MHz < F IN < 35MHz 35MHz < F IN < 50MHz 50MHz < F IN < 75MHz 75MHz < F IN < 100MHz 100MHz < F IN < 150MHz 25MHz < F IN < 35MHz 35MHz < F IN < 50MHz 50MHz < F IN < 75MHz 75MHz < F IN < 100MHz 100MHz < F IN < 150MHz M = D = 1 M = 28 D = 2 M = D = 2 M = D = 3 M = 56 D = 2 M = D = 2 M = 56 D = 4 M = D = 4 M = D = 6 M = 28 D = 1 M = D = 1 M = 28 D = 2 M = D = 2 M = D = 3 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 99

100 第 3 章 : クロックマネージメントタイル 表 3-10 : MMCME2 のスペクトラム拡散の生成における制約 ( 続き ) パラメーター SS_MODE (DOWN_LOW) CLKOUT[3:2]_DIVIDE 値 25MHz < F IN < 35MHz 35MHz < F IN < 50MHz 50MHz < F IN < 75MHz 75MHz < F IN < 100MHz 100MHz < F IN < 150MHz N/A M = 56 D = 2 M = D = 2 M = 56 D = 4 M = D = 4 M = D = 6 CLKOUT[6:4,1,0]_DIVIDE 1 ~ 128 帯域幅 低 スペクトラム拡散の生成時 VCO 周波数は入力周波数および SS_MODE に基づきクロッキングウィザードで設定されます したがって クロッキングウィザードでは CLKOUT[6:4,1,0] の出力周波数を設定することが推奨されます さらに VCO 周波数および SS_MOD_PERIOD に基づいて 変調周波数が SS_MOD_PERIOD の 10% 内となるように正しい変調の値もクロッキングウィザードで決定します 変調周波数は VCO 周波数によって異なるため コンパイルに応じて入力周波数が変わるたびに変調周波数を調整します 100 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

101 MMCM と PLL の使用モデル MMCM のアプリケーション例 次のように MMCM の属性を設定すると さまざまな合成クロックが生成されます CLKOUT0_PHASE = 0; CLKOUT0_DUTY_CYCLE = 0.5; CLKOUT0_DIVIDE = 2; CLKOUT1_PHASE = 90; CLKOUT1_DUTY_CYCLE = 0.5; CLKOUT1_DIVIDE = 2; CLKOUT2_PHASE = 0; CLKOUT2_DUTY_CYCLE = 0.25; CLKOUT2_DIVIDE = 4; CLKOUT3_PHASE = 90; CLKOUT3_DUTY_CYCLE = 0.5; CLKOUT3_DIVIDE = 8; CLKOUT4_PHASE = 0; CLKOUT4_DUTY_CYCLE = 0.5; CLKOUT4_DIVIDE = 8; CLKOUT5_PHASE = 135; CLKOUT5_DUTY_CYCLE = 0.5; CLKOUT5_DIVIDE = 8; CLKFBOUT_PHASE = 0; CLKFBOUT_MULT_F = 8; DIVCLK_DIVIDE = 1; CLKIN1_PERIOD = 10.0; 図 3-20 に 波形を示します X-Ref Target - Figure 3-20 REFCLK VCOCLK CLKOUT0 CLKOUT1 CLKOUT2 CLKOUT3 CLKOUT4 CLKOUT5 UG472_c2_16_ 図 3-20 : 波形の例 ダイナミックリコンフィギュレーションポート DRP の使用については アプリケーションノート MMCM および PLL のダイナミックリコンフィギュレーション (XAPP888) および関連するリファレンスデザインを参照してください 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 101

102 第 3 章 : クロックマネージメントタイル VHDL/Verilog テンプレート およびクロッキングウィザード すべてのクロックリソースプリミティブの VHDL/Verilog コードと ISE または Vivado デザインツールの言語テンプレートは ライブラリガイド から入手できます クロッキングウィザードを使用すると 7 シリーズの MMCM および PLL リソースを適切に設定できます また クロッキングウィザードではジッターがレポートされ 位相や周波数合成もサポートされます 102 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

103 付録 A 複数の領域におけるクロッキング はじめに 7 シリーズ FPGA における複数のクロック領域にまたがるクロッキングおよび I/O インターコネクトロジックは 従来のザイリンクス FPGA ファミリとは異なります 1 つのクロック領域にある I/ O とロジックリソースの数が増加したため 複数のクロック領域に渡るクロック信号の必要性は減りましたが このような広範な I/O インターフェイスでは複数のクロック領域に渡るインターコネクトや I/O ロジックを駆動する必要があります 7 シリーズ FPGA の BUFMR/BUFMRCE プリミティブでは CC 入力ピンが同じ領域とその上下領域にある BUFIO や BUFR を駆動できます この章では 複数のクロック領域にまたがるクロック信号を駆動する BUFIO および BUFR クロックバッファーの使用について説明します すべての 7 シリーズ FPGA はクロック領域と呼ばれるエリアに区分されています 1 クロック領域の幅は デバイスの中央にあるグローバルクロッキングカラムからデバイスの左端または右端までとなり 高さは 50 個分です ( 図 A-1 参照 ) X-Ref Target - Figure A-1 I/O Column CMT Column Global Clock Column 7 Series FPGAs Architecture 7 Series FPGAs Clock Region 図 A-1 : 7 シリーズクロッキングアーキテクチャの例 ug472_aa_01_ 各クロック領域にはそれぞれのリソースがあります 水平方向のクロック列 ( 図 A-2 参照 ) は クロック領域の中央に位置しており 上下それぞれに が 25 個あります 各クロック領域の I/O 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 103

104 付録 A : 複数の領域におけるクロッキング カラムの高さは I/O 50 個分で 1 個の I/O バンクと同じです 各クロック領域の I/O バンクには 4 つのクロック兼用入力 (CCIO) ピンがあります ( 水平クロック列の上と下に 2 つずつ ) X-Ref Target - Figure A-2 PLL CCIO Horizontal Clock Row CCIO MMCM CMT Column I/O Column ug472_aa_02_ 図 A-2 : クロック領域のリソース 複数の領域に広がるクロッキング 1 つのクロック領域にある I/O とロジックリソースの数が増加したため 複数のクロック領域に渡るクロック信号の必要性は減りましたが デザインによっては複数のクロック領域にまたがる 1 つの入力ソースから同じクロック信号を駆動する大規模な I/O インターフェイスが必要です その他のプリミティブを使用せずに CCIO ピンを介してデバイスへ入るクロック信号は 同じ領域の BUFR/BUFIO しか駆動できません 複数のクロック領域にあるインターコネクトロジック ( 例 : スライスフリップフロップ ブロック RAM DSP スライス ) および I/O ロジック ( 例 : ISERDES OSERDES ILOGIC OLOGIC IDELAY ODELAY) へクロックを供給するための入力クロック信号が必要になるデザインもあります これには BUFMR プリミティブを使用する必要があります BUFMR プリミティブ BUFMR プリミティブは クロック信号がデバイスに入る上下領域の BUFR および BUFIO へアクセスできるようにするマルチリージョナルクロックバッファーです ( 図 A-3 参照 ) 各クロック領域には 2 つの BUFMR があります BUFMR は CMT カラムにある専用の低スキュークロックリソースを駆動し クロック信号を複数の領域へ駆動する場合のスキューを最小限に抑えます 104 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

105 使用モデル X-Ref Target - Figure A-3 Dedicated Routing PLL SRCC MRCC Horizontal Clock Row BUFMR Serial Transceiver Clocks MRCC SRCC MMCM CMT Column I/O Column ug472_aa_03_ 図 A-3 : BUFMR プリミティブ すべての BUFMR は 同一領域とその上下領域の BUFR および BUFIO を駆動できます BUFMR は 同一クロック領域の CCIO またはギガビットトランシーバー (GT) 出力で駆動されます これにより CCIO および GT 出力クロックは同じ回路トポロジを使用して複数の領域に広がることができるようになります 各クロック領域にある 4 つの CCIO のうち 2 つが BUFMR を駆動できます これらのピン名には MRCC が付き 複数の領域へアクセス可能であることを示しています BUFMR を駆動できない 2 つの CCIO は SRCC となっており 単一領域の CCIO であることを示しています すべての MRCC ピンには マスター (P 側 ) とスレーブ (N 側 ) があります MRCC ピンを使用して BUFMR を駆動する場合は マスター (P 側 ) のみ使用します マスター (P 側 ) の認識方法は ピン名に P があるかを確認します ( 例 :IO_LxxP_Tx_MRCC_xx) 7 シリーズ FPGA アーキテクチャには Virtex -6 FPGA が備えていた BUFR への GT 入力がありませんが BUFMR はクロック領域にある任意の GT クロック入力信号とできます BUFMR はクロック領域にある任意の GT クロック入力信号とできます これにより GT クロックは図 A-3 で示すような同じ回路トポロジを使用して複数の領域へ渡ることができます また BUFMR は スタックドシリコンインターコネクトテクノロジを使用してデバイスの SLR (Super-Logic Region) 境界を超えることはできません 使用モデル BUFMR を使用して複数の領域にあるロジックを駆動する場合は 複数の BUFR または BUFIO で駆動されているロジックを最大 3 つのサブセットにグループ化します Vivado デザインツールを使用して 個々の BUFR および BUFIO にロジックが割り当てられるようにデザインのフロアプランと制約を指定します わかり易く説明するために 次のクロッキング手法では MRCC を入力として使用していますが GT クロックも使用可能です これらの例では BUFR のビルトイン分周機能を使用した場合のトポロジを示しています BUFR は 1 ~ 8 までの整数値で分周できます 分周値は 設計中に BUFR_DIVIDE 属性で指定します さらに BUFR には分周機能をオフにして 出力クロックイ 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 105

106 付録 A : 複数の領域におけるクロッキング ネーブル (CE) および分周ロジックの非同期クリア (CLR) を無効にする BYPASS 設定があります BUFR の詳細は 第 2 章の BUFR プリミティブ を参照してください クロック領域を超えたクロックアライメント BUFR_DIVIDE = BYPASS または BUFR_DIVIDE = 1 属性を使用した場合の BUFR プリミティブの動作は同一ですが BUFR の遅延は BUFR_DIVIDE = BYPASS を使用した方が BUFR_DIVIDE = 1 の場合よりも小さくなります ただし BUFR_DIVIDE = とした場合の BUFR の遅延は BUFR_DIVIDE = 1 の場合と同じです したがって 分周機能付きの BUFR を使用する場合 クロック領域を超えて最良のクロックアライメントを行うには 分周しない BUFR の BUFR_DIVIDE 属性を BYPASS ではなく 1 に設定する必要があります 1 つのクロック領域に 1 つのバッファー 複数 BUFIO の駆動 3 つのクロック領域で I/O ロジックのみを駆動する場合は BUFMR が 3 つの BUFIO を駆動できます これは BUFR でも可能ですが BUFIO によるパフォーマンスが最良であり I/O カラム内の専用クロックネットを駆動します 3 つの BUFIO によって I/O ロジックを 3 つのサブセットにグループ化 各サブセットはそれぞれの BUFIO でクロック供給されます ( 図 A-4 参照 ) X-Ref Target - Figure A-4 Clock Region Boundary BUFIO I/O Logic MRCC I/O Logic BUFMR BUFIO Clock Region Boundary I/O Logic BUFIO ug472_aa_04_ 図 A-4 : 複数 BUFIO の駆動 106 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

107 使用モデル 複数 BUFR の駆動 3 つのクロック領域において 1 つのクロックソースから同じクロックレートでインターコネクトロジックおよび I/O ロジックを駆動する場合は BUFMRCE ( クロックイネーブル付きのマルチリージョナルクロックバッファー ) プリミティブを使用します BUFMRCE の詳細は 第 2 章の BUFMR プリミティブ を参照してください BUFMRCE は 3 つの BUFR を駆動し その先にあるインターコネクトロジックおよび I/O ロジックの両方を駆動できます ( 図 A-5 参照 ) 3 つの BUFR によってクロック供給されているロジックは 3 つのサブセットにグループ化され 各サブセットはそれぞれの BUFR で駆動されます X-Ref Target - Figure A-5 Software Automatically Places BUFR Interconnect Logic and I/O Logic Clock Region Boundary MRCC BUFMRCE BUFR Interconnect Logic and I/O Logic RST BUFR Alignment Circuit Clock Region Boundary BUFR Interconnect Logic and I/O Logic ug472_aa_05_ 図 A-5 : 複数 BUFR の駆動 BUFR の分周値が指定されている場合 BUFMRCE が無効の間はすべての BUFR インスタンスをリセットする必要があります 詳細は BUFR アライメント を参照してください 図 A-4 および図 A-5 で説明した使用モデルでは 配置ツールによってバッファーが自動的に適切な場所に配置されています 1 つのクロック領域に複数のバッファー 複数 BUFR ( 分周あり ) および複数 BUFIO の駆動 ISERDES/OSERDES の CLK および CLKDIV ピンを駆動する場合は 分周機能が有効に設定されている BUFR と併用して BUFIO を使用します BUFIO は ISERDES/OSERDES の CLK ポートへクリーンな低スキュークロックを駆動し BUFR は低速な CLKDIV 入力を駆動します 図 A-6 の例で 250MHz の入力クロックが MRCC ピンを介して FPGA に供給された場合 BUFIO はフルレートの 250MHz で CLK 入力を駆動し BUFR_DIVIDE=2 に設定された BUFR は半分のレートの 125MHz で CLKDIV 入力を駆動します このように複数のバッファーを駆動する場合は LOC 制約を適用してバッファーを手動で配置します バッファーで駆動されているロジックは 適切な位置に自動的に配置されます 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 107

108 付録 A : 複数の領域におけるクロッキング X-Ref Target - Figure A-6 ISERDES/OSERDES CLKDIV BUFR Clock Region Boundary MRCC BUFMRCE BUFIO BUFR BUFIO CLK ISERDES/OSERDES CLKDIV CLK RST Clock Region Boundary BUFR Alignment Circuit BUFR BUFIO ISERDES/OSERDES CLKDIV CLK ug472_aa_06_ 図 A-6 : 複数 BUFR ( 分周あり ) および複数 BUFIO の駆動 108 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

109 使用モデル 複数 BUFR の駆動 ( 分周あり / 分周なし ) 図 A-6 と同様の例で BUFIO が使用できない ( ほかの目的に使用されている ) 場合 ISERDES/ OSERDES の CLK 入力は BUFR で駆動可能です ( 図 A-7 参照 ) BUFMR が 4 つ以上の BUFR を駆動する場合は LOC 制約を適用して BUFR を手動で配置します BUFR で駆動されるロジックは 適切な位置に自動的に配置されます X-Ref Target - Figure A-7 ISERDES/OSERDES CLKDIV BUFR Clock Region Boundary MRCC BUFMRCE BUFR BUFR BUFR CLK ISERDES/OSERDES CLKDIV CLK RST Clock Region Boundary BUFR Alignment Circuit BUFR BUFR ISERDES/OSERDES CLKDIV CLK ug472_aa_07_ 図 A-7 : 複数 BUFR の駆動 ( 分周あり / 分周なし ) 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 109

110 付録 A : 複数の領域におけるクロッキング BUFR アライメント BUFR のビルトイン分周機能 ( 図 A-6 および図 A-7 参照 ) を使用している際に 複数のクロック領域にまたがる BUFR 分周カウンターを揃えるには クロックを BUFMR で停止し BUFR にリセット信号を適用する必要があります これには BUFMRCE プリミティブを使用して リセット中に BUFMR の出力を無効にする必要があります 隣接する領域にある複数の BUFR を揃えるには 次の手順に従ってください BUFMRCE の CE ポートへクロックイネーブル信号を接続する BUFMRCE の CE ピンを非アクティブ状態に保持し BUFMRCE の出力を無効にする BUFR の CLR ピンにリセット信号を適用し リセット信号をリリースして すべての BUFR をリセットする BUFR リセット /CLR 信号がリリースされた後 BUFMRCE を再度有効にする 回路の動作中 つまり BUFR のリセット /CLR 信号がディアサートされた後にクロックを停止する場合は CE ピンを使用して BUFMRCE を無効にします これによって クロック信号が復帰した場合に BUFR が引き続き確実に揃えられるようになります 110 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

111 付録 B クロック領域のクロックリソースおよび接続 この付録の図では さまざまなクロック領域におけるクロックリソースおよび接続を示します X-Ref Target - Figure B-1 Clock Backbone Fabric - Multiple Columns of /Block RAM/DSP 5x36K Block RAMs/ FIFOs 10x DSP48 Slices PLL I/O Bank Fabric - Multiple Columns of /Block RAM/DSP 5x36K Block RAMs/ FIFOs 10x DSP48 Slices GT Quad 25 s CLKA CLKB CLK SelectIO Logic SelectIO Logic SelectIO Logic 25 s CLKA CLKB CLK GTX/GTH RX/TXUSRCLKs RX/TXOUTCLKs 25 SelectIO Logic Resources IBUFDS O/ODIV2 BUFR BUFIO GTX/GTH CE SelectIO Logic BUFIO/BUFR Any I/O Clock CC RX/TXUSRCLKs RX/TXOUTCLKs IBUFDS O/ODIV2 Left Side Clock Connections BUFH or Horizontal Clocking Row BUFMR HROW GTX/GTH BUFG CE Any I/O Clock BUFIO/BUFR SelectIO Logic CC RX/TXUSRCLKs RX/TXOUTCLKs IBUFDS O/ODIV2 BUFR BUFIO 25 SelectIO Logic Resources GTX/GTH RX/TXUSRCLKs 25 s SelectIO Logic SelectIO Logic 25 s RX/TXOUTCLKs IBUFDS O/ODIV2 SelectIO Logic 5x36K Block RAMs/ FIFOs 10x DSP48 Slices MMCM 図 B-1 : Virtex-7 FPGA のクロック領域 ( 右側 ) 5x36K Block RAMs/ FIFOs 10x DSP48 Slices UG472_aB_01_ シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 111

112 付録 B : クロック領域のクロックリソースおよび接続 X-Ref Target - Figure B-2 25 s Fabric - Multiple Columns of /Block RAM/DSP CLKA CLK CLKB I/O Bank SelectIO Logic SelectIO Logic SelectIO Logic Clock Backbone 5x36K Block RAMs/ FIFOs 10x DSP48 Slices PLL/ PHASER 25 SelectIO Logic Resources CE BUFR BUFIO SelectIO Logic Left Side Clock Connections BUFH or Horizontal Clocking Row BUFIO/BUFR Any I/O Clock BUFMR CC BUFG Any I/O Clock BUFIO/BUFR CC CE SelectIO Logic BUFR BUFIO 5x36K Block RAMs/ FIFOs 10x DSP48 Slices MMCM 25 SelectIO Logic Resources 25 s SelectIO Logic SelectIO Logic SelectIO Logic UG472_aB_02_ 図 B-2 : Kintex-7 FPGA および Artix-7 XC7A15T XC7A35T XC7A50T XC7A75T XC7A100T のクロック領域 I/O バンクあり GT トランシーバーなし ( 右側 ) 112 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

113 X-Ref Target - Figure B-3 Fabric - Multiple Columns of /Block RAM/DSP CLKA CLK CLKB GT Quad GTX/GTP 25 s RX/TXUSRCLKs RX/TXOUTCLKs IBUFDS O/ODIV2 Clock Backbone CE 5x36K Block RAMs/ FIFOs 10x DSP48 Slices GTX/GTP RX/TXUSRCLKs RX/TXOUTCLKs Left Side Clock Connections BUFH or HROW IBUFDS O/ODIV2 GTX/GTP BUFG RX/TXUSRCLKs CE RX/TXOUTCLKs IBUFDS O/ODIV2 5x36K Block RAMs/ FIFOs 10x DSP48 Slices GTX/GTP RX/TXUSRCLKs 25 s RX/TXOUTCLKs IBUFDS O/ODIV2 UG472_aB_03_ 図 B-3 : Kintex-7 および Artix-7 XC7A15T XC7A35T XC7A50T XC7A75T XC7A100T FPGA のクロック領域 GT トランシーバーあり I/O バンクなし ( 右側 ) 7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com 113

114 付録 B : クロック領域のクロックリソースおよび接続 X-Ref Target - Figure B-4 GT Quad Fabric - Multiple Columns of /Block RAM/DSP I/O Bank Clock Backbone GTP RX/TXUSRCLKs RX/TXOUTCLKs 25 s CLKA CLKB CLK SelectIO Logic SelectIO Logic SelectIO Logic IBUFDS O/ODIV2 Left Side Clock Connections CE BUFH or GTP RX/TXUSRCLKs RX/TXOUTCLKs IBUFDS O/ODIV2 5x36K Block RAMs/ FIFOs HROW 10x DSP48 Slices PLL Horizontal Clocking Row 25 SelectIO Logic Resources BUFR SelectIO Logic BUFIO/BUFR Any I/O Clock BUFMR BUFIO CC BUFG CE RX/TXUSRCLKs RX/TXOUTCLKs IBUFDS O/ODIV2 GTP GTP RX/TXUSRCLKs 5x36K Block RAMs/ FIFOs 10x DSP48 Slices MMCM Any I/O Clock BUFIO/BUFR SelectIO Logic BUFR BUFIO CC 25 SelectIO Logic Resources RX/TXOUTCLKs IBUFDS O/ODIV2 25 s SelectIO Logic SelectIO Logic SelectIO Logic UG472_aB_04_ 図 B-4 : Artix-7 XC7A200T デバイスのクロック領域 GTP トランシーバーおよび I/O バンクあり ( 右側 ) 114 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド