1.0V ~ 5.5V, 1A 1ch DDR-SDRAM 向けターミネーション用リニア電源 概要 は JEDEC 準拠の DDR1/2/3-SDRAM に対応する ターミネーション レギュレータです N-MOSFET を内蔵しシンク / ソースで最大 1A まで供給できるリニア電源です 内部の OP-AMP を高速設計することで優れた過渡応答特性を実現しています 内部の N-MOSFET を駆動するため バイアス用電源に 3.3V もしくは 5.0V が必要です JEDEC で定められた電圧精度を保つために 独立した基準入力ピン (VDDQ) と独立したフィードバックピン (VTTS) を持っており 優れた出力電圧精度 ロードレギュレーションを実現しています 特長 ターミネーション用プシュプル電源内蔵 (VTT) イネイブル機能内蔵 低入力誤動作防止回路内蔵 (UVLO) 過熱保護回路内蔵 (TSD) Dual Channel 対応 (DDR1, DDR2, DDR3) PGOOD 機能内蔵 用途 DDR 1/2/3-SDRAM 用電源 重要特性 ターミネーション入力電圧範囲 : 1.0V~ 5.5V VCC 入力電圧範囲 : 2.7V~ 5.5V VDDQ 基準電圧範囲 : 1.0V~ 2.75V 出力電流 : 1.0A (Max) 出力電流 ( パルス ): 3.0A (Max) 上側 ON 抵抗 : 0.35Ω(Typ) 下側 ON 抵抗 : 0.35Ω(Typ) スタンバイ電流 : 0.5mA (Typ) 動作温度範囲 : -30 C~ +100 C パッケージ W(Typ) x D(Typ) x H(Max) SOP-J8 4.90mm x 6.00mm x 1.65mm 基本アプリケーション回路とブロック図 VCC VDDQ VTT_IN C 3 C 5 6 VCC 5 VDDQ 7 VTT_IN V CC V CC Reference Block UVLO SOFT TSD UVLO V CC TSD UVLO 8 VTT C 7 VTT Enable Thermal Protection TSD TSD UVLO 4 1 Delay Logic 3 VTTS PGOOD R 1 2 GND 製品構造 : シリコンモノリシック集積回路 耐放射線設計はしておりません. 1/16 TSZ22111 14 001
端子配置図 TOP VIEW PGOOD 1 8 GND 2 7 VTTS 3 6 4 5 VTT VTT_IN VCC VDDQ 端子説明 Pin No. Pin 名 Pin 機能 1 PGOOD PGOOD 出力端子 2 GND グラウンド端子 3 VTTS ターミネーション電圧検出端子 4 イネイブル入力端子 5 VDDQ 基準入力電圧端子 6 VCC 電源端子 7 VTT_IN ターミネーション用電源端子 8 VTT ターミネーション出力端子 各ブロック動作説明 1. VCC は IC の内部回路動作用に独立した電源入力ピンを持っています これは IC の AMP 回路の動作が目的であり 最大電流は 4mA(max) となります 電源電圧は 2.7V~5.5V を使用します VCC のピンには 1µF 程度のパスコンを付けることを推奨します 2. VDDQ VDDQ ピンは 出力電圧の基準入力ピンです IC 内部で 100KΩ 100KΩ の抵抗分割することで JEDEC で定められた DDR1/2/3-SDRAM の SPEC である V TT = 1/2V DDQ を実現できます は VDDQ ピンの入力ノイズに注意する必要があります VTT は VDDQ ピンの 1/2 の電圧を出力するため VDDQ ピンに入ったノイズも 1/2 して出力するからです IC 内部の分割抵抗に影響しない小さい抵抗値での RC フィルター (220Ω 2.2µF など ) を付けることでノイズを減らすことができます 3. VTT_IN VTT_IN は VTT 出力用の電源入力ピンです VTT_IN には 1.0~5.5V までの電圧を使用できますが IC のオン抵抗による電流制限 入出力電圧差による許容損失の変化に注意する必要があります 一般的には DDR1 VTT_IN = 2.5V DDR2 VTT_IN = 1.8V DDR3 VTT_IN = 1.5V を使用しています VTT_IN 入力電圧のインピーダンスが高いと 発振やリップルリジェクションの性能低下の原因となりますので 注意してください VTT_IN には許容特性変化の少ないコンデンサ 10µF 程度を推奨しますが 入力電源の特性 基板の配線インピーダンスに依存するため 十分な確認をお願いします 4. PGOOD PGOOD ピンは, パワーグッド出力端子です オープンドレイン構造になっているため 他電源に抵抗を介して Pull up します VTT 電圧が 1/2V DDQ -30mV 以上 1/2V DDQ +30mV 以下で High 電圧が出力されます 5. VTTS VTTS ピンは VTT 出力のロードレギュレーションを改善するために 独立したピンを設定しています VTT 出力の負荷への配線が長くなる場合 負荷側から VTTS を接線することでロードレギュレーションの改善ができます ただし High インピーダンス端子のため 他の基板パターンからの影響を受けやすいです 端子直に RC フィルタ ( 例 : R=200Ω C=1000pF) を挿入する事で安定した動作が可能です 6. VTT VTT ピンは DDR メモリーターミネーション出力で は シンク ソース ±1.0A の電流能力を持っています 出力電圧は VDDQ ピンの 1/2 をトラッキングします VTT 出力は ピンが Low レベル VCC の UVLO 過熱保護回路が動作すると OFF されます VTT 出力ピンにはコンデンサを必ず接続して下さい 出力コンデンサは ループゲインの位相補償と負荷急変時の出力電圧変動を低減する目的があります 容量が不十分な場合 発振を起こす可能性があります またコンデンサの ESR( 直列等価抵抗 ) が大きい場合には負荷急変時の出力電圧変動が増加します 10µF 程度のセラミックコンデンサを推奨しますが 温度 条件で変わります 十分ご確認の上 ご使用ください 7. ピンは 2.3V 以上でハイレベルとなり VTT が出力されます ピンが 0.8V 以下でローレベルとなり VTT が Hi-Z 状態となります 端子を周期的に ON/OFF する場合は突入電流が流れる可能性があります VTT_IN ラインの電圧 Drop に注意して下さい 2/16
絶対最大定格 項目記号定格単位 入力電圧 V CC 7 (Note 1) (Note 2) V イネイブル入力電圧 V 7 (Note 1) (Note 2) V ターミネーション入力電圧 V TT_IN 7 (Note 1) (Note 2) V VDDQ 基準電圧 V DDQ 7 (Note 1) (Note 2) V 出力電流 I TT1 1 (Note 1) A 出力電流 ( パルス印加時 (Note 3) ) I TT2 3 (Note 1) A 許容損失 1 Pd1 0.56 (Note 4) W 許容損失 2 Pd2 0.67 (Note 5) W 動作温度範囲 Topr -30~+100 C 保存温度範囲 Tstg -55~+150 C 接合部温度 Tjmax +150 C (Note 1) 但し Pd を超えないこと (Note 2) サージ 逆起電圧等の瞬時的な電圧印加 もしくは Duty 比が 10% を下回る連続パルス印加に耐えうる最大定格 (Note 3) 10µSec 以下の連続パルス印加に耐えうる最大定格 (Note 4) Ta 25 C の場合 ( 放熱板なし )4.50mW/ C で軽減 (Note 5) Ta 25 C の場合 (70mm x 70mm x 1.6mm ガラエポ基盤実装時 )5.40mW/ C で軽減 注意 : 印加電圧及び動作温度範囲などの絶対最大定格を超えた場合は 劣化または破壊に至る可能性があります また ショートモードもしくはオープンモードなど 破壊状態を想定できません 絶対最大定格を超えるような特殊モードが想定される場合 ヒューズなど物理的な安全対策を施して頂けるようご検討お願いします 推奨動作条件 (Ta=25 C) 定格 項目 記号 最小 最大 単位 入力電圧 V CC 2.7 5.5 V ターミネーション入力電圧 V TT_IN 1.0 5.5 V VDDQ 基準電圧 V DDQ 1.0 2.75 V イネイブル入力電圧 V -0.3 +5.5 V 3/16
電気的特性 ( 特に指定のない限り, Ta=25 C, V CC =3.3V, V =3V, V DDQ =1.8V, V TT_IN =1.8V) 規格値項目記号最小標準最大 スタンバイ電流 I STBY - 0.5 1.0 ma V =0V 単位 条件 バイアス電流 I CC - 2 4 ma V =3V [ イネイブル部 ] 入力 High 電圧 V HIGH 2.3-5.5 V 入力 Low 電圧 V LOW -0.3 - +0.8 V 入力電流 I - 7 10 µa V =3V [ ターミネーション部 ] ターミネーション電圧 (DDR2) ターミネーション電圧 (DDR1) ターミネーション電圧 (DDR3) V TT2 V TT1 V TT3-30m -30m -15m +30m +30m +15m ソース電流 I TT+ 1.0 - - A V V V I TT =-1.0A to +1.0A Ta=0 C to 100 C V CC = 5.0V, V DDQ = 2.5V V TT_IN = 2.5V I TT =-1.0A to +1.0A Ta=0 C to 100 C V CC = 3.3V, V DDQ =1.5V V TT_IN =1.5V I TT =-1.0A to +1.0A Ta=0 C to 100 C シンク電流 I TT- - - -1.0 A 負荷変動 V TT - - 50 mv I TT =-1.0A to +1.0A 上側 ON 抵抗 R ON_H - 0.35 0.65 Ω 下側 ON 抵抗 R ON_L - 0.35 0.65 Ω [ 基準電圧入力部 ] 入力インピーダンス Z VDDQ 140 200 260 kω [PGOOD 部 ] VTT PGOOD Low スレッショルド電圧 VTT PGOOD High スレッショルド電圧 V PGDLow - V PGDHigh - -30m +30m - V - V PGOOD 出力 ON 抵抗 R PGD - 10 20 Ω PGOOD 出力リーク電流 I PGD - - 1 µa V PGOOD =6V PGOOD 遅延時間 t PGD 1 2 4 ms [ 低入力誤作動防止回路部 ] スレッショルド電圧 V UVLO 2.35 2.50 2.65 V V CC : sweep up ヒステリシス電圧 V UVLO 120 180 240 mv V CC : sweep down 4/16
特性データ ( 参考データ ) Termination Output VTT[mV] Voltage : VTT (mv) 1050 1000 950 900 850 800 750 Termination Output Voltage : VTT (mv) 1400 1350 1300 1250 1200 1150 1100-2 -1.5-1 -0.5 0 0.5 1 1.5 2 Output Current : I TT (A) Figure 1. Termination Output Voltage vs Output Current (DDR2) -2-1.5-1 -0.5 0 0.5 1 1.5 2 Output Current : I TT (A) Figure 2. Termination Output Voltage vs Output Current (DDR1) Termination Output VTT[mV] Voltage : VTT (mv) 900 850 800 750 700 650 600-2 -1.5-1 -0.5 0 0.5 1 1.5 2 Output Current : I TT (A) Figure 3. Termination Output Voltage vs Output Current (DDR3) 5/16
波形データ VTT(20mV/div) VTT(20mV/div) source source ITT(1A/div) sink ITT(1A/div) sink (10µsec/div.) (10µsec/div.) Figure 4. DDR3 (+1A -1A) Figure 5. DDR2 (+1A -1A) VTT(20mV/div) VTT(20mV/div) source source ITT(1A/div) sink ITT(1A/div) sink (10µsec/div.) (10µsec/div.) Figure 6. DDR1 (+1A -1A) Figure 7. DDR3 (-1A +1A) 6/16
波形データ 続き VTT(20mV/div) VTT(20mV/div) source source ITT(1A/div) sink ITT(1A/div) sink (10µsec/div.) (10µsec/div.) Figure 8. DDR2 (-1A +1A) Figure 9. DDR1 (-1A +1A) VCC VCC VDDQ VTT_IN VDDQ VTT_IN VTT VTT (2sec/div.) (2sec/div.) Figure 10. 入力シーケンス 1 Figure 11. 入力シーケンス 2 7/16
波形データ 続き VCC VDDQ VTT_IN VTT (0.3V/div) VTT (1V/div) (2sec/div.) (100µsec/div.) Figure 12. 入力シーケンス 3 Figure 13. ソフトスタート (DDR2) PGOOD (1V/div.) PGOOD (1V/div) (1V/div) VTTS (0.3V/div) (1msec/div.) (10µsec/div.) Figure 14. PGOOD Delay (Start up-shut down) Figure 15. PGOOD Delay (TSD OFF-TSD ON) 8/16
アプリケーション情報 1. 評価基板 評価基板回路図 C 11 V CC U1 GND GND VTT_IN C 5, C 6 SW1 VDDQ J 2 R 4 C 9 4 7 5 VTT_IN VTT VDDQ VTTS 8 VTTS 3 J1 C 7 C 8 C 10 VTT VCC C 3,C 4 6 2 VCC GND PGOOD 1 R 1 PGOOD 評価基板標準部品表 部品 定格 メーカー 型名 部品 定格 メーカー 型名 U1 - ROHM C5 10µF KYOCERA CM21B106M06A R1 10kΩ ROHM MCR031002 C6 - - - R4 220Ω ROHM MCR032200 C7 10µF KYOCERA CM21B106M06A J1 0Ω - - C8 - - - J2 0Ω - - C9 2.2µF KYOCERA CM105B225K06A C3 1µF KYOCERA CM105B105K06A C10 - - - C4 - - - C11 - - - 9/16
2. 熱損失について熱設計において 次の条件内で動作させてください ( 下記温度は保証温度ですので 必ずマージン等を考慮してください ) (1) 周囲温度 Ta が 100 C 以下であること (2) チップジャンクション温度 Tj が 150 C 以下であること チップジャンクション温度 Tj は以下のように考えることができます θja は下図を参照してください にて発生する熱損失の大半は出力 Nch FET で発生します VIN-Vo 間の電圧と出力電流の積により損失する電力が決定します ご使用する VIN と Vo の電圧 出力電流の条件を確認し 熱軽減特性に照らし合わせてご確認願います また 本 IC はパワー PKG を採用しているため基板条件により 大きく熱軽減特性が変化します 使用する基板サイズを考慮して設計してください 消費電力 (W) = 入力電圧 (V TT_IN )- 出力電圧 (V TT 1 2 V DDQ ) x I OUT (Ave) 例 ) V TT_IN =1.8V, V DDQ =1.8V, I OUT (Ave)= 0.5A 時 Power consumption W 1.8 V 0.9 V 0.5 A 0.45 W [mw] 700 許容損失 [Pd] (1) 675mW 600 500 (2) 563mW 400 300 200 100 C (1) 70mmx70mmx1.6mm ガラエポ基盤実装時 θj-c=185.2 C/W (2) 放熱板なし θj-a=222.2 C/W 100 0 0 25 50 75 100 125 150 周囲温度 [Ta] [ C] 10/16
使用上の注意 1. 電源の逆接続について電源コネクタの逆接続により LSI が破壊する恐れがあります 逆接続破壊保護用として外部に電源と LSI の電源端子間にダイオードを入れるなどの対策を施してください 2. 電源ラインについて基板パターンの設計においては 電源ラインの配線は 低インピーダンスになるようにしてください その際 デジタル系電源とアナログ系電源は それらが同電位であっても デジタル系電源パターンとアナログ系電源パターンは分離し 配線パターンの共通インピーダンスによるアナログ電源へのデジタル ノイズの回り込みを抑止してください グラウンドラインについても 同様のパターン設計を考慮してください また LSI のすべての電源端子について電源 - グラウンド端子間にコンデンサを挿入するとともに 電解コンデンサ使用の際は 低温で容量ぬけが起こることなど使用するコンデンサの諸特性に問題ないことを十分ご確認のうえ 定数を決定してください 3. グラウンド電位についてグラウンド端子の電位はいかなる動作状態においても 最低電位になるようにしてください また実際に過渡現象を含め グラウンド端子以外のすべての端子がグラウンド以下の電圧にならないようにしてください 4. グラウンド配線パターンについて小信号グラウンドと大電流グラウンドがある場合 大電流グラウンドパターンと小信号グラウンドパターンは分離し パターン配線の抵抗分と大電流による電圧変化が小信号グラウンドの電圧を変化させないように セットの基準点で 1 点アースすることを推奨します 外付け部品のグラウンドの配線パターンも変動しないよう注意してください グラウンドラインの配線は 低インピーダンスになるようにしてください 5. 熱設計について万一 許容損失を超えるようなご使用をされますと チップ温度上昇により IC 本来の性質を悪化させることにつながります 本仕様書の絶対最大定格に記載しています許容損失は 70mm x 70mm x 1.6mm ガラスエポキシ基板実装時 放熱板なし時の値であり これを超える場合は基板サイズを大きくする 放熱用銅箔面積を大きくする 放熱板を使用するなどの対策をして 許容損失を超えないようにしてください 6. 推奨動作条件についてこの範囲であればほぼ期待通りの特性を得ることが出来る範囲です 電気特性については各項目の条件下において保証されるものです 7. ラッシュカレントについて IC 内部論理回路は 電源投入時に論理不定状態で 瞬間的にラッシュカレントが流れる場合がありますので 電源カップリング容量や電源 グラウンドパターン配線の幅 引き回しに注意してください 8. 強電磁界中の動作について強電磁界中でのご使用では まれに誤動作する可能性がありますのでご注意ください 9. セット基板での検査についてセット基板での検査時に インピーダンスの低いピンにコンデンサを接続する場合は IC にストレスがかかる恐れがあるので 1 工程ごとに必ず放電を行ってください 静電気対策として 組立工程にはアースを施し 運搬や保存の際には十分ご注意ください また 検査工程での治具への接続をする際には必ず電源を OFF にしてから接続し 電源を OFF にしてから取り外してください 10. 端子間ショートと誤装着についてプリント基板に取り付ける際 IC の向きや位置ずれに十分注意してください 誤って取り付けた場合 IC が破壊する恐れがあります また 出力と電源及びグラウンド間 出力間に異物が入るなどしてショートした場合についても破壊の恐れがあります 11. 未使用の入力端子の処理について CMOS トランジスタの入力は非常にインピーダンスが高く 入力端子をオープンにすることで論理不定の状態になります これにより内部の論理ゲートの p チャネル n チャネルトランジスタが導通状態となり 不要な電源電流が流れます また論理不定により 想定外の動作をすることがあります よって 未使用の端子は特に仕様書上でうたわれていない限り 適切な電源 もしくはグラウンドに接続するようにしてください 11/16
使用上の注意 続き 12. 各入力端子について本 IC はモノリシック IC であり 各素子間に素子分離のための P+ アイソレーションと P 基板を有しています この P 層と各素子の N 層とで P-N 接合が形成され 各種の寄生素子が構成されます 例えば 下図のように 抵抗とトランジスタが端子と接続されている場合 抵抗では GND>( 端子 A) の時 トランジスタ (NPN) では GND > ( 端子 B) の時 P-N 接合が寄生ダイオードとして動作します また トランジスタ (NPN) では GND > ( 端子 B) の時 前述の寄生ダイオードと近接する他の素子の N 層によって寄生の NPN トランジスタが動作します IC の構造上 寄生素子は電位関係によって必然的にできます 寄生素子が動作することにより 回路動作の干渉を引き起こし 誤動作 ひいては破壊の原因ともなり得ます したがって 入出力端子に GND(P 基板 ) より低い電圧を印加するなど 寄生素子が動作するような使い方をしないよう十分に注意してください アプリケーションにおいて電源端子と各端子電圧が逆になった場合 内部回路または素子を損傷する可能性があります 例えば 外付けコンデンサに電荷がチャージされた状態で 電源端子が GND にショートされた場合などです また 電源端子直列に逆流防止のダイオードもしくは各端子と電源端子間にバイパスのダイオードを挿入することを推奨します Figure 16. モノリシック IC 構造例 13. 温度保護回路について IC を熱破壊から防ぐための温度保護回路を内蔵しております 許容損失範囲内でご使用いただきますが 万が一許容損失を超えた状態が継続すると チップ温度 Tj が上昇し温度保護回路が動作し出力パワー素子が OFF します その後チップ温度 Tj が低下すると回路は自動で復帰します なお 温度保護回路は絶対最大定格を超えた状態での動作となりますので 温度保護回路を使用したセット設計などは 絶対に避けてください 本 IC は 熱遮断回路 (TSD 回路 ) を内蔵しています 動作温度は 175 C( 標準値 ) で -15 C( 標準値 ) のヒステリシス幅をもっています 14. 出力 -GND 間のコンデンサについて出力 -GND 間に大きなコンデンサを接続されている場合 何らかの要因により VCC VTT_IN が 0V または GND とショートした時 コンデンサに充電された電流が出力に流れ込み破壊する恐れがあります 出力 -GND 間のコンデンサは 1000μF 以下としてください 15. 出力コンデンサ (C 7 ) VTT 出力端子に接続する出力コンデンサは 出力電圧を安定する為必ず接続してください 出力コンデンサにはループゲインの位相補償と負荷急変時の出力電圧変動を低減する役割があります 容量値が不十分な場合 発振を起す可能性があり またコンデンサの直列等価抵抗 (ESR) が大きい場合には負荷急変時の出力電圧変動が増加します 10µF 程度のセラミックコンデンサを推奨いたしますが 温度及び負荷条件に大きく依存します ご使用の温度 負荷範囲条件での十分な確認お願い致します 16. 入力コンデンサ設定方法 (C 3,C 5 ) 入力コンデンサは入力端子 (VCC,VTT_IN) に接続される電源の出力インピーダンスを下げる役割を果たします この電源の出力インピーダンスが増加すると入力電圧 (VCC,VTT_IN) が不安定になり 発振または リップルリジェクション特性の低下を引き起こす可能性があります VCC に 1µF 程度 VTT_IN に 10µF 程度の温度変化による容量値変化の少ない低 ESR のコンデンサを推奨いたしますが 入力に使用する電源の特性 基盤の配線パターンの容量やインピ - ダンスに大きく依存するため ご使用の温度 負荷範囲条件での十分な確認お願い致します 12/16
使用上の注意 続き 17. 入力端子 (VCC, VDDQ, VTT_IN, ) について本 IC の VCC 端子 VDDQ 端子 VTT_IN 端子 端子は独立した構造になっています VCC 端子には低入力時の誤作動防止のため UVLO 機能を搭載しています 入力端子の入力順番に依存せず VTT 出力は UVLO 電圧 電圧がスレッシュホールド電圧に達した時点で出力電圧を起動し始めます また VDDQ 端子 VTT_IN 端子間が同電位で共通インピーダンスをもつ場合 VTT_IN 端子の電流変化により VTT_IN 端子電圧が変動し それに伴い VDDQ 端子に影響を及ぼし 出力電圧変動を引き起こす可能性があります VDDQ 端子 VTT_IN 端子には共通インピーダンスを持たないように配線して下さい 共通インピーダンスを持ってしまう場合は VDDQ 端子 VTT_IN 端子間に CR フィルタを設ける等の対策を施すよう検討をお願いします 18. VTTS 端子について VTTS 端子は VTT 出力の負荷レギュレーションを改善するためにあります VTT 端子への接続は大電流ラインとの共通インビーダンスを持たないように接続してください VTT 出力のさらに良好な負荷レギュレーションを可能にします 19. 動作範囲について動作範囲であれば 動作周囲温度の範囲で一応の回路機能動作が保証されています 特性値に関しましては 電気的特性の規格値は保証できませんが これらの範囲内では特性値の急激な変動はありません 20. 許容損失 Pd について許容損失については別紙に熱軽減特性を掲載しておりますので目安として御使用下さい 万一 許容損失を越える様な御使用をされますと チップ温度上昇により電流能力の減少など IC 本来の性質を悪化させることにつながりますので 許容損失内で御使用願います 21. サーマル回路内蔵について熱的破壊防止の為 温度保護回路を内蔵しておりますので 温度保護回路動作時には VTT 出力が OFF 状態となります 但し 温度保護回路は本来 IC 自身を保護する目的で内蔵しておりますので 温度保護回路動作可能な温度未満での熱設計をお願い致します 22. 強電磁界中での御使用では まれに誤動作する可能性がありますのでご注意下さい 23. 出力端子に大きなインダクタンス成分を含む負荷が接続され 起動時及び 出力 OFF 時逆起電力の発生が考えられる場合には 保護ダイオードの挿入をお願い致します (Example) OUTPUT PIN 24. 応用回路図の例は推奨すべきものと確信しておりますが ご使用にあたっては特性の確認を十分にお願いします その他外付け回路を変更してご使用になる時は静特性のみならず 過渡特性も含め外付け部品及び当社 IC のバラツキ等を考慮して十分なマージンを見て決定して下さい 13/16
発注形名情報 B D 3 5 3 9 0 F J E2 形名 パッケージ FJ : SOP-J8 包装 フォーミング仕様 E2: リール状エンボステーピング 標印図 SOP-J8 (TOP VIEW) 3 5 3 9 0 Part Number Marking LOT Number 1PIN MARK Part Number Marking パッケージ発注可能形名 35390 SOP-J8 -E2 14/16
外形寸法図と包装 フォーミング仕様 Package Name SOP-J8 15/16
改訂記録日付 Revision 改訂内容 2014.03.07 001 新規作成 2015.07.22 002 誤記訂正 16/16
ご注意 ローム製品取扱い上の注意事項 1. 本製品は一般的な電子機器 (AV 機器 OA 機器 通信機器 家電製品 アミューズメント機器等 ) への使用を意図して設計 製造されております 従いまして 極めて高度な信頼性が要求され その故障や誤動作が人の生命 身体への危険若しくは損害 又はその他の重大な損害の発生に関わるような機器又は装置 ( 医療機器 (Note 1) 輸送機器 交通機器 航空宇宙機器 原子力制御装置 燃料制御 カーアクセサリを含む車載機器 各種安全装置等 )( 以下 特定用途 という ) への本製品のご使用を検討される際は事前にローム営業窓口までご相談くださいますようお願い致します ロームの文書による事前の承諾を得ることなく 特定用途に本製品を使用したことによりお客様又は第三者に生じた損害等に関し ロームは一切その責任を負いません (Note 1) 特定用途となる医療機器分類日本 USA EU 中国 CLASSⅢ CLASSⅡb CLASSⅢ Ⅲ 類 CLASSⅣ CLASSⅢ 2. 半導体製品は一定の確率で誤動作や故障が生じる場合があります 万が一 かかる誤動作や故障が生じた場合であっても 本製品の不具合により 人の生命 身体 財産への危険又は損害が生じないように お客様の責任において次の例に示すようなフェールセーフ設計など安全対策をお願い致します 1 保護回路及び保護装置を設けてシステムとしての安全性を確保する 2 冗長回路等を設けて単一故障では危険が生じないようにシステムとしての安全を確保する 3. 本製品は 一般的な電子機器に標準的な用途で使用されることを意図して設計 製造されており 下記に例示するような特殊環境での使用を配慮した設計はなされておりません 従いまして 下記のような特殊環境での本製品のご使用に関し ロームは一切その責任を負いません 本製品を下記のような特殊環境でご使用される際は お客様におかれまして十分に性能 信頼性等をご確認ください 1 水 油 薬液 有機溶剤等の液体中でのご使用 2 直射日光 屋外暴露 塵埃中でのご使用 3 潮風 Cl 2 H 2 S NH 3 SO 2 NO 2 等の腐食性ガスの多い場所でのご使用 4 静電気や電磁波の強い環境でのご使用 5 発熱部品に近接した取付け及び当製品に近接してビニール配線等 可燃物を配置する場合 6 本製品を樹脂等で封止 コーティングしてのご使用 7 はんだ付けの後に洗浄を行わない場合 ( 無洗浄タイプのフラックスを使用された場合も 残渣の洗浄は確実に行うことをお薦め致します ) 又ははんだ付け後のフラックス洗浄に水又は水溶性洗浄剤をご使用の場合 8 本製品が結露するような場所でのご使用 4. 本製品は耐放射線設計はなされておりません 5. 本製品単体品の評価では予測できない症状 事態を確認するためにも 本製品のご使用にあたってはお客様製品に実装された状態での評価及び確認をお願い致します 6. パルス等の過渡的な負荷 ( 短時間での大きな負荷 ) が加わる場合は お客様製品に本製品を実装した状態で必ずその評価及び確認の実施をお願い致します また 定常時での負荷条件において定格電力以上の負荷を印加されますと 本製品の性能又は信頼性が損なわれるおそれがあるため必ず定格電力以下でご使用ください 7. 許容損失 (Pd) は周囲温度 (Ta) に合わせてディレーティングしてください また 密閉された環境下でご使用の場合は 必ず温度測定を行い ディレーティングカーブ範囲内であることをご確認ください 8. 使用温度は納入仕様書に記載の温度範囲内であることをご確認ください 9. 本資料の記載内容を逸脱して本製品をご使用されたことによって生じた不具合 故障及び事故に関し ロームは一切その責任を負いません 実装及び基板設計上の注意事項 1. ハロゲン系 ( 塩素系 臭素系等 ) の活性度の高いフラックスを使用する場合 フラックスの残渣により本製品の性能又は信頼性への影響が考えられますので 事前にお客様にてご確認ください 2. はんだ付けは 表面実装製品の場合リフロー方式 挿入実装製品の場合フロー方式を原則とさせて頂きます なお 表面実装製品をフロー方式での使用をご検討の際は別途ロームまでお問い合わせください その他 詳細な実装条件及び手はんだによる実装 基板設計上の注意事項につきましては別途 ロームの実装仕様書をご確認ください Notice-PGA-J 2015 ROHM Co., Ltd. All rights reserved. Rev.001
応用回路 外付け回路等に関する注意事項 1. 本製品の外付け回路定数を変更してご使用になる際は静特性のみならず 過渡特性も含め外付け部品及び本製品のバラツキ等を考慮して十分なマージンをみて決定してください 2. 本資料に記載された応用回路例やその定数などの情報は 本製品の標準的な動作や使い方を説明するためのもので 実際に使用する機器での動作を保証するものではありません 従いまして お客様の機器の設計において 回路やその定数及びこれらに関連する情報を使用する場合には 外部諸条件を考慮し お客様の判断と責任において行ってください これらの使用に起因しお客様又は第三者に生じた損害に関し ロームは一切その責任を負いません 静電気に対する注意事項本製品は静電気に対して敏感な製品であり 静電放電等により破壊することがあります 取り扱い時や工程での実装時 保管時において静電気対策を実施の上 絶対最大定格以上の過電圧等が印加されないようにご使用ください 特に乾燥環境下では静電気が発生しやすくなるため 十分な静電対策を実施ください ( 人体及び設備のアース 帯電物からの隔離 イオナイザの設置 摩擦防止 温湿度管理 はんだごてのこて先のアース等 ) 保管 運搬上の注意事項 1. 本製品を下記の環境又は条件で保管されますと性能劣化やはんだ付け性等の性能に影響を与えるおそれがありますのでこのような環境及び条件での保管は避けてください 1 潮風 Cl 2 H 2 S NH 3 SO 2 NO 2 等の腐食性ガスの多い場所での保管 2 推奨温度 湿度以外での保管 3 直射日光や結露する場所での保管 4 強い静電気が発生している場所での保管 2. ロームの推奨保管条件下におきましても 推奨保管期限を経過した製品は はんだ付け性に影響を与える可能性があります 推奨保管期限を経過した製品は はんだ付け性を確認した上でご使用頂くことを推奨します 3. 本製品の運搬 保管の際は梱包箱を正しい向き ( 梱包箱に表示されている天面方向 ) で取り扱いください 天面方向が遵守されずに梱包箱を落下させた場合 製品端子に過度なストレスが印加され 端子曲がり等の不具合が発生する危険があります 4. 防湿梱包を開封した後は 規定時間内にご使用ください 規定時間を経過した場合はベーク処置を行った上でご使用ください 製品ラベルに関する注意事項本製品に貼付されている製品ラベルに QR コードが印字されていますが QR コードはロームの社内管理のみを目的としたものです 製品廃棄上の注意事項本製品を廃棄する際は 専門の産業廃棄物処理業者にて 適切な処置をしてください 外国為替及び外国貿易法に関する注意事項本製品は外国為替及び外国貿易法に定める規制貨物等に該当するおそれがありますので輸出する場合には ロームにお問い合わせください 知的財産権に関する注意事項 1. 本資料に記載された本製品に関する応用回路例 情報及び諸データは あくまでも一例を示すものであり これらに関する第三者の知的財産権及びその他の権利について権利侵害がないことを保証するものではありません 2. ロームは 本製品とその他の外部素子 外部回路あるいは外部装置等 ( ソフトウェア含む ) との組み合わせに起因して生じた紛争に関して 何ら義務を負うものではありません 3. ロームは 本製品又は本資料に記載された情報について ローム若しくは第三者が所有又は管理している知的財産権その他の権利の実施又は利用を 明示的にも黙示的にも お客様に許諾するものではありません 但し 本製品を通常の用法にて使用される限りにおいて ロームが所有又は管理する知的財産権を利用されることを妨げません その他の注意事項 1. 本資料の全部又は一部をロームの文書による事前の承諾を得ることなく転載又は複製することを固くお断り致します 2. 本製品をロームの文書による事前の承諾を得ることなく 分解 改造 改変 複製等しないでください 3. 本製品又は本資料に記載された技術情報を 大量破壊兵器の開発等の目的 軍事利用 あるいはその他軍事用途目的で使用しないでください 4. 本資料に記載されている社名及び製品名等の固有名詞は ローム ローム関係会社若しくは第三者の商標又は登録商標です Notice-PGA-J 2015 ROHM Co., Ltd. All rights reserved. Rev.001
一般的な注意事項 1. 本製品をご使用になる前に 本資料をよく読み その内容を十分に理解されるようお願い致します 本資料に記載される注意事項に反して本製品をご使用されたことによって生じた不具合 故障及び事故に関し ロームは一切その責任を負いませんのでご注意願います 2. 本資料に記載の内容は 本資料発行時点のものであり 予告なく変更することがあります 本製品のご購入及びご使用に際しては 事前にローム営業窓口で最新の情報をご確認ください 3. ロームは本資料に記載されている情報は誤りがないことを保証するものではありません 万が一 本資料に記載された情報の誤りによりお客様又は第三者に損害が生じた場合においても ロームは一切その責任を負いません Notice WE 2015 ROHM Co., Ltd. All rights reserved. Rev.001