アドイン カードまたはマザーボードで PCI Express 3.0 CEM 仕様に基づいたレシーバ テストに合格する方法 Application Note
目次 1. はじめに 3 2. RXテストと校正手順の概要 4 2.1. 一般的なRXテスト : 概要 4 2.2. PCIe CEMリビジョン3.0 用のRXストレス テスト信号の校正方法 5 2.3. 校正およびテスト手順 7 3. 校正 ディエンベディング BERT-EQ 校正のセットアップ 9 3.1. PCI-SIGから提供されるテスト ボード :CBBおよびCLB 9 3.2. 校正のセットアップ 9 3.3. テスト セットアップのディエンベディング 11 3.4. BERT PGイコライゼーションの校正 12 4. ストレス信号の校正 14 4.1. RJの校正 14 4.2. SJの校正 16 4.3. DM-SIの校正 17 4.4. 最終ストレス信号の校正 EHおよびEW 18 4.5. Agilent N5990A-101 19 5. RXテスト 20 5.1. AICのテスト セットアップ 20 5.2. MBのテスト セットアップ 21 5.3. DUTのループバックへの設定 22 5.4. 実際のRXテストと測定時間 24 6. まとめ 27 7. 付録 28 7.1. 機器 28 7.2. CEMおよびPHYテスト仕様バージョン0.9に基づいたRXストレス 信号の仕様 29 7.3. TXイコライゼーションおよびプリセット 29 7.4. 参考資料 30 7.5. 用語集 31 2
1. はじめに 2010 11 PCIe 3.0 ASIC 1 PCIe 3.0 AIC PCIe 3.0 MB PCIe CEM Card Electromechanical 2 PHY 3 SEG Serial Enabling Group 1 PCI Express Base Specification Revision 3.0 November 10, 2010 PCI Express Card Electromechanical Specification Revision 3.0 ver. 0.9 April 13, 2011 PCI Express Architecture PHY Test Specification Revision 3.0 ver. 0.5 November 26, 2010 1.0 Electrical Work Group EWG ASIC CEM Card Electromechanical 0.9 Electro-Mechanical MB PCI-SIG CBB CLB PHY 0.5 Serial Enabling Group SEG CEM 図 1. 物理層関連の PCIe 仕様とそれらの適用範囲 本書の発行時点では CEM 仕様 ( 現行バージョン0.9) とPHYテスト仕様 ( 現行バージョン0.5) はいずれもリリースされていません このアプリケーション ノートは 発行時点での規格の状況を反映しています 本書の目的は カード ベンダのプレリリース テストを支援することです 仕様はまだ確定していないので 校正のターゲット値や校正手順は変更される可能性があります 関連する仕様の最新バージョンを必ず参照して 上記の内容と異なる場合は 変更があったかどうかを確認してください 3
PCIe 2.x 3.0 RX Agilent 3.0 PCI-SIG Agilent 本書について このアプリケーション ノートでは PCIe 3.0 AIC または MB に対するレシーバ コンプライアンス テストの実行に必要な以下のステップについて説明します 1. PHY テスト仕様に基づいて 閉じたアイのレシーバ ストレス信号を校正 します これは 次の 2 点で PCI Express リビジョン 2.x と異なります a) RX ストレス信号が 個々の信号劣化ではなく アイの高さと幅で指定 されるようになりました b) 仕様の基準面が ASIC 内部 すなわち ( 基準 ) レシーバのイコライゼーシ ョンの後に定義されているため 測定されたテスト信号のポスト プ ロセッシングが必要になります 2. リンク トレーニングおよびステータス ステート マシン (LTSSM) で被 試験デバイス (DUT) を操作し ループバック状態にします 3. ループバックした信号のビットとエラーをカウントして ビット エラー 比 (BER) を求め コンプライアンスを確認します 2. RX テストと校正手順の概要 2.1 一般的な RX テスト : 概要 RX BERT PG RX RX RX DUT TX 1 BERT ED RX 2 J-BERT N4903B RX 図 2. RX テストの簡素化した ブロック図 I/O セル ループバック ASIC TX 1. TX 4
2.2. PCIe CEM リビジョン 3.0 用の RX ストレス テスト信号の校正方法 CEM 1 RX 2 PCI-SIG 3.0 SigTest PCIe 2.x RJ SJ RJ BUJ PG RJ SJ 8 GT/s DDJ ISI SIG 3.0 AIC DDJ 3.0 CBB 7 DC BERT PG DDJ PCIe 2.x DDJ EH EW RX CLB TX EQ CTLE DFE CR 1 1. 4 GHz にピークがある 7 種類の異なる DC 減衰 設定を持つ CTLE 2. ピークがなく 10 MHz の帯域幅を持つ OJTF によって指定された基準 CR 3. d1 のリミットが ±30 mv に指定されている 1 タップ DFE -20-30 -4-6 -8-10 -12-14 -16 1E+08 1E+09 1E+10 1E+11 1 1E+05 1E+06 1E+07 1E+08 1E+09 TP 6 TP 6 CTLE -d 1 x Z -1 y k y k* Σ x k DFE TP 2-P lim リミット アンプ 定回路 FF V EYE T EYE -40-50 -60 基準クロック 基準 RX 図 3. 基準 RX4 とその EQ コンポーネント CTLE1 および DFE3(CR2 からクロックを供給 ) CR 5
80 72 64 56 48 40 32 24 16 8 0 0 10 20 30 40 50 RX 2 1 1 RX BERT PG TX RX TX 3.0 PCI-SIG SigTest RX CTLE DFE EH EW カスタム テスト ボード N4915A オプション 014B N4903B N4916B TP5 TP6 複製チャネルブレークアウト チャネル TP2 RX DUT TX ASIC SEASIM 81150A Seasim を使用 : ステップ応答 シミュレートされたパターン / 信号劣化 / 基準 RX 基準クロック 入力パラメータ : RJ=2 ps rms SJ=0.1 UIpp DM-SI=14 mvpp EH @TP2-P Calculated Eye Height [mv] DM-SI N4916B J-BERT N4903B TP3=TX パッド CBB リビジョン 3 長い校正チャネル CLB CEM SigTest を使用 : コンプライアンス パターン 信号劣化 オン オシロスコープのアベレージングなし CBB リビジョン 3 TP2=RX ピン TP2-P=EQ 後の RX 図 4. 基本仕様と CEM 仕様の校正方法の比較 Seasim 4 注記 :SEGでは現在 EWG(Electrical Work Group) が基本仕様で採用している統計アイ解析シミュレータ (SeaSim) を使用する方法と PHYテスト仕様で指定されているSigTestを使用するSEGの方法との間の相関を確認する作業を進めています この作業の結果によっては 現在使用されている方法に調整が必要になる可能性があります 6
2.3. 校正およびテスト手順 8 GT/s BERT EQ RX EQ 3 2 EH EW 4 DUT RX 5 DC TP3 3.2 8 /2 /128 3.3 10 BERT-PG 3.4 11 RJ rms 1.55 ps 4.1 12/13 100 MHz SJ 12.5 ps 0.1 UI) 4.2 14 CBB riser CBB main CLB CLB-CBB main TP6 3.2 8 DM-SI 20 mv 4.3 15 SigTest DM-SI RJ EH EW RX EQ P7 4.4 13 BERT DUT CBB/CLB 5.1/5.2 16/17 DUT P0 P7 P8 BER 10 4 10 5 DUT PG-EQ BER 10 12 3 10 12 SigTest BERT BER 図 5. PCIe CEM 仕様 3.0 リビジョン 3.0 に基づいた BERT PG のディエンベディング ストレスド アイ信号校正 RX テストのフロー チャート 7
シーケンサからのパターン選択の a J-BERT シーケンサ ページ パターン : <Browse> データ パターン : <Edit> または <Create> 分周率を 選択可能な データ 分周クロック パターン を選択可能な PRBS パターン "2^23-1p" は PCIe 3.0 の な を表す テスト セットアップのディエンベディングとジェネレータ EQ の校正に用いられる 192 ビット長のパターン ( 強調表示 ) を表示した J-BERT パターン エディタ これは J-BERT の 512 ビットのメモリ セグメント ( セグメント分解能 ) に合わせて 8 回繰り返されます 図 6. パターン シーケンサを使用するAgilentのJ-BERTのデータ セットアップでは 休止 分周クロック PRBS および<Break>ボタン( 円内 ) によるそれらの間の高速切り替えなどにより アルゴリズム パターンの設定が容易 注記 : 校正プロセスの各ステップでは さまざまなデータ パターンが必要になります これらの設定と使用は Agilent N4903B J-BERT 高性能シリアル BERT の強力なパターン シーケンサと その手動シーケンス進行機能 ( 図 6 を参照 ) によって簡単に行えます 8
3. 校正 ディエンベディング BERT-EQ 校正のセットアップ 3.1. PCI-SIG から提供されるテスト ボード :CBB および CLB 7 CEM 3.0 CBB CLB 2 CBB 2 7e 7f 2 3 CBB CLB RX SMP ASIC TX 7a b g CLB 2 1 1x 16x 1 4x 8x a) g) c)clb x1/x16 RX 側 d)clb x1/x16 TX 側 b) CBB ライザ カードと CLB の RX SMP コネクタは TX パッドを表しています ボード上の (C- トレース -C 大図 ) は IC パッケージをシミュレートしています ( 大図 ) e)cbb ライザ カード f)cbb メイン カード 図 7. リビジョン3のCBBおよびCLBボード :a) とb)CLB およびライザ カードのパッケージ シミュレーション部分の詳細図とg) 等価回路 1xおよび16x CLB c)rx 側 d)tx 側 e)cbbライザ カード f)cbbメイン ボード CLB 用のPCIeコネクタ ( 中央 ) とライザ カード用のエッジ コネクタ ( 左 ) を装備 3.2. 校正のセットアップ 8 BERT PG DM-SI 8 Agilent N4903B Agilent N4916B N4903B-J20 P1 DM-SI AC DC 7.1 2 SMP TP3 CBB CLB DDJ 9
AIC MB AIC 8 1 CBB RX PCIe CBB CLB TX SMP 16 MB CLB RX CBB PCIe TX 17 8 TP3 TP6 N4916B N4903B DM-SI 2/14 db DC SMP SMA CBB CLB RX SMP CLB CBB TX SMP CBB + CLB 2 Agilent J-BERT N4903B J20 2.1 GHz DM-SI N4916B DC TP3 TX TP6 RX TP2-P EQ RX 図 8. 校正のセットアップ 10
3.3. テスト セットアップのディエンベディング AIC MB CLB RX PCIe ASIC TX 8 SMP 1. DC 2. LF HF HF LF BERT PG EQ 64 1 64 0 LF /128 64 1010 4 GHz /2 9a TP3 HF LF 0.5 db 9b HF LF N4903B/ N4916B Post-Cur1 N4903B/N4916B 800 mvpp 10 a) b) a) b) 図 9. 64 個の 1 64 個の 0 64 個の "1010" の繰り返しパターンのスクリーンショット a)hf 信号 ( クロック /2) の振幅が LF 信号 ( クロック /128 64 1-64 0) に比べてわずかに 小さい b) テスト セットアップの周波数応答が -0.7 db 補正されている 11
図 10. J-BERTのデータ出力セットアップ ページ : 黄色の枠で囲まれているのは振幅 (Vampt) とEQ(Pre-Cur Post-Cur1) の入力フィールド Post-Cur2はこのアプリケーションでは使用しません 3.0 LF HF Post-Cur1 de-embed Vampt de-embed J-BERT 4 1 3.4. BERT PG イコライゼーションの校正 RX TX BERT PG P0 P7 P8 DUT 1 5.4 N4916B 2 SEG BERT PG EQ 5 1. BERT PG 128 /128 64 /2 6 2. 5 BERT PG PostCurs1 de-embed Pre-Cur Post- Cur1 Post-Cur1 de-embed 3. V a V b V c V d V b V ampliude V d V p-p V a V c 11 4. 20log 10 V b /V a 20log 10 V c /V b 20log 10 V d /V b 5. J-BERT EQ Pre-Cur Post-Cur1 6. 3 J-BERT V ampt V d 800 mv diff,pp 1 12
a) V a V d V b V a b) V d V b V[mV] a V[mV] b V[mV] c V[mV] d 658 332 494 810 プリシュート ディエンファシス ブースト db 3.45 5.94 7.75 db 3.5 6.0 7.0 d) c) 1xclk/128, 64xclk/2 V c 図 11. P7に対して必要なBERT PG EQを実現するための波形測定を示す画面キャプチャ :a)v c およびb)V a に対するマーカ設定と読み値 c)v b およびV e の自動測定 d) 測定結果と理想設定との比較 V c 1xclk/128,128*clk/2 PCIe 3.0 PCIe 3.0 4 5 7.3 注記 : オシロスコープは 帯域幅 (BW) が 20 ~ 25 GHz のものを使用することが重要です これは 急峻なフィルタの副作用によって正確なレベル測定が困難になるのを防ぐため です サンプリング オシロスコープを使用すれば通常はこのような問題は生じません 13
4. ストレス信号の校正 PG EQ RJ SJ DM-SI EW 2 EH BERT PG DM-SI RX CTLE HF S/N SNR DM-SI CTLE 2.1 GHz SEG SigTest 2 1. RJ SJ DM-SI 2.1 GHz 10 db 2. TP6 RJ DM-SI AIC MB SigTest 3 4.1. RJ の校正 RJ 1010 /2 J-BERT 6 J-BERT RJ 10 MHz 12 RJ 3 図 12. RJ-BW のセットアップの詳細が示された J-BERT のジッタ セットアップ ページ 14
1,000.bin SigTest 3 RJ 13 J-BERT RJ SigTest RJ 3 J-BERT RJ RJ pre-adj 1 注記 : 波形ファイルは比較的大きいので 波形を別の PC に転送する時間を節約するため に SigTest ソフトウェアをオシロスコープの PC にインストールしておくと便利です 入力パネル 結果パネル EH および EW( カード ) RJ および SJ の校正用 図 13. SigTest 入力パネル ( 左上 ): 最終校正に使用するテクノロジーとテンプレートを表示した入力パネル ( セクション4.4) 左下の部分図はジッタ校正(RJ およびSJ) 用の代替設定 結果画面 ( 右 ): 青の長方形はEHとEWの結果 黒の長方形はRJの結果 オレンジの長方形はSJ 校正に使用するp-pジッタの結果 15
4.2. SJ の校正 SJ 1 6 TJ J-BERT DM-SI 0.bin SigTest TJ 0 13 Max Peak to Peak Jitter SJ J-BERT PJ1 PJ2 PJ2 14 PJ2 100 MHz 0.1 UI 14 SigTest 0 TJ0 SJ SJ 3 J-BERT PJ PJ cal 1 PJ2 を示すジッタ セットアップ ページ a) 各ステップの BER 合 結果を示すジッタ耐力コンプライアンス測定 b) b) d) パス フェール c) 図 14. J-BERT のグラフィカル ユーザ インタフェース (GUI) の画面キャプチャ a) 一定値による PJ2 b) リニア バックグラウンド掃引 c) 定義済みの曲線に基づく掃 引のセットアップ d) ジッタ耐力コンプライアンス テスト 1. J-BERT 7.1 16
4.3. DM-SI の校正 DM-SI EH TP6 8 CBB CLB SMP AIC CBB MB CLB RX SMP-SMA 1 8 2 AIC CLB MB CBB TX SMP-SMA BERT PG 0 J-BERT 6 DM-SI 2.1 GHz p-p 3 DM-SI pre-cal 15 1 a) b) 図 15. J-BERT の a)dm-si のセットアップ画面と b) 波形表示の画面キャプチャ 17
4.4. 最終ストレス信号の校正 EH および EW P7 5 J-BERT SigTest 3 SigTest SigTest Upload and Verify Data SigTest Embed 13 CTLE DFE ASIC 3 8 TP2-P EH EW 3 RJ DM-SI 1. EW RJ 2. EH DM-SI 3. EW RJ 4. RJ cal DM-SI cal AIC 1 J-BERT in-situ ディエンベディング P7 P8 Vampt/mV 604 604 604 Pre-curs/dB 0 4.1 4.1 Post-cur1/dB 0.7 4.5 7.1 事前調整 最終調整 (EW/EH) RJ/mUI ps 11.5 1.44 11.5 1.44 PJ2 110 13.8 110 13.8 DM-SI/mV 45 110 表 1. 校正済み RX ストレス信号を得るための代表的な J-BERT 設定 実際のセットアップ での値は 実際に使用するコンポーネントによって異なる可能性があります 18
4.5. Agilent N5990A-101 Agilent N5990A 101 PCI EXPRESS N5990A 3.0 CEM PHY N5990A-101 DUT 校正手順のまとめ 8 GT/s という比較的高い転送レートと PCI-SIG ボードの設計方法 (TX パッケージ のエミュレーション ) のために ストレス信号の校正にいくつかの影響が生じます テスト セットアップの周波数応答 (TP3 まで ) をディエンベディングすること により さまざまなベンダのテスト機器間の差を除去する必要があります 振幅 EQ ジッタ 電圧ノイズなどのすべての信号パラメータを in-situ で校正 する必要があります 各オシロスコープ独自の抽出アルゴリズムによるわずかな違いを避けるため に ジッタの値は捕捉した波形から SigTest ソフトウェアによって抽出され ます ストレス信号は 個別に校正された成分によって定義することはできません ほとんどの成分は個別に事前校正されるだけで ストレス信号の最終校正は RJ と DM-SI を変化させて必要な EH と EW を得ることによって行われます EH と EW は SigTest ソフトウェアを使用して求められ イコライゼーションが得 られます これは ストレス信号が RX 内部の基準 EQ の後で定義されるからです Agilent J-BERT を使用した実用的なセットアップを紹介しました Agilent N5990 オートメーション ソフトウェア オプション 101 の使用をお勧 めします 19
5. RX テスト 2 DUT BER 5.1. AIC のテスト セットアップ 8 16 CBB SMP RX AIC CBB PCIe 100 MHz J-BERT 80 SMP-Ref-Clk ED CBB SMP-TX 16 J-BERT N4903B N4916B 2.1 GHz 差動モード正弦波干渉 1 RX 入力 非対 スプリッタ PSPL 5370-14dB DC ブロック N9398C CBB リビジョン 3 長い校正チャネル アドイン カード ASIC 2 TX 出力 基準クロック入力 100 MHz CBB リビジョン 3 図 16. Agilent J-BERT N4903B および N4916B ディエンファシス信号コンバータと CBB ライザ カードを使用した AIC テスト セットアップ 20
5.2. MB のテスト セットアップ MB 8 17 CLB SMP-RX ED SMP-TX MB 100 MHz J-BERT PG N4880A PLL 100 MHz J-BERT 8 GHz PCIe SSC 17 2 MB TX J-BERT TX 5.3 J-BERT N4903B N4916B 1 RX 入力 2.1 GHz 差動モード正弦波干渉 非対 スプリッタ PSPL 5370-14dB DC ブロック N9398C CLB ASIC 8 GHz リピータ 2 TX 出力 基準クロック出力 N4880A 100 MHz マザーボード 図 17. J-BERT N4903B N4916Bディエンファシス信号コンバータ N4880A 基準クロック逓倍器とCLBを使用したMBテスト セットアップ 21
5.3. DUT のループバックへの設定 RX DUT 2.1 J-BERT LTSSM DUT 18 PCIe 2.5 GT/s 2.5 GT/s 18 8 GT/s 18 J-BERT 8 GT/s DUT 期ステートまたはデータ リンク層によって指定 出 ポーリング 効 成 ホット リセット L2 LO ループバック L1 LOs リカバリ 図 18. LTSSM とループバックへの経路 22
BERT 8 GT/s 2.5 GT/s 2 3 4 4 1 16 /5 8 GT/s/2.5 GT/s 2.5 GT/s PCIe 1.0 8 GT/s 8/2.5 16/5 3.2 2.5 GT/s 2.5 GT/s 8 GT/s /2.5 GT/s 2.5 GT/s 3 3 4 3 3 2.5 GHz 図 19. 2.5 GHz パターン 2 2.5 GT/s 8B/10B 8 GT/s 128B/130B Agilent J-BERT 7.1 CEM PHY LTSSM J-BERT Agilent N5990A 301 LTS 20 LTS J-BERT PG ED 23
リンク トレーニング パラメータの編集 J-BERT 設定の変更と結果のモニタ J-BERT のディエンファシスの選択 リンク トレーニング シーケンスの編集 ループバック TX の必要なディエンファシスの選択 a) b) c) 図 20. Agilent リンク トレーニング スイートでは 複数の GUI を使用してシーケンスと パターンをユーザ選択可能なレベルで編集可能 a)j-bert パラメータ エディタを備え たメイン GUI b) パターン シーケンス用の上位レベルのエディタ c) スクリプト言語 エディタ 5.4. 実際の RX テストと測定時間 2 1 TX-RX BER TX EQ P0 P7 P8 BER 10 4 5 2 RX RX BER 10 12 J-BERT PG EQ 4 EQ DUT 注記 : この PG EQ は リカバリ ステートでのインタラクティブ リンク トレーニング から生じる EQ と一致するとは限りません ここでいう PG EQ は 被試験 PCIe-ASIC または カードのデザイナまたはテスト エンジニアによって事前に指定された設定のことです DUT BERT-ED BER 24
CL BER CL 95 21 DUT BER CL BER 6 BER 1 BER 95 0 3 10 4 5 10 5 21a BERT BER 10 9 2 BER 8 GT/s BER 10 12 95 6 15 a) 1e12 BER 12.00 11.84 10.00 10.51 8.00 9.15 7.75 6.00 6.30 4.00 4.74 3.29 2.61 3.00 1.97 2.00 1.37 0.81 0.05 0.36 0.00 0 1 2 3 4 5 6 7 BER<1e-12 BER>1e-12 b) BER 3.0E-11 2.5E-11 2.0E-11 1.5E-11 1.0E-11 5.0E-11 0.0E+00 95 BER 6.25 2 1 9.9E-12 1.3E-11 1.6E-11 1.9E-11 2.2E-11 2.5E-11 9.5E-12 1.1E-111.2E-11 2.8E-11 1.4E-11 6.2E-12 4.9E-12 6.6E-128.1E-12 3.1E-12 1.0E-12 1.6E-122.1E-122.6E-123.1E-123.5E-123.9E-124.4E-12 0 1 2 3 4 5 6 7 図 21. a)ber とエラー数および測定ビット数の関係 b) 与えられた測定時間で達成可能な BER 25
22 BER J-BERT GUI RX BER 10 12 21a 6 15 10 13 16 BER DUT BER 21b (a) (b) 図 22. a)j-bert の積算ビット エラー結果と b) セットアップ画面 26
6. まとめ RX CEM Agilent Agilent J-BERT N5990A 301 LTSSM DUT N5990A 101 DUT Agilent PCI-SIG CEM Agilent 4 注記 : このアプリケーション ノートは CEMおよびPHYテスト仕様の暫定版に基づいています パラメータ値やテスト手順は変更される可能性があります 27
7. 付録 7.1. 機器 1 概要番号 / オプション数量 J-BERT BERT N4903B 1 12.5 Gb/s BERT N4903B-C13 1 RJ SJ BUJ RJ s-rj N4903B-J10 1 SSC N4903B-J11 1 ISI S.I. N4903B-J20 1 N4903B-J12 1 R 1 PRBS N4903B-002 1 R 1 N4903B-A01 1 R 1 N4916B-STD 1 N4916B N4903B N49156-010 1 N4880A 1 13 GHz DSAX91604A 1 N5990A-010 1 PCIe SEASIM N5990A-101 1 N5990A-301 1 SMA 25 ps 15443A 1 14 db 5X SMA J-P-J PSPL 5372-112 14 db 2 DC 50 khz 26.5 GHz N9398C 2 SMA-SMP N4235-61602 3 SMP SMA Pastenack PE9511 2 PCI-SIG CBB CLB PCI-SIG 1 National Semiconductor DS80PCI800EVK 1 MB 2 1. R 2. MB 表 2. 図 8 のテスト セットアップ用の機器 28
7.2. CEM 0.9 および PHY テスト仕様バージョン 0.5 に基づいた RX ストレス信号の仕様 パラメータ最小最大単位 Sig test Vpp 800 mv V RX-EH-BG 50 mv PCI_3_CARD PCI_3_8GB_MULTI_CTLE_ DFE_80ps_50mV T RX BH 8C 0.36 45 UI ps PCI_3_CARD PCI_3_8GB_MULTI_CTLE_ DFE_80ps_50mV R j 1.5 1.6 ps RMS PCI_3 0_RX_CAL PCIE_3_8G_Rx_Sj_CAL S 100 j MHz 12.5 14.5 ps PP PCI_3 0_RX_CAL PCIE_3_8G_Rx_Sj_CAL 2.1 GHz 14 15 mv PP 表 3. RX テスト用 PHY テスト仕様 7.3. TX イコライゼーションとプリセット PS DE C 1 0/24 1/24 2/24 3/24 4/24 5/24 6/24 7/24 8/24 C 1 0/24 1/24 2/24 3/24 4/24 5/24 0.0 0.0 0.0 0.8 0.0 1.6 0.0 2.5 0.0 3.5 0.0 4.7 0.0 6.0 0.0 7.6 0.0 9.5 0.0 0.8 1.6 2.5 3.5 4.7 6.0 7.6 9.5 0.8 0.0 0.8 0.8 0.9 1.7 1.0 2.3 1.2 3.9 1.3 5.3 1.6 6.8 1.9 8.8 0.8 1.6 2.5 3.5 4.7 6.0 7.6 9.5 1.6 0.0 1.7 0.9 1.9 1.9 2.2 3.1 2.5 4.4 2.9 6.0 3.5 8.0 1.6 2.5 3.5 4.7 6.0 7.6 9.5 2.5 0.0 2.8 1.0 3.1 2.2 3.5 3.5 4.1 5.1 4.9 7.0 2.5 3.5 4.7 6.0 7.6 9.5 3.5 0.0 3.9 1.2 4.4 2.5 5.1 4.1 6.0 6.0 3.5 4.7 6.0 7.6 9.5 4.7 0.0 5.3 1.3 6.0 2.9 7.0 4.9 4.7 6.0 7.6 9.5 6/24 6.0 0.0 6.8 1.6 8.0 3.5 6.0 7.6 9.5 表 4. 指定された TX イコライゼーション設定の一覧 29
プリセット番号 プリシュートディエンファシス Va/mV Vb/mV Vc/mV (db) Tol:±dB (db) Tol:±dB Vd=800 mv で P4 0 0 800 800 800 P1 0 3.5 1 800 534 534 P0 0 6 1.5 800 400 400 P9 3.5 1 0 534 534 800 P8 3.5 1 3.5 1 600 400 600 P7 3.5 1 6 1.5 640 320 480 P5 1.9 1 0 640 640 800 P6 2.5 1 0 600 600 800 P3 0 2.5 1 800 600 600 P2 0 4.4 1.5 800 480 480 表 5. プリセットのリスト 7.4. 参考資料 [1]PCIe 基本仕様リビジョン 3 [2]PCIe CEM 仕様リビジョン 3 [3]PCIe PHY テスト仕様リビジョン 3 [4] PCI Express rev. 3.0 のレシーバ ストレス テストで信号を正確に校正することに より 8 GT/s のデータ レートでの相互運用性を保証 Application Note カタログ 番号 5990-6599JAJP(http://cp.literature.agilent.com/litweb/pdf/5990-6599JAJP.pdf) [5]Digital Communications Test and Measurement; Dennis Derickson-Marcus Mueller; Prentice Hall [6]Total Jitter Measurement at Low Probability Levels, Using Optimized BERT Scan Method カタログ番号 5989-2933EN(http://cp.literature.agilent.com/litweb/pdf/5989-2933EN.pdf) 30
7.5. 用語集 AIC ASIC BER BERT BERT PG BUJ BW CBB CEM CL CLB CR CTLE DDJ DFE DM-SI DUT ED EH EQ EW EWG GUI HF ISI LF LTS LTSSM MOI MB PCI PCIe PCI-SIG PG PHY PLL PJ RJ RX Seasim SEG SIG SNR SigTest SJ TJ TX UI アドイン カード アプリケーション専用集積回路 ビット エラー比 ビット エラー レート テスタ ビット エラー レート テスタ パターン ジェネレータ 有界非相関ジッタ 帯域幅 コンプライアンス ベース ボード Card Electro-Mechanical(PCIeインタフェースを使用したアドイン カードおよびマザーボードの仕様を記述する PCI-SIG 規格 ) 信頼度レベル コンプライアンス ロード ボード クロック リカバリ 連続時間リニア イコライザ データ依存ジッタ デシジョン フィードバック イコライザ 差動モード正弦波干渉 被試験デバイス エラー ディテクタ アイの高さ イコライザ アイの幅 Electrical Work Group グラフィカル ユーザ インタフェース 高周波 符号間干渉 低周波 リンク トレーニング スイート リンク トレーニングおよびステータス ステート マシン Method of Implementation マザーボード Peripheral Component Interconnect PCI Express PCI Special Interest Group パターン ジェネレータ 物理層または物理層デバイス フェーズ ロック ループ 周期ジッタ ランダム ジッタ レシーバ 統計アイ解析シミュレータ Serial Enabling Group Special Interest Group S/N 比 シグナル テスト (TX 出力信号の信号解析または RX テスト信号の校正のために PCI-SIG からメンバに提供されるソフトウェア ) 正弦波ジッタ 全ジッタ トランスミッタ ユーザ インタフェース 31
www.agilent.co.jp/find/emailupdates-japan Agilent 契約販売店 www.agilent.co.jp/find/channelpartners PCI-SIG PCI Express PCIe PCI-SIG アジレント アドバンテージ サービスは お客様の機器のライフタイム全体にわたって お客様の成功を支援します また サービスの品質向上 サービス内容の充実 納期の短縮に継続的に取り組みます こうした取り組みは 機器の維持管理費の削減にも繋がると信じております このような修理 校正サービスに支えられたアジレント製品を購入後も安心してお使いください 機器およびサービスの管理の効率化に Infoline Web サービスもご活用いただけます 修理 校正サービスを通じて お客様のビジネスの成功に貢献できるよう努め エンジニアは専門知識を積極的にお客様に提供します www.agilent.co.jp/find/advantageservices www.agilent.co.jp www.agilent.co.jp/find/jbert www.agilent.co.jp/find/automation www.agilent.co.jp/find/berts www.agilent.co.jp/find/pci-express www.agilent.co.jp/quality アジレント テクノロジー株式会社本社 192-8510 東京都八王子市高倉町 9-1 計測お客様窓口 9:00-18:00 TEL 0120-421-345 (042-656-7832) FAX 0120-421-678 (042-656-7840) Email contact_japan@agilent.com 電子計測ホームページ www.agilent.co.jp Agilent Technologies, Inc. 2012 Published in Japan, July 20, 2012 5990-9208JAJP 0000-00DEP