リニア制御用IPS ｢F5064H｣

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1 F5064 IPS for inear Control 岩水守生 Morio Iwamizu 岩田英樹 ideki Iwata 岩本基光 Motomitsu Iwamoto 特集リニア制御用にハイサイド IPS(Intelligent Power Switch) とオペアンプとを一つのパッケージにした F5064 を開発した 本製品は, 電流検出に必要な高精度オペアンプを内蔵することで, 自動車電装品である ECU(Electronic Control Unit) の小型化に貢献する 出力段の MOSFET(Metal - Oxide - Semiconductor Field - Effect Transistor) を低オン抵抗化するために擬平面接合 QPJ(Quasi Plane Junction) 技術を適用した また, 第 3 世代 1.5 µm 自己分離プロセス技術を適用した IC 回路の微細化により, チップサイズを縮小し, 小型 SSOP - 20 パッケージに搭載できるようにした A high-side IPS (Intelligent Power Switch) and an operational amplifier have been combined into a single package to develop the F5064 used for linear controls. This product has been constructed with an internal high-precision operational amplifier which is needed for current detection, and contributes to the miniaturization of ECUs (Electronic Control Units) in automobiles. The output stage MOSFET (Metal-Oxide- Semiconductor Field-Effect Transistor) uses QPJ (Quasi Plane Junction) technology to achieve low on-resistance. Also, the smaller size of the IC circuit that utilizes 3rd generation 1.5 µm self-isolation process technology results in a smaller chip size that can be housed in a small SSOP-20 package. 415( 59 ) 1 まえがき 2 F5064 の概要 自動車電装分野では, 環境 安全 快適 をキーワードとする自動車電子制御システムの進化に拍車がかかっている その中で, オートマチックトランスミッションには, 快適性と燃費向上が求められ,6 速以上の多段化や CVT(Continuously Variable Transmission) 化と, ソレノイドバルブに流れる電流に応じてリニアに油圧が変更できるリニア制御が増加する傾向にある このリニア制御は, 負荷であるリニアソレノイドに流れる電流を, 高精度に検出する必要があり, 回路部品を搭載する ECU(Electronic Control Unit) の肥大化にもつながっている 富士電機は, 縦型の出力段 MOSFET(Metal - Oxide - Semiconductor Field - Effect Transistor) とそれ を制御し保護する回路とを一つのパッケージにした IPS (Intelligent Power Switch) を開発してきた 今回開発した IPS F5064 ( 図 ₁) は, リニア制御に必要な高精度電流検出用オペアンプを内蔵することで, 実装点数の低減による ECU の小型化と, 実装工数の削減に貢献できる製品である F5064 の外観を図 ₁ に, 回路ブロック図を図 ₂ に, リ ニア制御回路を図 ₃ に示す 最大定格, 電気的特性を表 ₁, 表 ₂ に示し, 論理表を表 ₃ に示す F5064 はソフト フィードバックタイプであり, 主な特徴は次の五つである 負荷電流を高精度に検出するオペアンプ内蔵 過電流, 過熱検出機能による負荷短絡保護機能内蔵 負荷状態 異常状態出力用ステータス端子内蔵 インダクタンス負荷でのターンオフ時の逆起電圧に 対する電圧クランプ回路内蔵により, インダクタンス 負荷の高速動作が可能 IN ST 過電圧検出 論理回路 VB 部電源 レルフトドライバ 負荷開放検出 過電流検出 ハイサイド IPS 部 検出 過熱検出 OUT GNDh VDD5 オペアンプ部 FB オペアンプ S+ S GNDs 図 ₁ F5064 の外観 図 ₂ F5064 の回路ブロック図

2 表 ₁ F5064 の絶対最大定格 (T a =25 ) 図 ₃ F5064 によるリニア制御回路 駆動回路内蔵のためマイクロコンピュータによる直接駆動が可能図 ₂ に示す電流検出用オペアンプ部とハイサイド IPS 部とは別々のチップで形成し, 一つのパッケージに搭載している 特集416( 60 ) VDD5(5 V) F5064 VB(13 V) 項目記号条件 定格最小最大 単位 IN ST 制御 保 回路 OUT オペアンプ部電源電圧 V DD5 DC V GNDs V FD リニア レ イド S+ 電圧 V S + DC V GNDs V S 電圧 V S DC V GNDs V FB + S+ S ント抵抗 FB 電圧 V FB DC V GNDs V 接合部温度 T j ハイサイド IPS 部 GND 電源電圧 V B1 DC V GNDh V V B2 250 ms 50 V 出力電流 I D 3 A 入力電圧 V IN DC V GNDh 0.3 V B V V B = OPEN V GNDh V ステータス電圧 V ST DC V GNDh V ステータス電流 I ST 5 ma 接合部温度 T j 保存温度 T STG F5064 の特徴 ₃.₁ 電流検出用オペアンプ電流検出用オペアンプのオフセット電圧, 温度ドリフト特性をはじめとする電気的特性について表 ₂ に示す F5064 は次の工夫によって広い温度範囲で高い電流検出精度を実現している 入力段に p 形 MOSFET を採用し, ゲートサイズの最適化を実施 バイアス回路に定 g m バイアス回路を用いて, ゲイン - 位相周波数特性の温度依存性を低減 パッケージ応力を考慮したチップレイアウトにすることで, 電気的特性のばらつきを低減 ₃.₂ ESD(Electrostatic Discharge) 耐量オペアンプ部の入力端子は, コントロールユニットのコネクタに接続されるため, 高い ESD 耐量が必要である 本製品では,₄.₁ 節で後述する低い動作抵抗で高いサージエネルギーを吸収できる VZD(Vertical Zener Diode) により,30 kv 以上 (150 pf/2,000 Ω) の ESD 耐量を確保している ₃.₃ 端子オープン時の出力オフ機能冗長設計として, オペアンプの入力端子部にプルダウン抵抗を内蔵することにより, 端子がオープンとなった場合に, 確実に出力をオフさせる機能を内蔵した ₃.₄ 過電流保護機能出力段 MOSFET に過大な電流が流れた場合に, システム, 負荷, 素子自身を保護するための過電流保護機能を搭 載している その動作例として,F5064 が過電流検出状態から電流発振モードに至るまでの動作波形を図 ₄ に示す F5064 では出力発振モード下でのピーク電流を 14 A 程度にクランプしており, 過大な電流が流れる異常状態においても, デバイスが発生するノイズを低く抑えている また, 本ピーク電流の低減により,ECU 配線の微細化およびワイヤハーネスの細線 軽量化に貢献できる 4 ウェーハプロセス ₄.₁ オペアンプ部通常, 抵抗やダイオードなどで構成した ESD 吸収回路により, 被保護デバイスの耐圧以下に ESD 電圧をクランプすることで, 高い ESD 耐量を得ることができる しかし, 横型の拡散ツェナーダイオードやポリシリコンツェナーダイオードでは, 構造上動作抵抗が大きい 高い ESD 耐量を得るには, チップサイズの増大といったデメリットがある 図 ₅ にオペアンプ部に使用している p 形 MOSFET と ESD 吸収用の縦型パワーツェナーダイオード (VZD) の断面構造図を示す 本プロセスでは表面から深い n 領域 (n-vzd) を n ウェルの拡散と同時に行い, 高濃度の p 基板近くまで拡散している これにより, 動作抵抗を下げて, アバランシェ開始電圧において pn 接合の空乏層を p 基板側に広げ, リーチスルー状態で耐圧を確保している ⑴ ₄.₂ ハイサイド IPS 部富士電機では従来から縦型の MOSFET を出力段とする IPS を供給してきた 今回, 従来 IPS のチップサイズの約 40% を占める出力段 MOSFET に, オン抵抗の低減が

3 表 ₂ F5064 の電気的特性 (T c =25 ) (1) オペアンプ部 項目記号条件 定格 最小標準値最大 単位 特集417( 61 ) DC ゲイン Avo 80 db GB 積 GBP 500 kz 位相余裕 θm 45 deg オフセット電圧 V os 4 4 mv オフセットドリフト TC 40 ~ µv/ 出力電圧範囲 ( 高 ) V oh 負荷 100 k Ω 4.8 V DD5 V 出力電圧範囲 ( 低 ) V ol 負荷 100 k Ω V GNDs V 立上りスルーレート SR V/µs 立下りスルーレート SR V/µs 消費電流 IDO 500 µa (2) ハイサイド IPS 部 項目記号条件 最小 定格 最大 単位 動作電源電圧 V B T j = 40 ~ V 静止電源電流 I B V B = 13 V,R = 10 Ω,V IN = 0 V 3 ma 入力しきい値電圧 V IN() V B = 13 V 3.5 V V IN() V B = 13 V 1.5 V 入力電流 I IN() V B = 13 V,V IN = 5 V µa オン抵抗 R DS(on)1 V B = 5 ~ 6 V,I = 1.25 A T j = 40 ~ Ω R DS(on)2 V B = 6 ~ 28 V,I = 1.25 A 0.12 Ω 出力リーク I O V B = 13 V 0.5 ma 過電流検出 I OC V B = 13 V 3 6 A 過熱検出 T trip V B = 13 V 過電圧検出 V OV V ターンオン時間 t on V B = 13 V,R = 10 Ω 120 µs ターンオフ時間 t off V B = 13 V,R = 10 Ω 40 µs V 負荷クランプ電圧 V B = 13 V,I = 1.25 A clamp V IN = 5 V, = 10 m (50 VB) (60 VB) V 負荷開放検出 R OPEN V B = 13 V,V IN = 0 V 6 36 k Ω 表 ₃ F5064 の論理表 正常動作 IN ST OUT 備考 Open 負荷開放検出 自己復帰 過電流検出 過熱検出 過電圧検出 出力発振モード自己復帰 自己復帰 自己復帰 500 s/div 条件 V CC =13 V, V IN =5 V, n ル MOSFET 負荷 用 V IN (5 V/div) V ST (5 V/div) I OUT (5 A/div) 可能な擬平面接合 (QPJ:Quasi Plane Junction) という ⑵ ウェーハプロセス技術を適用している さらに, 回路部に ⑶ は 1.5 µm ルールの自己分離技術を適用し, チップサイズの低減を行ったので紹介する 図 ₆ に F5064 と従来 IPS の, 出力段パワー MOSFET 図 ₄ F5064 が過電流検出から出力発振モードに至るまで の動作波形 に使用している縦型デバイス VDMOSFET(Vertical Diffused MOSFET) の断面構造を示す 富士電機では, オ

4 + 低耐圧 p 形 MOSFET パ ー ー イオード ア ード p + p + n ル n n ー n ル リー スルー n-vzd p + タ ル p 低耐圧 n ル MOS 低耐圧 p ル MOS ( バックゲート ) ( バックゲート ) n + n + p + p + p + n + p ル p ー p ー n タ ル ランド リー スルー がなる 図 ₅ 低耐圧 p 形 MOSFET および VZD の断面構造 VDMOS ( 電源接 ) 耐圧 n ル MOS ( バックゲート ) 耐圧 p ル MOS ( バックゲート ) n + n + p + p + p + n + ゲートゲート n オフセット p ル p ー p ル n タ ル n + p + n + n+ p + n + n+ p + n + p ル p ル n タ ル p ル 図 ₇ VDMOS ( 電源接 ) 主な回路用デバイスの断面構造 ゲート 0.5 特集418( 62 ) n + n + n + n + p + p ル p n タ ル 図 ₆ 出力段用 VDMOSFET の断面構造ン抵抗を改善するために,100 V 以上の高耐圧パワー MOSFET 向けに,QPJ 技術を確立している 今回, この QPJ 技術を耐圧 60 V の VDMOSFET にも適用できるように改良を加えることで,F5064 の低オン抵抗化を実現した QPJ の特徴は, 従来よりも p チャネルを低濃度で浅く間隔を狭めて配置することで平面に近い接合面となり, 表面での電界強度を緩和し耐圧を確保する点である これにより, オン抵抗と耐圧とのトレードオフが改善でき, 従来と同等の耐圧を確保したまま,R on A( 単位面積当たりのオン抵抗 ) を 25% 低減し, 低オン抵抗化を実現した 図 ₇に回路部の要素デバイスの一例を示す 要素デバイスには,1.5 µm ルールを適用するとともに,60 V 系中耐圧 n チャネル MOSFET にはダブル RESURF(REduced SURface Field) 構造を採用している 本デバイスは, 従来と比べ約 50% の小型化を実現した 号 ~ ~ 号 OUT VB IN ST GNDh S+ S FB VDD5 NC GNDs ( 単位 mm) 図 ₈ F5064 SSOP-20 パッケージ 5 パッケージパッケージには, 図 ₈ に示す SSOP - 20 パッケージを採用した アウターリードのはんだめっきには, 鉛フリーの SnAg めっきを用いている 6 あとがき本稿では, リニア制御に必要な高精度電流検出用オペアンプを IPS に内蔵することで, 高いリニア制御精度と

5 ECU の小型化に貢献できるリニア制御用 IPS を紹介した 今後富士電機では, さまざまな用途に対応できる IPS の 系列拡大と, さらなる低オン抵抗化への技術確立を推進し ていく所存である 岩水守生 半導体デバイスの開発に従事 現在, 富士電機シ ステムズ株式会社半導体事業本部半導体統括部 ディスクリート IC 技術部 参考文献 特集⑴ 熊谷直樹ほか. 自動車用自己分離型統合パワー IC 技術. 富士時報. 2003, vol.76, no.10, p ⑵ 徳西弘之ほか. パワー MOSFET SuperFAP - Gシリーズ とその適用効果. 富士時報. 2002, vol.75, no.10, p ⑶ 岩田英樹ほか. インテリジェントパワー MOSFET. 富士時報. 2008, vol.81, no.6, p ( 63 ) 岩田英樹 半導体デバイスの開発に従事 現在, 富士電機シ ステムズ株式会社半導体事業本部半導体統括部 ディスクリート IC 技術部 岩本基光 CMOS IC の開発に従事 現在, 富士電機システム ズ株式会社半導体事業本部半導体開発センターデ バイス開発部

6 * に されている および は, それぞれの が する または である があります