SMSC LAN8700 Datasheet

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1 注意 : この日本語版文書は参考資料としてご利用ください 最新情報は必ずオリジナルの英語版をご参照願います 10BASE-T/100BASE-TX 物理層トランシーバ 特長 シングルチップの 10Base-T/100Base-TX IEEE 準拠 Ethernet トランシーバ MII インターフェイスをサポート (KSZ8081MNX) RMII v1.2 インターフェイスをサポート (KSZ8081RNB) - MAC への 50 MH 参照クロック出力 オプションの 50 MHz 参照クロック入力 100Base-TX リピータとして Back-to-Back モードに対応 PHY レジスタを設定するための MDC/MDIO マネジメントインターフェイス プログラマブル割り込み出力 LED 出力によるリンク アクティビティ 速度のステータス表示 差動ペア用終端抵抗を内蔵 Baseline Wander 補正 HP Auto MDI/MDI-X によるストレートケーブル / クロスケーブル接続の検出 / 修正 ( オプションにより機能の有効化 / 無効化が可能 ) オートネゴシエーションにより最速のリンク速度 (10/100 Mbps) と全二重 / 半二重を自動的に選択 パワーダウンモードとパワーセーブモード LinkMD TDR ケーブル診断機能によるケーブルの異常検出 パラメトリック NAND ツリーをサポート - デバイス I/O と基板の間の接続異常を検出可能 HBM ESD 耐圧 : 6 kv 診断用ループバックモード 3.3 V 単電源 - VDD I/O オプション : 1.8 V 2.5 V 3.3 V コア電源用 1.2 V レギュレータを内蔵 32 ピン 5x5 mm QFN パッケージ 応用例 ゲームコンソール IP 電話 IP セットトップボックス IP TV LOM プリンタ 2017 Microchip Technology Inc. DS A_JP - p. 1

2 大切なお客様へ. 弊社は 大切なお客様が Microchip 社製品を最適にお使いになれるよう 文書の作成に最善の努力を尽くしています このため お客様のニーズにより的確にお応えできるよう継続的に文書の改善に努め 更新版をリリースする際に内容の見直しと充実を図って参ります 本書に関してご質問またはご意見がございましたら マーケティングコミュニケーション部宛てにメールでご連絡ください メールの宛先は です 皆様からのご意見をお待ちしております 最新のデータシート. 本書の最新版を入手するには 弊社ウェブサイトにご登録ください データシートのリビジョンは 各ページの欄外下隅に記載されている文書番号で確認できます 文書番号の最後の文字がリビジョン番号を表します ( 例 : DS A_JP であれば文書 DS _JP のリビジョン A) エラッタ. 現行のデバイスに対して データシートとの動作上の微妙な相違点と推奨回避策を説明したエラッタシートを発行する場合があります 弊社はデバイスや文書に関する問題を認識した時点でエラッタを発行します エラッタには該当するシリコンと文書のリビジョンを明記しています お使いのデバイス向けにエラッタシートが発行されているかどうかは以下で確認できます Microchip 社のウェブサイト : Microchip 社営業所 ( 本書の最後のページに記載 ) お問い合わせの際は お使いのデバイス シリコンとデータシートのリビジョン ( 文書番号を含む ) をお知らせください お客様向け通知システム. 弊社ウェブサイト ( でご登録になったお客様には 弊社の全製品に関する最新情報をお届けします DS A_JP - p Microchip Technology Inc.

3 目次 1.0 はじめに ピンの説明と設定 機能説明 レジスタの説明 動作特性 電気的特性 タイミング図 パッケージ情報 補遺 A: 改訂履歴 Microchip 社のウェブサイト お客様向け変更通知サービス カスタマサポート 製品識別システム Microchip Technology Inc. DS A_JP - p. 3

4 1.0 はじめに 1.1 概要 KSZ8081 は 標準の CAT-5 シールドなしツイストペア (UTP) ケーブルを介してデータを送受信するための単電源型 Ethernet 物理層トランシーバです KSZ8081 は高度に集積されたシステムソリューションです 本デバイスは 差動ペアのための終端抵抗と 1.2 V コアに給電するための低ノイズレギュレータを内蔵するため 基板のコストを削減すると共に 基板レイアウトを簡素化できます MII/RMII 準拠 Ethernet MAC プロセッサおよびスイッチに直接接続するために KSZ8081MNX は MII (Media Independent Interface) を提供し KSZ8081RNB は RMII (Reduced Media Independent Interface) を提供します これらのデバイスは 25 MHz 水晶振動子を使って全てのクロック (KSZ8081RNB の 50 MHz RMII 参照クロック出力を含む ) を生成します KSZ8081 は 製造結果と製品展開におけるシステムの改善とデバッグを容易にする診断機能を提供します パラメトリック NAND ツリーのサポートにより KSZ8081 I/O と基板の間の接続の異常を検出できます LinkMD TDR によるケーブル診断機能は LAN ケーブルの問題を検出します KSZ8081MNX と KSZ8081RNB は 32 ピンの鉛フリー QFN パッケージで提供しています 図 1-1: 機能ブロック図 MDC/ MDIO MANAGEMENT 10/100Mbps MII/RMII MAC MII/RMII 50MHz (KSZ8081RNB) REF_CLK KSZ8081MNX/ KSZ8081RNB ON-CHIP TERMINATION RESISTORS MAGNETICS RJ-45 CONNECTOR MEDIA TYPES: 10BASE-T 100BASE-TX XO XI 25MHz XTAL 22pF 22pF DS A_JP - p Microchip Technology Inc.

5 2.0 ピンの説明と設定 図 2-1: KSZ8081MNX 32 ピン QFN パッケージのピン配置 ( 上面 ) GND VDD_1.2 VDDA_3.3 RXM RXP TXM TXP XO XI REXT MDIO MDC RXD3/PHYAD0 RXD2/PHYAD1 RXD1/PHYAD2 RXD0/DUPLEX RST# LED1/SPEED LED0/NWAYEN CRS/CONFIG1 COL/CONFIG0 TXD3 TXD2 TXD PADDLE GROUND (ON BOTTOM OF CHIP) TXD0 TXEN TXC INTRP/NAND_TREE# RXER/ISO RXC/B-CAST_OFF RXDV/CONFIG2 VDDIO 表 2-1: ピンの説明 - KSZ8081MNX ピン番号 名称 バッファタイプ (Note 2-1) 概要 1 GND GND グランド 2 VDD_1.2 P 1.2 V コア V DD (KSZ8081MNX が供給 ) 2.2 µf と 0.1 µf のデカップリングコンデンサを介してグランドに接続 3 VDDA_3.3 P 3.3 V アナログ V DD 4 RXM I/O 物理層の受信または送信信号 (- 差動信号 ) 5 RXP I/O 物理層の受信または送信信号 (+ 差動信号 ) 6 TXM I/O 物理層の送信または受信信号 (- 差動信号 ) 7 TXP I/O 物理層の送信または受信信号 (+ 差動信号 ) 2017 Microchip Technology Inc. DS A_JP - p. 5

6 表 2-1: ピンの説明 - KSZ8081MNX ( 続き ) ピン番号 名称 バッファタイプ (Note 2-1) 概要 8 XO O 9 XI I 10 REXT I 11 MDIO Ipu/Opu 12 MDC Ipu 13 PHYAD0 Ipu/O 14 PHYAD1 Ipd/O 25 MHz 水晶振動子用のフィードバックオシレータまたは外部クロック源を使う場合 このピンは接続しません 水晶振動子 / オシレータ / 外部クロック入力 25 MHz ±50 ppm PHY 送信出力電流の設定このピンとグランドの間に 6.49 kω ( 精度 1%) の抵抗を接続します MII (Management Interface) データ I/O このピンは弱いプルアップ抵抗を持ち オープンドレインです このピンには外付けの 1.0 kω プルアップ抵抗が必要です MII クロック入力このクロックピンは MDIO データピンに同期します MII モード : MII 受信データ出力 [3] 設定モード : プルアップ / プルダウン値は リセットのディアサート時に PHYADDR[0] としてラッチされます 詳細は ストラップインオプション (KSZ8081MNX) を参照してください MII モード : MII 受信データ出力 [2] (Note 2-2) 設定モード : プルアップ / プルダウン値は リセットのディアサート時に PHYADDR[1] としてラッチされます 詳細は ストラップインオプション (KSZ8081MNX) を参照してください 15 RXD1/ PHYAD2 Ipd/O MII モード : MII 受信データ出力 [1] (Note 2-2) 設定モード : プルアップ / プルダウン値は リセットのディアサート時に PHYADDR[2] としてラッチされます 詳細は ストラップインオプション (KSZ8081MNX) を参照してください 16 RXD0/ DUPLEX Ipu/O MII モード : MII 受信データ出力 [0] (Note 2-2) 設定モード : プルアップ / プルダウン値は リセットのディアサート時に DUPLEX としてラッチされます 詳細は ストラップインオプション (KSZ8081MNX) を参照してください 17 VDDIO P 3.3 V 2.5 V 1.8 V デジタル V DD 18 RXDV/ CONFIG2 Ipd/O MII モード : MII 受信データ有効出力設定モード : プルアップ / プルダウン値は リセットのディアサート時に CONFIG2 としてラッチされます 詳細は ストラップインオプション (KSZ8081MNX) を参照してください 19 RXC/ B-CAST_OFF Ipd/O MII モード : MII 受信クロック出力設定モード : プルアップ / プルダウン値は リセットのディアサート時に B-CAST_OFF としてラッチされます 詳細は ストラップインオプション (KSZ8081MNX) を参照してください 20 RXER/ ISO Ipd/O MII モード : MII 受信エラー出力設定モード : プルアップ / プルダウン値は リセットのディアサート時に ISOLATE としてラッチされます 詳細は ストラップインオプション (KSZ8081MNX) を参照してください DS A_JP - p Microchip Technology Inc.

7 表 2-1: ピンの説明 - KSZ8081MNX ( 続き ) ピン番号 名称 バッファタイプ (Note 2-1) 概要 21 INTRP/ NAND_Tree# Ipu/Opu 割り込み出力 : プログラマブルな割り込み出力このピンは弱いプルアップ抵抗を持ち オープンドレインです このピンには外付けの 1.0 kω プルアップ抵抗が必要です 設定モード : プルアップ / プルダウン値は リセットのディアサート時に NAND Tree# としてラッチされます 詳細は ストラップインオプション (KSZ8081MNX) を参照してください 22 TXC Ipd/O MII モード : MII 送信クロック出力リセットのディアサート時に このピンは通常動作向けのプルダウン値をラッチする必要があります MAC 側がこのピンを HIGH にプルする場合の対応については レジスタ 16/ ビット [15] の説明を参照してください MAC 側がこのピンを HIGH にプルする事を防ぐため このピンには外付けのプルダウン抵抗を接続する事を推奨します 23 TXEN I MII モード : MII 送信イネーブル入力 24 TXD0 I MII モード : MII 送信データ入力 [0] (Note 2-4) 25 TXD1 I MII モード : MII 送信データ入力 [1] (Note 2-4) 26 TXD2 I MII モード : MII 送信データ入力 [2] (Note 2-4) 27 TXD3 I MII モード : MII 送信データ入力 [3] (Note 2-4) 28 COL/ CONFIG0 Ipd/O MII モード : MII コリジョン検出出力設定モード : プルアップ / プルダウン値は リセットのディアサート時に CONFIG0 としてラッチされます 詳細は ストラップインオプション (KSZ8081MNX) を参照してください 29 CRS/ CONFIG1 Ipd/O MII モード : MII キャリア検出出力設定モード : プルアップ / プルダウン値は リセットのディアサート時に CONFIG1 としてラッチされます 詳細は ストラップインオプション (KSZ8081MNX) を参照してください LED 出力 : プログラマブル LED0 出力設定モード : リセットのディアサート時に オートネゴシエーションイネーブル ( レジスタ 0h ビット [12]) としてラッチされます 詳細は ストラップインオプション (KSZ8081MNX) を参照してください LED0 ピンは レジスタ 1Fh のビット [5:4] を使って設定可能であり 以下の通りに定義されます LED Mode = [00] 30 LED0/ NWAYEN Ipu/O Link/Activity Pin State LED Definition No link High OFF Link Low ON Activity Toggle Blinking LED Mode = [01] Link Pin State LED Definition No link High OFF Link Low ON LED モード = [10] [11] は予約済み 2017 Microchip Technology Inc. DS A_JP - p. 7

8 表 2-1: ピンの説明 - KSZ8081MNX ( 続き ) ピン番号 名称 バッファタイプ (Note 2-1) 概要 LED 出力 : プログラマブル LED1 出力設定モード : リセットのディアサート時に 速度 ( レジスタ 0h ビット [13]) としてラッチされます 詳細は ストラップインオプション (KSZ8081MNX) を参照してください LED1 ピンは レジスタ 1Fh のビット [5:4] を使って設定可能であり 以下の通りに定義されます LED Mode = [00] 31 LED1/ SPEED Ipu/O Speed Pin State LED Definition 10Base-T High OFF 100Base-TX Low ON LED Mode = [01] Activity Pin State LED Definition No activity High OFF Activity Toggle Blinking LED モード = [10] [11] は予約済み 32 RST# Ipu デバイスリセット ( アクティブ LOW) PADDLE GND GND グランド Note 2-1 Note 2-2 Note 2-3 Note 2-4 P = 電源 GND = グランド I = 入力 O = 出力 I/O = 双方向 Ipu = 内部プルアップを備える入力 ( 値は 電気的特性 参照 ) Ipu/O = 電源投入 / リセット時は内部プルアップを備える入力 ( 値は 電気的特性 参照 ) それ以外の場合は出力ピン Ipd/O = 電源投入 / リセット時は内部プルダウンを備える入力 ( 値は 電気的特性 参照 ) それ以外の場合は出力ピン Ipu/Opu = 内部プルアップを備える入力 ( 値は 電気的特性 参照 ) と内部プルアップを備える出力 ( 値は 電気的特性 参照 ) NC = ピンはダイに未接続 RMII RX モード : RXD[1:0] ビットは 50 MHz RMII 参照クロックに同期します CRS_DV がアサートされている各クロック周期で PHY は再生された 2 ビットのデータを MAC へ送信します RMII TX モード : TXD[1:0] ビットは 50 MHz RMII 参照クロックに同期します TXEN がアサートされている各クロック周期で PHY は 2 ビットのデータを MAC から受信します MII TX モード : TXD[3:0] ビットは TXC に同期します TXEN がアサートされている時 TXD[3:0] は MAC からの有効データを示します TXEN がディアサートされてる時 TXD[3:0] は PHY に影響しません DS A_JP - p Microchip Technology Inc.

9 ストラップインオプション (KSZ8081MNX) ストラップインピンは リセットのディアサート時にラッチされます システムによっては 電源投入 / リセット時に MAC RMII 受信入力ピンが HIGH/LOW に駆動され その結果 RMII 信号で PHY ストラップインピンが意図しない HIGH/LOW 状態にラッチされる可能性があります この場合 ストラップインピンに外付けのプルアップ抵抗 (4.7 kω) またはプルダウン抵抗 (1.0 kω) を追加する事で 意図した通りの値が正しくラッチされるようにする必要があります 表 2-2: ストラップインオプション (KSZ8081MNX) ピン番号 ピン名 PHYAD2 PHYAD1 PHYAD0 タイプ (Note 2-1) Ipd/O Ipd/O Ipu/O ピン機能 PHYAD[2:0] はリセットのディアサート時にラッチされます この値は 0 ~ 7 の任意の値に設定できます ( 既定値は PHY アドレス 1 です ) PHY アドレス 0 は 既定値によりブロードキャスト PHY アドレスとして割り当てられますが B- CAST_OFF ストラップインピンを HIGH にプルするかレジスタ 16h のビット [9] に 1 を書き込んだ後に 一意の PHY アドレスとして割り当てる事ができます PHY アドレスビット [4:3] は 既定値により 00 に設定されます CONFIG[2:0] ストラップインピンは リセットのディアサート時にラッチされます CONFIG2 CONFIG1 CONFIG0 Ipd/O Ipd/O Ipd/O CONFIG[2:0] Mode 001 RMII 101 RMII back-to-back 000, , 110, 111 Reserved not used 20 ISO Ipd/O 31 SPEED Ipu/O 16 DUPLEX Ipu/O 30 NWAYEN Ipu/O 19 B-CAST_OFF Ipd/O 分離モードプルアップ = 有効プルダウン ( 既定値 ) = 無効リセットのディアサート時に このピンの値はレジスタ 0h のビット [10] にラッチされます 速度モード : プルアップ ( 既定値 ) = 100 Mbps プルダウン = 10 Mbps リセットのディアサート時に このピンの値は速度選択値としてレジスタ 0h のビット [13] にラッチされると共に オートネゴシエーションで宣言するサポート速度としてレジスタ 4h にもラッチされます 半二重 / 全二重モード : プルアップ ( 既定値 ) = 半二重プルダウン = 全二重リセットのディアサート時に このピンの値はレジスタ 0h のビット [8] にラッチされます NWay オートネゴシエーションイネーブルプルアップ ( 既定値 ) = オートネゴシエーションを有効にするプルダウン = オートネゴシエーションを無効にするリセットのディアサート時に このピンの値はレジスタ 0h のビット [12] にラッチされます PHY アドレス 0 のブロードキャスト OFF プルアップ = PHY アドレス 0 を一意の PHY アドレスとして設定するプルダウン ( 既定値 ) = PHYアドレス0をブロードキャストPHYアドレスとして設定するリセットのディアサート時に このピンの値はデバイスによってラッチされます NAND ツリーモード 21 NAND_Tree# Ipu/Opu プルアップ ( 既定値 ) = 無効プルダウン = 有効リセットのディアサート時に このピンの値はデバイスによってラッチされます Note 2-1 Ipu/O = 電源投入 / リセット時は内部プルアップを備える入力 ( 値は 電気的特性 参照 ) それ以外の場合は出力ピン Ipd/O = 電源投入 / リセット時は内部プルダウンを備える入力 ( 値は 電気的特性 参照 ) それ以外の場合は出力ピン Ipu/Opu = 内部プルアップを備える入力 ( 値は 電気的特性 参照 ) と内部プルアップを備える出力 ( 値は 電気的特性 参照 ) 2017 Microchip Technology Inc. DS A_JP - p. 9

10 図 2-2: KSZ8081RNB 32 ピン QFN パッケージのピン配置 ( 上面 ) GND VDD_1.2 VDDA_3.3 RXM RXP TXM TXP XO XI REXT MDIO MDC PHYAD0 PHYAD1 RXD1/PHYAD2 RXD0/DUPLEX RST# LED1/SPEED LED0/NWAYEN CONFIG1 CONFIG0 NC NC TXD PADDLE GROUND (ON BOTTOM OF CHIP) TXD0 TXEN NC INTRP/NAND_TREE# RXER/ISO REF_CLK/B-CAST_OFF CRS_DV/CONFIG2 VDDIO 表 2-3: ピンの説明 - KSZ8081RNB ピン番号ピン名タイプ (Note 2-1) ピン機能 1 GND GND グランド 2 VDD_1.2 P 1.2 V コア V DD (KSZ8081RNB が供給 ) 2.2 µf と 0.1 µf のデカップリングコンデンサを介してグランドに接続 3 VDDA_3.3 P 3.3 V アナログ V DD 4 RXM I/O 物理層の受信または送信信号 (- 差動信号 ) 5 RXP I/O 物理層の受信または送信信号 (+ 差動信号 ) 6 TXM I/O 物理層の送信または受信信号 (- 差動信号 ) 7 TXP I/O 物理層の送信または受信信号 (+ 差動信号 ) 8 XO O 9 XI I 10 REXT I 11 MDIO Ipu/Opu 12 MDC Ipu 13 PHYAD0 Ipu/O 25 MHz 水晶振動子用のフィードバックオシレータまたは外部クロック源を使う場合 このピンは接続しません 25 MHz モード : 25 MHz ±50 ppm 水晶振動子 / オシレータ / 外部クロック入力 50 MHz モード : 50 MHz ±50 ppm オシレータ / 外部クロック入力 PHY 送信出力電流の設定このピンとグランドの間に 6.49 kω ( 精度 1%) の抵抗を接続します MII データ I/O このピンは弱いプルアップ抵抗を持ち オープンドレインです このピンには外付けの 1.0 kω プルアップ抵抗が必要です MII クロック入力このクロックピンは MDIO データピンに同期します プルアップ / プルダウン値は リセットのディアサート時に PHYADDR[0] としてラッチされます 詳細は ストラップインオプション (KSZ8081RNB) を参照してください DS A_JP - p Microchip Technology Inc.

11 表 2-3: ピンの説明 - KSZ8081RNB ピン番号ピン名タイプ (Note 2-1) ピン機能 14 PHYAD1 Ipd/O RXD1/ PHYAD2 RXD0/ DUPLEX Ipd/O Ipu/O プルアップ / プルダウン値は リセットのディアサート時に PHYADDR[1] としてラッチされます 詳細は ストラップインオプション (KSZ8081RNB) を参照してください RMII モード : RMII 受信データ出力 [1] (Note 2-2) 設定モード : プルアップ / プルダウン値は リセットのディアサート時に PHYADDR[2] としてラッチされます 詳細は ストラップインオプション (KSZ8081RNB) を参照してください RMII モード : RMII 受信データ出力 [0] (Note 2-2) 設定モード : プルアップ / プルダウン値は リセットのディアサート時に DUPLEX としてラッチされます 詳細は ストラップインオプション (KSZ8081RNB) を参照してください 17 VDDIO P 3.3 V 2.5 V 1.8 V デジタル V DD CRS_DV/ CONFIG2 REF_CLK/ B-CAST_OFF RXER/ ISO INTRP/ NAND_Tree# Ipd/O Ipd/O Ipd/O Ipu/Opu RMII モード : RMII キャリア検出 / 受信データ有効出力設定モード : プルアップ / プルダウン値は リセットのディアサート時に CONFIG2 としてラッチされます 詳細は ストラップインオプション (KSZ8081RNB) を参照してください RMII モード : 25 MHz モード : このピンは MAC への 50 MHz RMII 参照クロック出力を提供します XI ( ピン 9) の説明も参照してください 50 MHz モード : このピンは接続しません XI ( ピン 9) の説明も参照してください 設定モード : プルアップ / プルダウン値は リセットのディアサート時に B-CAST_OFF としてラッチされます 詳細は ストラップインオプション (KSZ8081RNB) を参照してください RMII モード : RMII 受信エラー出力設定モード : プルアップ / プルダウン値は リセットのディアサート時に ISOLATE としてラッチされます 詳細は ストラップインオプション (KSZ8081RNB) を参照してください 割り込み出力 : プログラマブル割り込み出力このピンは弱いプルアップ抵抗を持ち オープンドレインです このピンには外付けの 1.0 kω プルアップ抵抗が必要です 設定モード : プルアップ / プルダウン値は リセットのディアサート時に NAND Tree# としてラッチされます 詳細は ストラップインオプション (KSZ8081RNB) を参照してください 22 NC このピンは未接続であり フローティングしたままにできます 23 TXEN I RMII 送信イネーブル入力 24 TXD0 I RMII 送信データ入力 [0] (Note 2-3) 25 TXD1 I RMII 送信データ入力 [1] (Note 2-3) 26 NC 27 NC このピンは未接続であり フローティングしたままにできます このピンは未接続であり フローティングしたままにできます 2017 Microchip Technology Inc. DS A_JP - p. 11

12 表 2-3: ピンの説明 - KSZ8081RNB ピン番号ピン名タイプ (Note 2-1) ピン機能 28 CONFIG0 Ipd/O 29 CONFIG1 Ipd/O プルアップ / プルダウン値は リセットのディアサート時に CONFIG0 としてラッチされます 詳細は ストラップインオプション (KSZ8081RNB) を参照してください プルアップ / プルダウン値は リセットのディアサート時に CONFIG1 としてラッチされます 詳細は ストラップインオプション (KSZ8081RNB) を参照してください LED 出力 : プログラマブル LED0 出力設定モード : リセットのディアサート時に オートネゴシエーションイネーブル ( レジスタ 0h ビット [12]) としてラッチされます 詳細は ストラップインオプション (KSZ8081RNB) を参照してください LED0 ピンは レジスタ 1Fh のビット [5:4] を使って設定可能であり 以下の通りに定義されます LED Mode = [00] Link/Activity Pin State LED Definition 30 LED0/ NWAYEN Ipu/O No link High OFF Link Low ON Activity Toggle Blinking LED Mode = [01] Link Pin State LED Definition No link High OFF Link Low ON LED モード = [10] [11] は予約済み LED 出力 : プログラマブル LED1 出力設定モード : リセットのディアサート時に 速度 ( レジスタ 0h ビット [13]) としてラッチされます 詳細は ストラップインオプション (KSZ8081RNB) を参照してください LED1 ピンは レジスタ 1Fh のビット [5:4] を使って設定可能であり 以下の通りに定義されます LED Mode = [00] Speed Pin State LED Definition 31 LED1/ SPEED Ipu/O 10Base-T High OFF 100Base-TX Low ON LED Mode = [01] Activity Pin State LED Definition No activity High OFF Activity Toggle Blinking LED モード = [10] [11] は予約済み 32 RST# Ipu デバイスリセット ( アクティブ LOW) PADDLE GND GND グランド Note 2-1 P = 電源 GND = グランド I = 入力 O = 出力 I/O = 双方向 Ipu = 内部プルアップを備える入力 ( 値は 電気的特性 参照 ) Ipu/O = 電源投入 / リセット時は内部プルアップを備える入力 ( 値は 電気的特性 参照 ) それ以外の場合は出力ピン DS A_JP - p Microchip Technology Inc.

13 Note 2-2 Note 2-3 Ipd/O = 電源投入 / リセット時は内部プルダウンを備える入力 ( 値は 電気的特性 参照 ) それ以外の場合は出力ピン Ipu/Opu = 内部プルアップを備える入力 ( 値は 電気的特性 参照 ) と内部プルアップを備える出力 ( 値は 電気的特性 参照 )NC = ピンはダイに未接続 RMII RX モード : RXD[1:0] ビットは 50 MHz RMII 参照クロックに同期します CRS_DV がアサートされている各クロック周期で PHY は再生された 2 ビットのデータを MAC へ送信します RMII TX モード : TXD[1:0] ビットは 50MHz RMII 参照クロックに同期します TXEN がアサートされている各クロック周期で PHY は再生された 2 ビットのデータを MAC から受信します 2017 Microchip Technology Inc. DS A_JP - p. 13

14 ストラップインオプション (KSZ8081RNB) ストラップインピンは リセットのディアサート時にラッチされます システムによっては MAC RMII 受信入力ピンが電源投入 / リセット時に HIGH/LOW に駆動され その結果 RMII 信号で PHY ストラップインピンが意図しない HIGH/LOW 状態にラッチされる可能性があります この場合 これらのストラップインピンに外付けのプルアップ抵抗 (4.7 kω) またはプルダウン抵抗 (1.0 kω) を追加する事で 意図した通りの値が正しくラッチされるようにする必要があります 表 2-4: ストラップインオプション ピン番号 ピン名 PHYAD2 PHYAD1 PHYAD0 タイプ (Note 2-1) Ipd/O Ipd/O Ipu/O ピン機能 PHYAD[2:0] はリセットのディアサート時にラッチされます この値は 0 ~ 7 の任意の値に設定できます ( 既定値は PHY アドレス 1 です ) PHY アドレス 0 は 既定値によりブロードキャスト PHY アドレスとして割り当てられますが B-CAST_OFF ストラップピンを HIGH にプルするかレジスタ 16h のビット [9] に 1 を書き込んだ後に 一意の PHY アドレスとして割り当てる事ができます PHY アドレスビット [4:3] は 既定値により 00 に設定されます CONFIG[2:0] ストラップインピンは リセットのディアサート時にラッチされます CONFIG2 CONFIG1 CONFIG0 Ipd/O Ipd/O Ipd/O CONFIG[2:0] Mode 001 RMII 101 RMII back-to-back 000, , 110, 111 Reserved not used bit 20 ISO Ipd/O 31 SPEED Ipu/O 16 DUPLEX Ipu/O 30 NWAYEN Ipu/O 19 B-CAST_OFF Ipd/O 分離モードプルアップ = 有効プルダウン ( 既定値 ) = 無効リセットのディアサート時に このピンの値はレジスタ 0h のビット [10] にラッチされます 速度モードプルアップ ( 既定値 ) = 100 Mbps プルダウン = 10 Mbps リセットのディアサート時に このピンの値は速度選択値としてレジスタ 0h のビット [13] にラッチされると共に オートネゴシエーションで宣言するサポート速度としてレジスタ 4h にもラッチされます 半二重 / 全二重モードプルアップ ( 既定値 ) = 半二重プルダウン = 全二重リセットのディアサート時に このピンの値はレジスタ 0h のビット [8] にラッチされます Nway オートネゴシエーションイネーブルプルアップ ( 既定値 ) = オートネゴシエーションを有効にするプルダウン = オートネゴシエーションを無効にするリセットのディアサート時に このピンの値はレジスタ 0h のビット [12] にラッチされます PHY アドレス 0 のブロードキャスト OFF プルアップ = PHY アドレス 0 を一意の PHY アドレスとして設定するプルダウン ( 既定値 ) = PHY アドレス 0 をブロードキャスト PHY アドレスとして設定するリセットのディアサート時に このピンの値はデバイスによってラッチされます NAND ツリーモード 21 NAND_Tree# Ipu/Opu プルアップ ( 既定値 ) = 無効プルダウン = 有効リセットのディアサート時に このピンの値はデバイスによってラッチされます Note 2-1 Ipu/O = 電源投入 / リセット時は内部プルアップを備える入力 ( 値は 電気的特性 参照 ) それ以外の場合は出力ピン Ipd/O = 電源投入 / リセット時は内部プルダウンを備える入力 ( 値は 電気的特性 参照 ) それ以外の場合は出力ピン Ipu/Opu = 内部プルアップを備える入力 ( 値は 電気的特性 参照 ) と内部プルアップを備える出力 ( 値は 電気的特性 参照 ) DS A_JP - p Microchip Technology Inc.

15 3.0 機能説明 BASE-T/100BASE-TX トランシーバ KSZ8081 は単電源 (3.3 V) の高速 Ethernet トランシーバです 本デバイスは IEEE 仕様に完全準拠します また 差動ペアのための終端抵抗と 1.2 V コアに給電するためのレギュレータを内蔵するため 基板のコストを削減すると共に 基板レイアウトを簡素化できます Copper メディアサイドでは KSZ8081 は 10BASE-T と 100BASE-TX によるデータの送受信をサポートします ( 標準 CAT-5 シールドなしツイストペア (UTP) ケーブルを使用 ) また ストレートケーブルとクロスケーブルを自動的に識別して対応する HP Auto MDI/MDI X をサポートします MAC プロセッサ側では MII および RMII 準拠 Ethernet MAC プロセッサおよびスイッチに直接接続するために KSZ8081MNX は MII (Media Independent Interface) を提供し KSZ8081RNB は RMII (Reduced Media Independent Interface) を提供します MIIM (MII management) バスオプションは KSZ8081 の制御およびステータスレジスタへの完全なアクセスを MAC プロセッサに提供します また 割り込みピンを備えるため プロセッサから PHY ステータスの変化をポーリングする必要はありません 本書において は KSZ8081MNX と KSZ8081RNB の両方のデバイスを指す意味で使います BASE-TX 送信 100BASE-TX 送信機能はパラレルからシリアルへの変換 4B/5B エンコード スクランブル NRZ から NRZI への変換 MLT3 エンコード / 送信を実行します 回路はパラレル - シリアル変換で始まります これは MAC からの MII データを 125 MHz のシリアルビットストリームに変換します 次に データおよび制御ストリームが 4B/5B コーディングに変換され その後にスクランブラが続きます シリアルに変換されたデータは NRZ から NRZI フォーマットへ変換された後に MLT3 電流出力で送信されます 出力電流は 外付けの 6.49 kω (1%) 抵抗によって 1:1 の変圧比に設定されます 出力信号は 4 ns (typ.) の立ち上がり / 立ち下がり時間を有し 振幅バランス オーバーシュート タイミングジッタに関する ANSI TP-PMD 規格に適合します 波形整形した 10BASE-T 出力も 100BASE-TX トランスミッタに組み込まれています BASE-TX 受信 100BASE-TX レシーバ機能は適応型イコライズ DC リカバリ MLT3 から NRZI への変換 データ / クロックリカバリ NRZI から NRZ への変換 デスクランブル 4B/5B デコード シリアルからパラレルへの変換を実行します 受信側は ツイストペアケーブルの符号間干渉 (ISI) を補償するためのイコライザフィルタで始まります 振幅損失と位相歪みはケーブル長によって変化するため 性能を最適化するにはイコライザの特性を調整する必要があります 本回路の可変イコライザは 受信信号強度を既知のケーブル特性に対して比較する事で初期の推定を行い 最適に自己調整します 自己調整を継続的に実行する事で 温度等の環境条件の変化に対応します イコライザで処理された信号は DC リカバリおよびデータ変換ブロックを経由します DC リカバリ回路は Baseline Wander の影響を補償する事でダイナミックレンジを向上させます 差動データ変換回路は MLT3 フォーマットを NRZI へ変換し戻します スライスするしきい値も適応型です クロックリカバリ回路は NRZI 信号のエッジから 125 MHz クロックを抽出します この再生されたクロックを使って NRZI 信号を NRZ フォーマットへ変換します この信号はデスクランブラを経由して 45/4B デコーダへ伝送されます 最後に NRZ シリアルデータが MII フォーマットへ変換され MAC への入力データとして提供されます スクランブラ / デスクランブラ (100BASE-TX のみ ) スクランブラは 送信信号のパワースペクトルを拡散させる事で電磁干渉 (EMI) と Baseline Wander を低減します デスクランブラはスクランブルされた信号を再生します BASE-T 送信 10BASE-T ドライバは 100BASE-TX ドライバに組み込まれており 同じパルストランスを使って送信します ドライバは内部で波形整形とプリエンファシスを実行し 2.5 V ピーク (typ.) の振幅で 10BASE-T 信号を出力します 全て 1 のマンチェスタエンコード信号で駆動した場合 10BASE-T 信号の高調波成分は基本周波数成分の -27 db を下回ります 2017 Microchip Technology Inc. DS A_JP - p. 15

16 BASE-T 受信 受信側では 入力バッファとレベル検出スケルチ回路を使います 差動入力レシーバ回路と位相ロックループ (PLL) は デコーディング機能を実行します マンチェスタエンコーディングされたデータストリームは クロック信号と NRZ データに分離されます スケルチ回路は 400 mv 未満の低レベル信号または幅の短いパルスを取り除く事で RXP および RXM 入力ノイズによるデコーダの誤トリガを防ぎます 入力がスケルチリミットを超えると PLL は受信信号を追跡し はデータフレームをデコードします 受信クロックは アイドル期間中 ( データを受信してから次のデータを受信するまでの間 ) も動作を維持します SQE およびジャバー機能 (10BASE-T のみ ) 10BASE-T 動作では 各フレームの送信後に COL ピンで短いパルスが出力されます この SQE テストは 10BASE- T 送受信経路を検査するために必要です 送信イネーブル (TXEN) の HIGH 状態が 20 ms より長く持続すると ( ジャバーの発生 ) 10BASE-T トランスミッタは無効になり COL ピンは HIGH にアサートされます その後 TXEN が LOW に駆動されて LOW 状態が 250 ms より長く持続すると 10BASE-T トランスミッタは再び有効になり COL ピンはディアサートされます (LOW に戻ります ) PLL クロックシンクロナイザ は システムのタイミング制御に使う全ての内部および外部クロックを 外部の 25 MHz 水晶振動子 オシレータ 参照クロックのいずれから生成します KSZ8081RNB を RMII 50 MHz クロックモードで使う場合 これらのクロックは外部 50 MHz オシレータまたはシステムクロックから生成します オートネゴシエーション はオートネゴシエーションプロトコル (IEEE 仕様書の Clause 28 で定義 ) に準拠しています オートネゴシエーションにより UTP ( シールドなしツイストペア ) で接続されたリンクパートナー同士は 互いに共通する最速の動作モードを選択できます オートネゴシエーション中に リンクパートナー同士は UTP リンクを介して互いに自分の機能を宣言し合い 自分の機能とパートナーから受信した機能を比較します そして 双方で共通する最速の通信速度と全二重 / 半二重の組み合わせを動作モードとして選択します 下の表に 動作モード ( 速度と全二重 / 半二重の組み合わせ ) を 速度 ( 優先度 ) の高い順番に示します 優先順位 1: 100BASE-TX/ 全二重 優先順位 2: 100BASE-TX/ 半二重 優先順位 3: 10BASE-T/ 全二重 優先順位 4: 10BASE-T/ 半二重オートネゴシエーションが非サポートである場合 または のリンクパートナーがオートネゴシエーションをバイパスするよう設定されている場合 はレシーバでの信号を観察する事によって動作モードを設定します これは並列検出 (parallel detection) と呼びます これにより は オートネゴシエーションのアドバタイズプロトコルが存在しない場合に固定された信号プロトコルをリッスンする事によってリンクを確立できます オートネゴシエーションは ハードウェア (NWAYEN( ピン 42) のストラップ ) またはソフトウェア ( レジスタ 0h ビット [12]) により有効にできます 既定値により オートネゴシエーションは電源投入後またはハードウェアリセット後に有効になります その後 レジスタ 0h/ ビット [12] を使ってオートネゴシエーションを有効または無効にできます オートネゴシエーションを無効にした場合 速度はレジスタ 0h のビット [13] で設定し 全二重 / 半二重はレジスタ 0h のビット [8] で設定します オートネゴシエーションのリンクアッププロセスを図 3-1 に示します DS A_JP - p Microchip Technology Inc.

17 図 3-1: オートネゴシエーションのフローチャート START AUTO-NEGOTIATION FORCE LINK SETTING NO PARALLEL OPERATION YES BYPASS AUTO-NEGOTIATION AND SET LINK MODE ATTEMPT AUTO- NEGOTIATION LISTEN FOR 100BASE-TX IDLES LISTEN FOR 10BASE-T LINK PULSES NO JOIN FLOW LINK MODE SET? YES LINK MODE SET 3.2 MII インターフェイス (KSZ8081MNX のみ ) MII (Media Independent Interface) は IEEE 仕様に準拠します MII は MII PHY と MAC の間の共通インターフェイスを提供します MII の主な特長は以下の通りです ピンは 15 本です ( データ送信用に 6 本 データ受信用に 7 本 キャリアおよびコリジョン検出用に 2 本を使用 ) 10 Mbps と 100 Mbps のデータレートを全二重と半二重の両方でサポートします データの送信と受信は独立しています ( それぞれ異なる信号グループに属します ) 送信データと受信データは それぞれ 4 ビット幅 (1 ニブル ) です 既定値により KSZ8081MNX は電源投入後またはハードウェアリセット後に 以下により MII モードに設定されます 25 MHz 水晶振動子が XI および XO( ピン 9 および 8) に接続されるか 外部 25 MHz クロック源 ( オシレータ ) が XI に接続される CONFIG[2:0] ストラップピン ( ピン 18/29/28) が 000 ( 既定値 ) に設定される 2017 Microchip Technology Inc. DS A_JP - p. 17

18 3.2.1 MII 信号の定義 表 3-1 に MII 信号の定義を示します 詳細は IEEE 仕様書の Clause 22 を参照してください 表 3-1: MII 信号の定義 MII 信号名 方向 (PHY を基準とする KSZ8081MNX 信号 ) 方向 (MAC を基準とする ) 概要 TXC 出力入力 送信クロック 10 Mbps では 2.5 MHz 100 Mbps では 25 MHz TXEN 入力 出力 送信イネーブル TXD[3:0] 入力 出力 送信データ [3:0] RXC 出力入力 受信クロック 0 Mbps では 2.5 MHz 100 Mbps では 25 MHz RXDV 出力 入力 受信データ有効 RXD[3:0] 出力 入力 受信データ [3:0] RXER 出力 入力 ( または不要 ) 受信エラー CRS 出力 入力 キャリア検出 COL 出力 入力 コリジョン検出 送信クロック (TXC) TXC は PHY によって供給されます TXC は TXEN と TXD[3:0] にタイミング基準を提供するための連続したクロックです TXC の周波数は 10 Mbps 動作で 2.5 MHz であり 100 Mbps 動作で 25 MHz です 送信イネーブル (TXEN) TXEN 信号は MAC が送信のために TXD[3:0] 上で 4 ビットを出力中である事を示します TXEN はプリアンブルの最初の 4 ビットに同期してアサートされ 送信する全ての 4 ビットが MII 上に出力されるまでアサートされたままです TXEN は フレームの最後の 4 ビットの後の最初の TXC の前にディアサートされます TXEN は TXC に同期して遷移します 送信データ [3:0] (TXD[3:0]) TXD[3:0] は TXC に同期して遷移します TXEN がアサートされている時 TXD[3:0] は PHY の送信データとして受け入れられます TXEN がディアサートされている時 TXD[3:0] は 00 です ( アイドルである事を示す ) TXEN がディアサートされている時 00 以外の TXD[3:0] 値は PHY によって無視されます 受信クロック (RXC) RXC は RXDV RXD[3:0] RXER にタイミング基準を提供します 10 Mbps モードの場合 RXC はキャリアがアクティブな時にラインから再生されます ラインがアイドルの時またはリンクがダウンしている時 RXC は PHY の参照クロックから生成されます 100 Mbps モードの場合 RXC はラインから連続的に再生されます リンクがダウンしている時 RXC は PHY の参照クロックから生成されます RXC の周波数は 10 Mbps 動作で 2.5 MHz であり 100 Mbps 動作で 25 MHz です 受信データ有効 (RXDV) RXDV は PHY により駆動されます この信号は PHY が RXD[3:0] 上で再生およびデコードされた 4 ビットを出力中である事を示します 10 Mbps モードの場合 RXDV は SFD (Start-of-Frame Delimiter) の最初の 4 ビットでアサートされ フレームの最後までアサートされます 100 Mbps モードの場合 RXDV はプリアンブルの最初の 4 ビットからフレームの最後の 4 ビットまでアサートされます RXDV は RXC に同期して遷移します DS A_JP - p Microchip Technology Inc.

19 3.2.7 受信データ [3:0] (RXD[3:0]) RXD[3:0] は RXC に同期して遷移します RXDV がアサートされている各クロック周期では 再生されたデータの 4 ビットが RXD[3:0] によって PHY から転送されます 受信エラー (RXER) RXER は PHY から転送中のフレーム内でシンボルエラー ( 例 : PHY は検出できても MAC サブレイヤには検出できないコーディングエラー ) が検出された事を示すために RXC の 1 または複数周期でアサートされます RXER は RXC に同期して遷移します RXDV がディアサートされている時 RXER は MAC に影響しません キャリア検出 (CRS) CRS は以下のようにアサート / ディアサートされます 10 Mbps モードの場合 CRS は有効プリアンブルの受信に基づいてアサートされ EOF (End-Of-Frame) マーカーの受信に基づいてディアサートされます 100 Mbps モードの場合 CRS はストリーム開始 (Start-of-Stream) デリミッタまたは /J/K シンボルペアが検出された時にアサートされ ストリーム終了 (End-of-Stream) デリミッタまたは /T/R シンボルペアが検出された時にディアサートされます 加えて IDLE シンボルが /T/R なしで受信された場合 PMA レイヤは CRS をディアサートします コリジョン (COL) COL は 半二重モードにおいてトランスミッタとレシーバがライン上で同時にアクティブになった時にアサートされます これにより PHY への伝送中にコリジョンが発生した事を MAC に知らせます COL は RXC に同期して遷移します MII 信号接続図 KSZ8081MNX MII と MAC の間のピン接続を図 3-2 に示します 図 3-2: KSZ8081MNX MII インターフェイス TXC TX_EN TXD[3:0] TXC TX_EN TXD[3:0] RXC RXDV RXD[3:0] RXER RXC RXDV RXD[3:0] RXER CRS COL CRS COL 2017 Microchip Technology Inc. DS A_JP - p. 19

20 3.3 RMII データインターフェイス (KSZ8081RNB のみ ) RMII (Reduced Media Independent Interface) は少ピン型の MII (Media Independent Interface) を規定します RMII は 物理層および MAC 層デバイスの間の共通インターフェイスを提供します RMII の主な特長は以下の通りです ピンは 8 本です ( データ送信用に 3 本 データ受信用に 4 本 50 MHz 参照クロック用に 1 本を使用 ) 10 Mbps と 100 Mbps のデータレートを全二重と半二重の両方でサポートします データの送信と受信は独立しています ( それぞれ異なる信号グループに属します ) 送信データと受信データは それぞれ 2 ビット幅 (1 双ビット (dibit)) です RMII - 25 MHz クロックモード KSZ8081RNB は電源投入後またはハードウェアリセット後に 以下により RMII - 25 MHz クロックモードに設定されます 25 MHz 水晶振動子が XI および XO( ピン 9 および 8) に接続されるか 外部 25 MHz クロック源 ( オシレータ ) が XI に接続される CONFIG[2:0] ストラップピン ( ピン 18/29/28) が 001 に設定される レジスタ 1Fh のビット [7] が 0 既定値 (25 MHz クロックモードを選択 ) に設定される RMII - 50 MHz クロックモード KSZ8081RNB は電源投入後またはハードウェアリセット後に 以下により RMII - 50 MHz クロックモードに設定されます 外部 50 MHz クロック源 ( オシレータ ) が XI ( ピン 9) に接続される CONFIG[2:0] ストラップピン ( ピン 18/29/28) が 001 に設定される レジスタ 1Fh のビット [7] が 1 (50 MHz クロックモードを選択 ) に設定される RMII 信号の定義 表 3-2 に RMII 信号の定義を示します 詳細は RMII 仕様書 v1.2 を参照してください 表 3-2: RMII 信号の定義 RMII 信号名 方向 (PHY を基準とする KSZ8081MNX 信号 ) 方向 (MAC を基準とする ) 概要 TXC 出力入力 送信クロック 10 Mbps では 2.5 MHz 100 Mbps では 25 MHz TXEN 入力 出力 送信イネーブル TXD[3:0] 入力 出力 送信データ [3:0] RXC 出力入力 受信クロック 10 Mbps では 2.5 MHz 100 Mbps では 25 MHz RXDV 出力 入力 受信データ有効 RXD[3:0] 出力 入力 受信データ [3:0] 参照クロック (REF_CLK) REF_CLK は TXEN TXD[1:0] CRS_DV RXD[1:0] RX_ER 向けにタイミング基準を提供するための連続的な 50 MHz クロックです 25 MHz クロックモードの場合 KSZ8081RNB は 50 MHz RMII REF_CLK を生成し REF_CLK ( ピン 19) で MAC に向けて出力します 50 MHz クロックモードの場合 KSZ8081RNB は MAC またはシステム基板から 50 MHz RMII REF_CLK を取り込み (XI ( ピン 9) を使用 ) REF_CLK ( ピン 19) は未接続のままにします DS A_JP - p Microchip Technology Inc.

21 3.3.5 送信イネーブル (TXEN) TXEN 信号は MAC が送信のために TXD[1:0] 上で双ビット (dibit) を出力中である事を示します TXEN はプリアンブルの最初の双ビットに同期してアサートされ 送信する全ての双ビットが RMII 上に出力されるまでアサートされたままです TXEN は フレームの最後の双ビットの後の最初の REF_CLK の前にディアサートされます TXEN は REF_CLK に同期して遷移します 送信データ [1:0] (TXD[1:0]) TXD[1:0] は REF_CLK に同期して遷移します TXEN がアサートされている時 PHY は TXD[1:0] の送信を許可します TXEN がディアサートされている時 TXD[1:0] は 00 です ( アイドルである事を示す ) TXEN がディアサートされている時 00 以外の TXD[1:0] 値は PHY によって無視されます キャリア検出 / 受信データ有効 (CRS_DV) PHY は 受信媒体がアイドル中ではない時に CRS_DV をアサートします キャリアが検出されると CRS_DV はクロックに対して非同期にアサートされます これは 10 Mbps モードでスケルチがリミットを超えた時と 100 Mbps モードで 10 ビットの中に連続しない 2 個の 0 が検出された時に発生します キャリアが検出されないと CRS_DV はディアサートされます キャリア検出基準が満たされている間は フレームの最初の再生された双ビットから最後の再生された双ビットまで DRS_DV はアサートされたままです DRS_DV は 最後の双ビットの後の最初の REF_CLK の前にディアサートされます RXD[1:0] 上のデータは CRS_DV がアサートされた後に有効と見なされます しかし CRS_DV のアサートは REF_CLK に対して非同期であるため RXD[1:0] 上のデータは受信信号が適切にデコードされるまで 00 です 受信データ [1:0] (RXD[1:0]) RXD[1:0] は REF_CLK に同期して遷移します CRS_DV がアサートされている各クロック周期では 再生されたデータの双ビットが RXD[1:0] によって PHY から転送されます CRS_DV がディアサートされている時 RXD[1:0] は 00 です ( アイドルである事を示す ) CRS_DV がディアサートされている時 00 以外の RXD[1:0] 値は PHY によって無視されます 受信エラー (RXER) RXER は PHY から転送中のフレーム内でシンボルエラー ( 例 : PHY は検出できても MAC サブレイヤには検出できないコーディングエラー ) が検出された事を示すために REF_CLK の 1 または複数周期でアサートされます RXER は REF_CLK に同期して遷移します CRS_DV がディアサートされている時 RXER は MAC に影響しません コリジョン検出 (COL) MAC は TXEN と CRS_DV から MII の COL 信号を生成します RMII 信号接続図 25 MHz クロックモード向けの KSZ8081RNB RMII ピンと MAC の間の接続を図 3-3 に示します 50 MHz クロックモード向けの接続を図 3-4 に示します 2017 Microchip Technology Inc. DS A_JP - p. 21

22 図 3-3: KSZ8081RNB RMII インターフェイス (25 MHz クロックモード ) KSZ8081RNB RMII MAC CRS_DV RXD[1:0] RXER CRS_DV RXD[1:0] RX_ER TXEN TXD[1:0] TX_EN TXD[1:0] REF_CLK REF_CLK XO XI 25MHz XTAL 22pF 22pF 図 3-4: KSZ8081RNB RMII インターフェイス (50 MHz クロックモード ) KSZ8081RNB RMII MAC CRS_DV RXD[1:0] RXER CRS_DV RXD[1:0] RX_ER TXEN TXD[1:0] TX_EN TXD[1:0] REF_CLK XI 50MHz OSC DS A_JP - p Microchip Technology Inc.

23 3.4 Back-to-Back モード Mbps Copper Repeater 2 個の デバイスを互いに接続する事で 100BASE-TX Copper Repeater を構成できます 図 3-5: 2 個の を使った Copper Repeater RXP/RXM RxD TXP/TXM (COPPER MODE) TxD XI 25MHz/ 50MHz OSC XI TXP/TXM (COPPER MODE) TxD RXP/RXM RxD MII Back-to-Back モード (KSZ8081MNX のみ ) このモードでは 2 個の KSZ8081MNX を互いに接続する事で完全な 100 Mbps Copper Repeater ソリューションを提供します これらの KSZ8081MNX は 電源投入後またはリセット後に 以下によって MII Back-to-Back モードに設定されます CONFIG[2:0] ストラップピン ( ピン 18/29/28) が 110 に設定される 共通の 25 MHz 参照クロックが両方の KSZ8081MNX の XI ( ピン 9) に接続される MII 信号の接続を表 3-3 に示します 表 3-3: MII Back-to-Back モード向けの MII 信号接続 (100BASE-TX Copper Repeater) KSZ8081MNX (100BASE-TX Copper) デバイス 1 KSZ8081MNX (100BASE-TX Copper) デバイス 2 ピン名 ピン番号 ピンタイプ ピン名 ピン番号 ピンタイプ RXDV 18 出力 TXEN 23 入力 RXD3 13 出力 TXD3 27 入力 RXD2 14 出力 TXD2 26 入力 RXD1 15 出力 TXD1 25 入力 RXD0 16 出力 TXD0 24 入力 TXEN 23 入力 RXDV 18 出力 TXD3 27 入力 RXD3 13 出力 TXD2 26 入力 RXD2 14 出力 TXD1 25 入力 RXD1 15 出力 TXD0 24 入力 RXD0 16 出力 2017 Microchip Technology Inc. DS A_JP - p. 23

24 3.5 MIIM (MII Management) インターフェイス は IEEE MIIM インターフェイス (MDIO (Management Data Input/Output) インターフェイスとも呼ぶ ) をサポートします このインターフェイスを使う事で 上位層デバイス (MACプロセッサ等) はKSZ8081MNX/ RNB のステートを監視および制御できます MIIM 対応の外部デバイスを使って PHY ステータスの読み出しまたは PHY の設定 ( もしくはその両方 ) を行います MIIM インターフェイスの詳細は IEEE 仕様書の Clause に記載されています MIIM インターフェイスは以下により構成されます クロックライン (MDC) とデータライン (MDIO) を組み合わせた物理接続 先に述べた物理的な接続によって全体に動作する固有プロトコル : 外部のコントローラが 1 つ以上の PHY デバイスと通信する事を可能にします 一連の 16 ビット MDIO レジスタ : レジスタ [0:8] は 機能が IEEE 仕様によって定義されている標準レジスタです その他のレジスタは拡張機能向けに提供されます 詳細は レジスタマップ を参照してください 既定値として は一意の PHY アドレス (1 ~ 7) とブロードキャスト PHY アドレス (0) をサポートします 後者は IEEE 仕様によって定義され 複数の デバイスを同時に読み書きするために使える他 1 つの デバイスを読み書きするためにも使えます オプションにより PHY アドレス 0 は ブロードキャストアドレスとして使うのではなく 一意の PHY アドレスとして割り当てる事ができます これは ハードウェア (B-CAST_OFF( ピン 19) ストラップピン ) またはソフトウェア ( レジスタ 16h のビット [9]) により変更できます 一意の PHY アドレス 0 ~ 7 は PHYAD[2:0] ストラップピンを使って各 に割り当てます MIIM インターフェイスは 最大 10 MHz の MAC クロックで動作可能です 表 3-4 に の MIIM フレームフォーマットを示します 表 3-4: の MIIM フレームフォーマット プリアンブル 3.6 割り込み (INTRP) フレーム開始 INTRP ( ピン 21) はオプションの割り込み信号です この信号は PHY レジスタのステータスが更新された事を外部コントローラに知らせるために使います レジスタ 1Bh のビット [15:8] は INTRP 信号をアサートする条件を有効または無効にするための割り込み制御ビットです レジスタ 1Bh のビット [7:0] は 発生した割り込み条件を示すための割り込みステータスビットです これらの割り込みステータスビットは レジスタ 1Bh の読み出し後にクリアされます レジスタ 1Fh のビット [9] は 割り込みレベルをアクティブ HIGH またはアクティブ LOW に設定します 既定値はアクティブ LOW です MIIM バスオプションは の制御およびステータスレジスタへの完全なアクセスを MAC プロセッサに提供します 割り込みピンを使う事で ステータスの変化を検出するためにプロセッサが PHY をポーリングする必要はなくなります 3.7 HP Auto MDI/MDI-X 読み書き OP コード PHY アドレスビット [4:0] レジスタアドレスビット [4:0] HP Auto MDI/MDI-X コンフィグレーションにより とリンクパートナーの間の接続にストレートケーブルとクロスケーブルのどちらを使うかべきか判断する必要がなくなります この機能により KSZ8081MNX/ RNB は MDI または MDI-X モード中のリンクパートナーとの接続用にどちらのタイプのケーブルでも使えます この自動検出機能は リンクパートナーからの送信 / 受信ペアを検出すると共に 送信 / 受信ペアを適切に KSZ8081MNX/ RNB に割り当てます HP Auto MDI/MDI-X 機能は既定値により有効です これを無効にするには レジスタ 1Fh のビット [13] に 1 を書き込みます HP Auto MDI/MDI-X を無効にした場合 MDI および MDI-X モードはレジスタ 1Fh のビット [14] で設定します Auto MDI/MDI-X 機能をサポートするため 対称の送受信データパスを持つパルストランスを推奨します 表 3-5 に IEEE 規格による MDI と MDI-X の定義を示します TA データビット [15:0] 読み出し 32 個の AAA RRRRR Z0 DDDDDDDD_DDDDDDDD Z 書き込み 32 個の AAA RRRRR 10 DDDDDDDD_DDDDDDDD Z アイドル DS A_JP - p Microchip Technology Inc.

25 表 3-5: MDI/MDI-X ピン定義 MDI MDI-X RJ-45 ピン 信号 RJ-45 ピン 信号 1 TX+ 1 RX+ 2 TX 2 RX 3 RX+ 3 TX+ 6 RX 6 TX ストレートケーブル ストレートケーブルは MDI デバイスを MDI-X デバイスに ( または MDI-X デバイスを MDI デバイスに ) 接続します 図 3-6 に NIC カード (MDI デバイス ) とスイッチまたはハブ (MDI-X デバイス ) の間の標準的なストレートケーブル接続を示します 図 3-6: 標準的なストレートケーブル接続 10/100 ETHERNET MEDIA DEPENDENT INTERFACE 10/100 ETHERNET MEDIA DEPENDENT INTERFACE TRANSMIT PAIR RECEIVE PAIR 3 STRAIGHT CABLE 3 RECEIVE PAIR TRANSMIT PAIR MODULAR CONNECTOR (RJ-45) NIC MODULAR CONNECTOR (RJ-45) HUB (REPEATER OR SWITCH) クロスケーブル クロスケーブルは MDI デバイス同士または MDI-X デバイス同士を接続します 図 3-7 に 2 つのスイッチまたはハブ (2 つの MDI-X デバイス ) 同士の標準的なクロスケーブル接続を示します 図 3-7: 標準的なクロスケーブル接続 10/100 ETHERNET MEDIA DEPENDENT INTERFACE 10/100 ETHERNET MEDIA DEPENDENT INTERFACE RECEIVE PAIR 1 2 CROSSOVER CABLE 1 2 RECEIVE PAIR 3 3 TRANSMIT PAIR TRANSMIT PAIR MODULAR CONNECTOR (RJ-45) HUB (REPEATER OR SWITCH) MODULAR CONNECTOR (RJ-45) HUB (REPEATER OR SWITCH) 2017 Microchip Technology Inc. DS A_JP - p. 25

26 3.8 ループバックモード は アナログおよび / またはデジタルデータパスを検証するために以下のループバック動作をサポートします ローカル ( デジタル ) ループバック リモート ( アナログ ) ループバック ローカル ( デジタル ) ループバック このループバックモードは全二重の両方の速度 (10/100 Mbps) でサポートされ と外部 MAC の間の MII/RMII 送受信データパスをチェックします ループバックデータパスを図 3-8 に示します 1. MII/RMII MAC は フレームを に向けて送信します 2. フレームは の内部で折り返されます 3. は フレームを MII/RMII MAC に向けて返送します 4. フレームが RMII MAC へ返送される以外に 送信フレームはポートからも出力されます 図 3-8: ローカル ( デジタル ) ループバック AFE (ANALOG) PCS (DIGITAL) MII/ RMII MII/RMII MAC ローカルループバックモード向けの設定手順とレジスタ設定は以下の通りです 10/100 Mbps ループバックの場合 : レジスタ 0h の以下のビットを設定します ビット [14] = 1 // ローカルループバックモードを有効にするビット [13] = 0/1 // 10 Mbps/100 Mbps を選択するビット [12] = 0 // オートネゴシエーションを無効にするビット [8] = 1 // 全二重モードを選択する ローカルフィードバック中にポートから不必要なフレームが出力される場合 以下の手順を実行します 1. レジスタ 1Fh のビット [3] を 1 にセットしてトランスミッタを無効にする 2. 上記の通りにローカルループバックテストを実行する 3. レジスタ 1Fh のビット [3] を 0 にクリアしてトランスミッタを有効にする DS A_JP - p Microchip Technology Inc.

27 3.8.2 リモート ( アナログ ) ループバック このループバックモードは 100BASE-TX 全二重モード向けにのみサポートされ とリンクパートナーの間の送受信データパス ( 差動ペア トランス RJ-45 コネクタ Ethernet ケーブル ) をチェックします ループバックデータパスを図 3-9 に示します 1. Fast Ethernet (100BASE-TX) PHY リンクパートナーは フレームを に向けて送信します 2. フレームは の内部で折り返されます 3. は フレームを Fast Ethernet (100BASE-TX) PHY リンクパートナーに向けて返送します 図 3-9: リモート ( アナログ ) ループバック RJ-45 AFE (ANALOG) PCS (DIGITAL) MII/ RMII CAT-5 (UTP) RJ BASE-TX LINK PARTNER リモートループバックモード向けの設定手順とレジスタ設定は以下の通りです 1. レジスタ 0h の以下のビットを設定します ビット [13] = 1 // 100 Mbps を選択するビット [12] = 0 // オートネゴシエーションを無効にするビット [8] = 1 // 全二重モードを選択するあるいは 単純にオートネゴシエーションによって 100BASE-TX 全二重モードでリンクパートナーとリンクします 2. レジスタ 1Fh の以下のビットを設定します ビット [2] = 1 // リモートループバックモードを有効にする 2017 Microchip Technology Inc. DS A_JP - p. 27

28 3.9 LinkMD ケーブル診断 LinkMD 機能は Time Domain Reflectometry (TDR) を使ってケーブルの一般的な問題 ( 断線 短絡 インピーダンス不整合等 ) を解析します LinkMD は 既知の振幅と幅を持つパルスを MDI または MDI-X ペアに送信し 反射してくる信号の波形を解析する事で 異常のタイプを特定します 反射信号が戻るまでの時間は 異常箇所までの大まかな距離を示します LinkMD 機能はこの TDR 情報を処理し ケーブルの距離に換算可能な数値として出力します LinkMD は レジスタ 1Dh (LinkMD 制御 / ステータスレジスタ ) とレジスタ 1Fh (PHY 制御 2 レジスタ ) にアクセスする事により開始します レジスタ 1Fh は Auto MDI/MDI-X を無効にして MDI または MDI-X のどちらかをテストのためのケーブル差動ペアとして選択するために使います 使い方 以下に LinkMD 機能を実行するためのレジスタ 1Dh および 1Fh の使い方を示します 1. レジスタ 1Fh のビット [13] に 1 を書き込む事で Auto MDI/MDI-X を無効にします 2. レジスタ 1Dh のビット [15] に 1 を書き込む事で ケーブル診断テストを開始します このイネーブルビットは自動的にクリアされます 3. レジスタ 1Dh のビット [15] が 0 にクリアされる ( ケーブル診断テストが完了した事を示す ) まで待機 ( ポーリング ) します 4. レジスタ 1Dh のビット [14:13] に格納されたケーブル診断テスト結果を読み出します 結果は以下のように示されます 00 = 正常 ( テスト結果は有効 ) 01 = ケーブルの断線を検出した ( テスト結果は有効 ) 10 = ケーブルの短絡を検出した ( テスト結果は有効 ) 11 = ケーブル診断テストに失敗した ( テスト結果は無効 ) 11 ( テスト結果は無効 ) は デバイスがリンクパートナーをシャットダウンできない場合に発生します この場合 デバイスは 検出した信号が自分が生成した信号の反射なのか それとも別のソースからの信号なのか判別できないため テストはできません 5. 問題箇所までの距離は レジスタ1Dhのビット [8:0] の値に定数 (0.38) を乗算する事により求めます ( 下式参照 ) D ( ケーブルの問題箇所までの距離 ) = 0.38 x ( レジスタ 1Dh/ ビット [8:0]) D の単位は m です レジスタ 1Dh のビット [8:0] の値は 0.38 を乗算する前に十進数に変換する必要があります ケーブルの条件が異なる場合 ( 伝播速度が通常とは大きく異なる場合等 ) 定数 (0.38) を校正する事ができます 3.10 NAND ツリーのサポート は デバイス I/O と基板の間の接続異常を検出するためのパラメトリック NAND ツリーをサポートします NAND ツリーはネストされた NAND ゲートのチェーンであり 各 デジタル I/O (NAND ツリー入力 ) ピンはチェーンの中の 1 つの NAND ゲートへの入力として機能します チェーンの最後で TDX1 ピンがネストされた NAND ゲートの出力を提供します NAND ツリーテストの手順は以下の通りです NAND ツリーモードを有効にする 全ての NAND ツリー入力ピンを HIGH にする 各 NAND ツリー入力ピンを ピンの番号順に LOW に駆動する 各 NAND ツリー入力を LOW に駆動した時に NAND ツリー出力が HIGH から LOW または LOW から HIGH にトグルする事を確認する 表 3-6 と表 3-7 に それぞれ KSZ8081MNX と KSZ8081RNB の NAND ツリーピンの定義を示します DS A_JP - p Microchip Technology Inc.

29 表 3-6: KSZ8081MNX の NAND ツリーテストピン Note 3-1 ピン番号 ピン名 ピン機能 11 MDIO 入力 12 MDC 入力 15 RXD1 入力 16 RXD0 入力 18 CRS_DV 入力 19 REF_CLK 入力 21 INTRP 入力 23 TXEN 入力 30 LED0 入力 24 TXD0 入力 25 TXD1 出力 KS8081MNX は一部の NAND ツリーテストピンのみサポートします 表 3-6 には サポートするピンを記載しています 完全な NAND ツリーテストが必要な場合 全てのピンをサポートする KSZ8091MNX を使う必要があります 表 3-7: KSZ8081RNB の NAND ツリーテストピン ピン番号 ピン名 ピン機能 11 MDIO 入力 12 MDC 入力 15 RXD1 入力 16 RXD0 入力 18 CRS_DV 入力 19 REF_CLK 入力 21 INTRP 入力 23 TXEN 入力 31 LED1 入力 30 LED0 入力 24 TXD0 入力 25 TXD1 出力 NAND ツリー I/O テスト のデジタル I/O ピンと基板の間の接続異常を確認するための手順は以下の通りです 1. ハードウェア (NAND_Tree# ピン 21) またはソフトウェア ( レジスタ 16h ビット [5]) により NAND ツリー モードを有効にします 2. 基板ロジックを使って 全ての NAND ツリー入力ピンを HIGH に駆動します 3. 基板ロジックを使って 各 NAND ツリー入力ピンを ピンの番号順に以下のように駆動します a) 最初のピン (MDIO) を HIGH から LOW にトグルし TXD1 ピンが HIGH から LOW に遷移する ( このピンが 正しく接続されている ) 事を確認します b) 最初のピン (MDIO) を LOW のままにします c) 2 番目のピン (MDC) を HIGH から LOW にトグルし TXD1 ピンが LOW から HIGH に遷移する ( このピンが 正しく接続されている ) 事を確認します d) 最初のピン (MDIO) と 2 番目のピン (MDC) を LOW のままにします e) この手順を繰り返す事で 全ての NAND ツリー入力ピンをトグルします 2017 Microchip Technology Inc. DS A_JP - p. 29

30 各 NAND ツリー入力ピンをトグルするたびに TXD1 出力ピンが HIGH から LOW または LOW から HIGH に遷移する ( すなわち接続が正常である事が示される ) 必要があります の入力ピンが HIGH から LOW にトグルした時に TXD1 ピンがトグルしなかった場合 その入力ピンに異常があります 3.11 電源管理 は エネルギ消費量を削減するための各種電源管理モードを備えています 以下では それらの各モードについて説明します パワーセーブモード パワーセーブモードは ケーブルが未接続の時にトランシーバの消費電力を削減します このモードは レジスタ 1Fh のビット [10] に 1 を書き込む事によって有効になり オートネゴシエーションモードが有効かつケーブルが未接続 ( リンクなし ) の時に機能します このモードでは はトランスミッタ回路 エナジーディテクト回路 PLL 回路を除く全てのトランシーバブロックをシャットダウンします 既定値により パワーセーブモードは電源投入後に無効です エナジーディテクトパワーダウンモード エナジーディテクトパワーダウン (EDPD) モードは ケーブルが未接続の時にトランシーバの消費電力をさらに削減します このモードは レジスタ 18h のビット [11] に 0 を書き込む事によって有効になり オートネゴシエーションモードが有効かつケーブルが未接続 ( リンクなし ) の時に機能します EDPD モードで PLL を OFF にする ( レジスタ 10h のビット [4] に 1 を書き込む事で EDPD モード中に PLL を自動的に OFF する ) 事により トランスミッタ回路とエナジーディテクト回路を除く全ての トランシーバブロックは OFF になります リンクパートナーの存在をチェックするためのリンクパルスの送信間隔を長くする事で 消費電力をさらに削減できます とリンクパートナーが同じ低消費電力状態で動作し かつ Auto MDI/MDI-X が無効である場合 互いにケーブルで接続された時に両方が復帰できるようにするため リンクパルスを周期的に送信する必要があります 既定値により エナジーディテクトパワーダウンモードは電源投入後に無効です パワーダウンモード このモードは 電源投入後に が使われていない時に デバイスへの給電を遮断します これを有効にするには レジスタ 0h のビット [11] に 1 を書き込みます このモード中は MIIM インターフェイスを除く の全ての内部機能が無効になります は レジスタ 0h のビット [11] が [0] に戻された時にパワーダウンモードを終了します ( 無効にします ) 低速オシレータモード 低速オシレータモードは 電源投入後に が使われていない時に XI ( ピン 8) の参照水晶振動子 / クロック入力を切り離してデバイス内部の低速オシレータを選択します このモードを有効にするには レジスタ 11h のビット [5] に 1 を書き込みます 低速オシレータモードとパワーダウンモードの組み合わせにより は最も低消費電力の状態になります この場合 MIIM インターフェイスを除く全ての内部機能は無効になります このモードを終了して通常の PHY 動作に戻すための設定手順は以下の通りです 1. レジスタ 11h のビット [5] に 0 を書き込む事で 低速オシレータモードを無効にします 2. レジスタ 0h のビット [11] に 0 を書き込む事で パワーダウンモードを無効にします 3. レジスタ 0h のビット [15] に 1 を書き込む事で ソフトウェアリセットを開始します DS A_JP - p Microchip Technology Inc.

31 3.12 電源およびグランド接続のためのリファレンス回路 は 1.2 V コア電源用のレギュレータを内蔵した 3.3 V 単電源デバイスです 3.3 V VDDIO 向けの電源およびグランド接続を図 3-10 と表 3-8 に示します 図 3-10: の電源およびグランド接続 FERRITE BEAD 2 VDD_ μF 0.1μF 3 VDDA_3.3 22μF 0.1μF 3.3V 17 VDDIO 22μF 0.1μF GND 1 PADDLE 表 3-8: の電源ピン 電源ピン ピン番号 概要 VDD_ µf と 0.1 µf のデカップリングコンデンサを介してグランドに接続 VDDA_3.3 3 VDDIO 17 フェライトビーズを介して基板の 3.3 V 電源に接続 22 µf と 0.1 µf のデカップリングコンデンサを介してグランドに接続 3.3 V VDDIO 向けに基板の 3.3 V 電源に接続 22 µf と 0.1 µf のデカップリングコンデンサを介してグランドに接続 2017 Microchip Technology Inc. DS A_JP - p. 31

32 3.13 消費電流 / 電力の代表値 表 3-9 表 3-10 表 3-11 に 各公称動作電圧におけるトランシーバ (VDDA_3.3) およびデジタル I/O (VDDIO) 電源ピンによる消費電流の代表値と による消費電力の代表値を示します これらの値は 送信ドライバ電流と 1.2 V コア向け内蔵レギュレータ電流を含みます トランシーバ (3.3 V) デジタル I/O (3.3 V) 表 3-9: 消費電流 / 電力の代表値 (VDDA_3.3 = 3.3 V VDDIO = 3.3 V) 条件 3.3 V トランシーバ (VDDA_3.3) 3.3 V デジタル I/O (VDDIO) デバイス総消費電力 ma ma mw 100BASE-TX リンクアップ ( トラフィックなし ) BASE-TX 全二重 (100% 使用時 ) BASE-T リンクアップ ( トラフィックなし ) BASE-T 全二重 (100% 使用時 ) パワーセーブモード ( レジスタ 1Fh/ ビット [10] = 1) EDPD モード ( レジスタ 18h/ ビット [11] = 0) EDPD モード ( レジスタ 18h/ ビット [11] = 0) かつ PLL OFF ( レジスタ 10h/ ビット [4] = 1) ソフトウェアパワーダウンモード ( レジスタ 0h/ ビット [11] = 1) ソフトウェアパワーダウンモード ( レジスタ 0h/ ビット [11] =1) かつ低速オシレータモード ( レジスタ 11h/ ビット [5] =1) トランシーバ (3.3 V) デジタル I/O (2.5 V) 表 3-10: 消費電流 / 電力の代表値 (VDDA_3.3 = 3.3 V VDDIO = 2.5 V) 条件 3.3 V トランシーバ (VDDA_3.3) 2.5 V デジタル I/O (VDDIO) デバイス総消費電力 ma ma mw 100BASE-TX リンクアップ ( トラフィックなし ) BASE-TX 全二重 (100% 使用時 ) BASE-T リンクアップ ( トラフィックなし ) BASE-T 全二重 (100% 使用時 ) パワーセーブモード ( レジスタ 1Fh/ ビット [10] = 1) EDPD モード ( レジスタ 18h/ ビット [11] = 0) EDPD モード ( レジスタ 18h/ ビット [11] = 0) かつ PLL OFF ( レジスタ 10h/ ビット [4] = 1) ソフトウェアパワーダウンモード ( レジスタ 0h/ ビット [11] = 1) ソフトウェアパワーダウンモード ( レジスタ 0h/ ビット [11] =1) かつ低速オシレータモード ( レジスタ 11h/ ビット [5] =1) DS A_JP - p Microchip Technology Inc.

33 トランシーバ (3.3 V) デジタル I/O (1.8 V) 表 3-11: 消費電流 / 電力の代表値 (VDDA_3.3 = 3.3 V VDDIO = 1.8 V) 条件 3.3 V トランシーバ (VDDA_3.3) 1.8V デジタル I/O (VDDIO) デバイス総消費電力 ma ma mw 100BASE-TX リンクアップ ( トラフィックなし ) BASE-TX 全二重 (100% 使用時 ) BASE-T リンクアップ ( トラフィックなし ) BASE-T 全二重 (100% 使用時 ) パワーセーブモード ( レジスタ 1Fh/ ビット [10] = 1) EDPD モード ( レジスタ 18h/ ビット [11] = 0) EDPD モード ( レジスタ 18h/ ビット [11] = 0) かつ PLL OFF ( レジスタ 10h/ ビット [4] = 1) ソフトウェアパワーダウンモード ( レジスタ 0h/ ビット [11] = 1) ソフトウェアパワーダウンモード ( レジスタ 0h/ ビット [11] =1) かつ低速オシレータモード ( レジスタ 11h/ ビット [5] =1) Microchip Technology Inc. DS A_JP - p. 33

34 4.0 レジスタの説明 4.1 レジスタマップ 表 4-1: レジスタマップ レジスタ番号 (HEX) 名称 0 Basic Control Register 1h Basic Status 2h PHY Identifier 1 3h PHY Identifier 2 4h 5h 6h 7h 8h 9h 10h Auto-Negotiation Advertisement Auto-Negotiation Link Partner Ability Auto-Negotiation Expansion Auto-Negotiation Next Page Link Partner Next Page Ability Reserved Digital Reserved Control 11h AFE Control 1 12h - 14h 15h 16h 17h 18h 19h - 1Ah 1Bh 1Ch 1Dh Reserved RXER Counter Operation Mode Strap Override Operation Mode Strap Status Expanded Control Reserved Interrupt Control/Status Reserved LinkMD Control/Status 1Eh PHY Control 1 1Fh PHY Control 2 DS A_JP - p Microchip Technology Inc.

35 4.2 レジスタの説明 表 4-2: レジスタの説明 アドレス名称概要モード既定値レジスタ 0h - Basic Control 0.15 Reset 0.14 Loopback 0.13 Speed Select 0.12 Auto- Negotiation Enable 0.11 Power-Down 0.10 Isolate 0.9 Restart Auto- Negotiation 0.8 Duplex Mode 1 = ソフトウェアリセット 0 = 通常動作このビットは 1 が書き込まれた後に自動的にクリアされます 1 = ループバックモード 0 = 通常動作 1 = 100 Mbps 0 = 10 Mbps オートネゴシエーションが有効 ( レジスタ 0.12 = 1) の場合 このビットは無視されます 1 = オートネゴシエーション処理を有効にする 0 = オートネゴシエーション処理を無効にする有効にした場合 オートネゴシエーションの結果はレジスタ 0.13 および 0.8 内の設定を上書きします 1 = パワーダウンモード 0 = 通常動作ソフトウェアリセット ( レジスタ 0.15) を使ってパワーダウンモード ( レジスタ 0.11 = 1) を終了する場合 2 回のソフトウェアリセット書き込み ( レジスタ 0.15 = 1) が必要です 最初の書き込みでパワーダウンモードをクリアし 2 回目の書き込みでデバイスをリセットしてストラップピンの値を再ラッチします 1 = PHY を MII/RMII から電気的に分離する 0 = 通常動作 1 = オートネゴシエーション処理を再開する 0 = 通常動作このビットは 1 が書き込まれた後に自動的にクリアされます 1 = 全二重 0 = 半二重 RW/SC 0 RW RW SPEED ストラップピンにより設定 詳細は ストラップインオプション (KSZ8081MNX) 参照 NWAYEN ストラップピンにより設定 詳細は ストラップインオプション (KSZ8081MNX) 参照 RW ISO ストラップピンにより設定 詳細は ストラップインオプション (KSZ8081MNX) 参照 RW/SC 0 RW DUPLEX ストラップピンの反転値 詳細は ストラップインオプション (KSZ8081MNX) 参照 0.7 Collision Test 1 = COL テストを有効にする 0 = COL テストを無効にする 0.6:0 Reserved 予約済み RO 000_ Microchip Technology Inc. DS A_JP - p. 35

36 表 4-2: レジスタの説明 ( 続き ) アドレス名称概要モード既定値 0.15 Reset 0.14 Loopback 0.13 Speed Select 0.12 Auto- Negotiation Enable 0.11 Power-Down 0.10 Isolate 0.9 Restart Auto- Negotiation 0.8 Duplex Mode 1 = 全二重 0 = 半二重 1 = ソフトウェアリセット 0 = 通常動作このビットは 1 が書き込まれた後に自動的にクリアされます 1 = ループバックモード 0 = 通常動作 1 = 100 Mbps 0 = 10 Mbps オートネゴシエーションが有効 ( レジスタ 0.12 = 1) の場合 このビットは無視されます 1 = オートネゴシエーション処理を有効にする 0 = オートネゴシエーション処理を無効にする有効にした場合 オートネゴシエーションの結果はレジスタ 0.13 および 0.8 内の設定を上書きします 1 = パワーダウンモード 0 = 通常動作ソフトウェアリセット ( レジスタ 0.15) を使ってパワーダウンモード ( レジスタ 0.11 = 1) を終了する場合 2 回のソフトウェアリセット書き込み ( レジスタ 0.15 = 1) が必要です 最初の書き込みでパワーダウンモードをクリアし 2 回目の書き込みでデバイスをリセットしてストラップピンの値を再ラッチします 1 = PHY を MII/RMII から電気的に分離する 0 = 通常動作 1 = オートネゴシエーション処理を再開する 0 = 通常動作このビットは 1 が書き込まれた後に自動的にクリアされます RW/SC 0 RW RW SPEED ストラップピンにより設定 詳細は ストラップインオプション (KSZ8081MNX) 参照 NWAYEN ストラップピンにより設定 詳細は ストラップインオプション (KSZ8081MNX) 参照 RW ISO ストラップピンにより設定 詳細は ストラップインオプション (KSZ8081MNX) 参照 RW/SC 0 RW DUPLEX ストラップピンの反転値詳細は ストラップインオプション (KSZ8081MNX) 参照 0.7 Collision Test 1 = COL テストを有効にする 0 = COL テストを無効にする 0.6:0 Reserved 予約済み RO 000_0000 レジスタ 1h - Basic Status BASE-T BASE-TX Full-Duplex 100BASE-TX Half-Duplex 10BASE-T Full-Duplex 1 = T4 に対応 0 = T4 に非対応 1 = 100 Mbps/ 全二重に対応 0 = 100 Mbps/ 全二重に非対応 1 = 100 Mbps/ 半二重に対応 0 = 100 Mbps/ 半二重に非対応 1 = 10 Mbps/ 全二重に対応 0 = 10 Mbps/ 全二重に非対応 RO 0 RO 1 RO 1 RO 1 DS A_JP - p Microchip Technology Inc.

37 表 4-2: レジスタの説明 ( 続き ) アドレス名称概要モード既定値 BASE-T Half-Duplex 1 = 10 Mbps/ 半二重に対応 0 = 10 Mbps/ 半二重に非対応 RO :7 Reserved 予約済み RO 000_0 1.6 No Preamble 1.5 A u t o - Negotiation Complete 1.4 Remote Fault 1.3 A u t o - Negotiation Ability 1.2 Link Status 1 = プリアンブルを抑制する 0 = 通常のプリアンブル 1 = オートネゴシエーション処理は完了した 0 = オートネゴシエーション処理は未完了 1 = リモート異常が発生した 0 = リモート異常は発生していない 1 = オートネゴシエーションは実行可能 0 = オートネゴシエーションは実行不可能 1 = リンクアップ 0 = リンクダウン RO 1 RO 0 RO/LH 0 RO 1 RO/LL Jabber Detect 1 = ジャバーを検出した 0 = ジャバーは検出していない ( 既定 RO/LH 0 値は LOW) 1.0 Extended Capability 1 = 拡張機能レジスタをサポートする RO 1 レジスタ 2h - PHY Identifier 1 OUI (Organizationally Unique Identifie) 2.15:0 OUI は 0010A1 (HEX) です PHY ID の第 3 ~ 18 ビットに割り当てられま Number す KENDIN Communications 社の RO 0022h レジスタ 3h - PHY Identifier 2 OUI (Organizationally Unique Identifie) PHY ID の第 19 ~ 24 ビットに割り当てられ Number ます KENDINCommunications 社の RO 0001_ :10 OUI は 0010A1 (HEX) です 3.9:4 Model Number 製造者による 6 ビットのモデル番号 RO 01_ :0 Revision Number 製造者による 4 ビットのリビジョン番号 レジスタ 4h - Auto-Negotiation Advertisement RO Rev. A = 0x0 Rev. A2 = 0x0 Rev. A3 = 0x1 1 = Next Page に対応 4.15 Next Page 0 = Next Page に非対応 Note: このビットは 0 に設定する事を推奨します 4.14 Reserved 予約済み RO Remote Fault 1 = リモート異常をサポートする 0 = リモート異常をサポートしない 4.12 Reserved 予約済み RO :10 Pause BASE-T4 [00] = ポーズなし [10] = 非対称ポーズ [01] = 対称ポーズ [11] = 非対称および対称ポーズ 1 = T4 に対応 0 = T4 に非対応 0 RO Microchip Technology Inc. DS A_JP - p. 37

38 表 4-2: レジスタの説明 ( 続き ) アドレス名称概要モード既定値 BASE-TX Full-Duplex 100BASE-TX Half-Duplex 10BASE-T Full-Duplex 10BASE-T Half-Duplex 1 = 100 Mbps/ 全二重に対応 0 = 100 Mbps/ 全二重に非対応 1 = 100 Mbps/ 半二重に対応 0 = 100 Mbps/ 半二重に非対応 1 = 10 Mbps/ 全二重に対応 0 = 10 Mbps/ 全二重に非対応 1 = 10 Mbps/ 半二重に対応 0 = 10 Mbps/ 半二重に非対応 RW RW SPEED ストラップピンにより設定 詳細は ストラップインオプション (KSZ8081MNX) 参照 SPEED ストラップピンにより設定 詳細は ストラップインオプション (KSZ8081MNX) 参照 RW 1 RW 1 4.4:0 Selector Field [00001] = IEEE _0001 レジスタ 5h - Auto-Negotiation Link Partner Ability 5.15 Next Page 5.14 Acknowledge 1 = Next Page に対応 0 = Next Page に非対応 1 = パートナーからリンクコードワードを受信した 0 = パートナーからリンクコードワードをまだ受信していない RO 0 RO Remote Fault 1 = リモート異常を検出した RO 0 0 = リモート異常は検出していない 5.12 Reserved 予約済み RO :10 Pause [00] = ポーズなし [10] = 非対称ポーズ [01] = 対称ポーズ [11] = 非対称および対称ポーズ RO BASE-T BASE-TX Full-Duplex 1 = T4 に対応 0 = T4 に非対応 1 = 100 Mbps/ 全二重に対応 0 = 100 Mbps/ 全二重に非対応 レジスタ 5h - Auto-Negotiation Link Partner Ability BASE-TX Half-Duplex 10BASE-T Full-Duplex 10BASE-T Half-Duplex 1 = 100 Mbps/ 半二重に対応 0 = 100 Mbps/ 半二重に非対応 1 = 10 Mbps/ 全二重に対応 0 = 10 Mbps/ 全二重に非対応 1 = 10 Mbps/ 半二重に対応 0 = 10 Mbps/ 半二重に非対応 RO 0 RO 0 RO 0 RO 0 RO 0 5.4:0 Selector Field [00001] = IEEE RO 0_0001 レジスタ 6h - Auto-Negotiation Expansion 6.15:5 Reserved 予約済み RO 0000_0000_ Parallel Detection Fault 1 = 並列検出によって異常を検出した 0 = 並列検出によって異常は検出していない RO/LH Link Partner Next Page Able 1 = リンクパートナーは Next Page に対応 0 = リンクパートナーは Next Page に非対応 RO 0 DS A_JP - p Microchip Technology Inc.

39 表 4-2: レジスタの説明 ( 続き ) アドレス名称概要モード既定値 Next Page Able Page Received Link Partner Auto- Negotiation Able レジスタ 7h - Auto-Negotiation Next Page 1 = ローカルデバイスは Next Page に対応 0 = ローカルデバイスは Next Page に非対応 1 = 新しいページを受信した 0 = 新しいページは受信していない 1 = リンクパートナーはオートネゴシエーションに対応 0 = リンクパートナーはオートネゴシエーションに非対応 RO 1 RO/LH bit 0 RO Next Page 1 = 後に追加のページが続く 0 = これが最後のページ 7.14 Reserved 予約済み RO Message Page Acknowledge Toggle 7.10:0 Message Field 1 = メッセージページ 0 = 未フォーマットのページ 1 = メッセージに応じる 0 = メッセージに応じない 1 = 送信されたリンクコードワードの直前の値は論理 1 0 = 送信されたリンクコードワードの直前の値は論理 個のメッセージをコード化する 11 ビット幅のフィールド レジスタ 8h - Link Partner Next Page Ability 8.15 Next Page 1 = 後に追加のページが続く 0 = これが最後のページ 8.14 Acknowledge 1 = リンクワードの受信に成功した 0 = リンクワードの受信に失敗した 8.13 Message Page 1 = メッセージページ 0 = 未フォーマットのページ 8.12 Acknowledge2 1 = メッセージに従える 0 = メッセージに従えない 8.11 Toggle 1 = 送信されたリンクコードワードの直前の値は論理 0 0 = 送信されたリンクコードワードの直前の値は論理 1 RW 1 RO 0 RW 000_0000_0001 RO 0 RO 0 RO 0 RO 0 RO :0 Message Field 2048 個のメッセージをコード化する 11 ビット幅のフィールド RO 000_0000_0000 レジスタ 10h - Digital Reserved Control 10.15:5 Reserved 予約済み 000_0000_000 1 = EDPD モード中に PLL を自動的に OFF にする 10.4 PLL Off 0 = EDPD モード中に PLL を ON のままにする EDPD モードについては レジスタ18h のビット [11] も参照してください 10.3:0 Reserved 予約済み 000 レジスタ 11h - AFE Control :6 Reserved 予約済み 000_0000_ Microchip Technology Inc. DS A_JP - p. 39

40 表 4-2: レジスタの説明 ( 続き ) アドレス名称概要モード既定値 11.5 Slow- Oscillator Mode Enable 低速オシレータモードは 電源投入後に が使われていない時に XI ピンでの参照水晶振動子 / クロック入力を切り離して デバイス内部の低速オシレータを選択します 1 = この機能を有効にする 0 = この機能を無効にするこの機能を有効にすると アナログ部に対してソフトウェアパワーダウンが自動的に設定されます 11.4:0 Reserved 予約済み _0000 レジスタ 15h - RXER Counter 15.15:0 RXER Counter シンボルエラーフレームの受信エラーカウンタ レジスタ 16h - Operation Mode Strap Override Reserved Factory Mode 0 = 通常動作 1 = 工場検査モードリセットのディアサート時に TXC ( ピン 22) がプルアップ値をラッチした場合 このビットに 0 を書き込む事で工場検査モードをクリアします このビットは KSZ8081MNX にのみ適用されます RO/SC RW 0000h 0 TXC ( ピン 22) のプルアップ / プルダウン値により設定 16.14:11 Reserved 予約済み 00_ Reserved 予約済み RO B-CAST_OFF Override 1 = B-CAST_OFF のストラップインをオーバーライドするビットが 1 の場合 PHY アドレス 0 はブロードキャストアドレスではありません 16.8 Reserved 予約済み 16.7 MII B-to-B Override 1 = MII Back-to-Back モードのストラップインをオーバーライドする ( このレジスタのビット [0] も 1 にセット ) このビットは KSZ8081MNX にのみ適用されます RMII B-to-B Override NAND Tree Override 1 = RMII Back-to-Back モードのストラップインをオーバーライドする ( このレジスタのビット [1] も 1 にセット ) このビットは KSZ8081RNB にのみ適用されます 1 = NAND ツリーモードのストラップインをオーバーライドする 16.4:2 Reserved 予約済み _ RMII Override 16.0 MII Override 1 = RMII モードのストラップインをオーバーライドするこのビットは KSZ8081RNB にのみ適用されます 1 = MII モードのストラップインをオーバーライドするこのビットは KSZ8081MNX にのみ適用されます RW 1 DS A_JP - p Microchip Technology Inc.

41 表 4-2: レジスタの説明 ( 続き ) アドレス名称概要モード既定値 レジスタ 17h - Operation Mode Strap Status 17.15:13 PHYAD[2:0] Strap-In Status [000] = PHY アドレス 0 にストラップ [001] = PHY アドレス 1 にストラップ [010] = PHY アドレス 2 にストラップ [011] = PHY アドレス 3 にストラップ [100] = PHY アドレス 4 にストラップ [101] = PHY アドレス 5 にストラップ [110] = PHY アドレス 6 にストラップ [111] = PHY アドレス 7 にストラップ RO 17.12:10 Reserved 予約済み RO 17.9 B-CAST_OFF Strap-In Status 1 = B-CAST_OFF にストラップビットが 1 の場合 PHY アドレス 0 はブロードキャストアドレスではありません RO 17.8 Reserved 予約済み RO MII B-to-B Strap-In Status RMII B-to-B Strap-In Status 1 = MII Back-to-Back モードにストラップこのビットは KSZ8081MNX にのみ適用されます 1 = RMII Back-to-Back モードにストラップこのビットは KSZ8081RNB にのみ適用されます RO RO NAND Tree 17.5 Strap-In Status 1 = NAND ツリーモードにストラップ RO 17.4:2 Reserved 予約済み RO 17.1 bit 17.0 RMII Strap-In Status MII Strap-In Status 1 = RMII モードにストラップこのビットは KSZ8081RNB にのみ適用されます 1 = MII モードにストラップこのビットは KSZ8081MNX にのみ適用されます RO RO レジスタ 18h - Expanded Control 18.15:12 Reserved 予約済み EDPD Disabled エナジーディテクトパワーダウンモード 1 = この機能を無効にする 0 = この機能を有効にする PLL の OFF に関してレジスタ 10h のビット [4] も参照 RW BASE-TX Latency 1 = MII 出力はランダムレイテンシ 0 = MII 出力は固定レイテンシどちらの設定でも 受信したプリアンブルの全てのバイトが MII 出力へ渡されます このビットは KSZ8081MNX にのみ適用されます 18.9:7 Reserved 予約済み 0_ BASE-T Preamble Restore 1 = 受信したプリアンブルを MII 出力へ再生する 0 = フレーム (SFD で始まる ) を MII 出力へ転送する前にプリアンブルの 7 バイトを全て削除するこのビットは KSZ8081MNX にのみ適用されます 2017 Microchip Technology Inc. DS A_JP - p. 41

42 表 4-2: レジスタの説明 ( 続き ) アドレス名称概要モード既定値 18.5:0 Reserved 予約済み 0_0000 レジスタ 1Bh - Interrupt Control/Status 1B.15 1B.14 1B.13 Jabber Interrupt Enable Receive Error Interrupt Enable Page Received Interrupt Enable 1 = ジャバー割り込みを有効にする 0 = ジャバー割り込みを無効にする 1 = 受信エラー割り込みを有効にする 0 = 受信エラー割り込みを無効にする 1 = ページ受信割り込みを有効にする 0 = ページ受信割り込みを無効にする 1B.12 1B.11 1B.10 1B.9 1B.8 1B.7 1B.6 1B.5 1B.4 1B.3 1B.2 1B.1 1B.0 Parallel Detect Fault Interrupt Enable Link Partner Acknowledge Interrupt Enable Link-Down Interrupt Enable Remote Fault Interrupt Enable Link-Up Interrupt Enable Jabber Interrupt Receive Error Interrupt Page Receive Interrupt Parallel Detect Fault Interrupt Link Partner Acknowledge Interrupt Link-Down Interrupt Remote Fault Interrupt Link-Up Interrupt 1 = 並列検出異常割り込みを有効にする 0 = 並列検出異常割り込みを無効にする 1 = リンクパートナー ACK 割り込みを有効にする 0 = リンクパートナー ACK 割り込みを無効にする 1 = リンクダウン割り込みを有効にする 0 = リンクダウン割り込みを無効にする 1 = リモート異常割り込みを有効にする 0 = リモート異常割り込みを無効にする 1 = リンクアップ割り込みを有効にする 0 = リンクアップ割り込みを無効にする 1 = ジャバーが発生した 0 = ジャバーは発生していない 1 = 受信エラーが発生した 0 = 受信エラーは発生していない 1 = ページ受信が発生した 0 = ページ受信は発生していない 1 = 並列検出異常が発生した 0 = 並列検出異常は発生していない 1 = リンクパートナー ACK が発生した 0 = リンクパートナー ACK は発生していない 1 = リンクダウンが発生した 0 = リンクダウンは発生していない 1 = リモート異常が発生した 0 = リモート異常は発生していない 1 = リンクアップが発生した 0 = リンクアップは発生していない RO/SC 0 RO/SC 0 RO/SC 0 RO/SC 0 RO/SC 0 RO/SC 0 RO/SC 0 RO/SC 0 DS A_JP - p Microchip Technology Inc.

43 表 4-2: レジスタの説明 ( 続き ) アドレス名称概要モード既定値 レジスタ 1Dh - LinkMD Control/Status 1D.15 1D.14:13 1D.12 Cable Diagnostic Test Enable Cable Diagnostic Test Result Short Cable Indicator 1 = ケーブル診断テストを有効にするこのビットはテスト完了後に自動的にクリアされます 0 = 有効にされたケーブル診断テストは完了し ステータス情報の読み値は有効 [00] = 正常 [01] = ケーブルの断線を検出した [10] = ケーブルの短絡を検出した [11] = ケーブル診断テストに失敗した 1 = LinkMD がケーブルの短絡 (10 m 以内 ) を検出した RW/SC 0 RO 00 RO 0 1D.11:9 Reserved 予約済み 00 1D.8:0 Cable Fault Counter 異常までの距離 RO 0_0000_0000 レジスタ 1Eh - PHY Control 1 1E.15:1 Reserved 予約済み 0 1E.9 Enable Pause (Flow Control) 1 = フロー制御に対応 0 = フロー制御に非対応 RO 0000_00 RO 0 1E.8 Link Status 1 = リンクアップ 0 = リンクダウン RO 0 Polarity 1 = 極性は反転している 1E.7 RO Status 0 = 極性は反転していない 1E.6 Reserved 予約済み RO 0 1E.5 MDI/MDI-X State 1 = MDI-X 0 = MDI RO 1E.4 Energy Detect 1 = 受信差動ペアで信号を検出した 0 = 受信差動ペアで信号は検出していない RO 0 1E.3 PHY Isolate 1 = PHY は分離モード中 0 = PHY は通常動作中 [000] = オートネゴシエーション中 [001] = 10BASE-T 半二重 1E.2:0 Operation Mode Indication [010] = 100BASE-TX 半二重 [011] = 予約済み [100] = 予約済み [101] = 10BASE-T 全二重 RO 000 [110] = 100BASE-TX 全二重 [111] = 予約済み 2017 Microchip Technology Inc. DS A_JP - p. 43

44 表 4-2: レジスタの説明 ( 続き ) アドレス名称概要モード既定値 レジスタ 1Fh - PHY Control 2 1F.15 HP_MDIX 1F.14 1F.13 MDI/MDI-X Select Pair Swap Disable 1 = HP Auto MDI/MDI-X モード 0 = Auto MDI/MDI-X モード Auto MDI/MDI-X が無効な場合 : 1 = MDI-X モード RXP/RXM ( ピン 5/4) で送信 TXP/ TXM ( ピン 7/6) で受信 0 = MDI モード TXP/TXM ( ピン 7/6) で送信 RXP/ RXM ( ピン 5/4) で受信 1 = Auto MDI/MDI-X を無効にする 0 = Auto MDI/MDI-X を有効にする RW 1 1F.12 Reserved 予約済み 1F.11 Force Link 1 = リンクパスを強制する 0 = 通常のリンク動作このビットは制御ロジックをバイパスし ノーリンクでもトランスミッタがパターンを送信する事を許可します 1F.10 Power Saving 1F.9 Interrupt Level 1F.8 Enable Jabber 1F.7 RMII Reference Clock Select 1 = パワーセーブモードを有効にする 0 = パワーセーブモードを無効にする 1 = 割り込みピンはアクティブ HIGH 0 = 割り込みピンはアクティブ LOW 1 = ジャバーカウンタを有効にする 0 = ジャバーカウンタを無効にする 1 = RMII 50 MHz クロックモード (XI ( ピン 9) へのクロック入力は 50 MHz) 0 = RMII 25 MHz クロックモード (XI ( ピン 9) へのクロック入力は 25 MHz) このビットは KSZ8081RNB にのみ適用されます RW 1 1F.6 Reserved 予約済み 1F.5:4 LED モード [00] = LED1: 速度 LED0: リンク / アクティビティ [01] = LED1: アクティビティ LED0: リンク [10] [11] = 予約済み 0 1F.3 Disable Transmitter 1 = トランスミッタを無効にする 0 = トランスミッタを有効にする 1F.2 Remote Loopback 1 = リモート ( アナログ ) ループバックを有効にする 0 = ノーマルモード 1F.1 Enable SQE Test 1 = SQE テストを有効にする 0 = SQE テストを無効にする 1F.0 Disable Data Scrambling 1 = スクランブラを無効にする 0 = スクランブラを有効にする DS A_JP - p Microchip Technology Inc.

45 5.0 動作特性 5.1 最大絶対定格 * 電源電圧 (V IN ) (V DD_1.2 ) ~ +1.8 V (V DDIO V DDA_3.3 ) ~ +5.0 V 入力電圧 ( 全入力 ) ~ +5.0 V 出力電圧 ( 全出力 ) ~ +5.0 V リード温度 ( はんだ付け 10 秒 ) 保管温度 (T S ) ~ +150 * 最大絶対定格を超えると デバイスが損傷する可能性があります 絶対最大定格を超える条件は デバイスに恒久的な損傷を生じる可能性があります そのような条件あるいは以下に記載する仕様を超える条件でのデバイスの運用は想定していません 長期間にわたって最大条件を超えると 信頼性に影響する可能性があります 5.2 動作定格 ** 電源電圧 (V DDIO_3.3 V DDA_3.3 ) ~ V (V DDIO_2.5 ) ~ V (V DDIO_1.8 ) ~ V 周囲温度 (T A 商用温度レンジ )... 0 ~ +70 (T A 産業用温度レンジ ) ~ +85 最高接合部温度 (T J max.) 熱抵抗 (T JA ) /W 熱抵抗 (T JC ) /W ** 動作定格から外れた条件でのデバイスの機能は保証されません 2017 Microchip Technology Inc. DS A_JP - p. 45

46 6.0 電気的特性 記号パラメータ条件 Min. Typ. Max. 単位消費電流 (V DDIO V DDA_3.3 = 3.3 V) I DD1_3.3V I DD2_3.3V I DD3_3.3V I DD4_3.3V 10BASE-T 100BASE-TX EDPD モード CMOS レベル入力 V IH パワーダウンモード 入力 HIGH 電圧 全二重トラフィック 100% 使用時 全二重トラフィック 100% 使用時 Ethernet ケーブルは未接続 ( レジスタ 18h.11 = 0) ソフトウェアパワーダウン ( レジスタ 0h.11 = 1) 41 ma 47 ma 20 ma 4 ma V DDIO = 3.3 V 2.0 V DDIO = 2.5 V 1.8 V DDIO = 1.8 V 1.3 V DDIO = 3.3 V 0.8 V IL 入力 LOW 電圧 V DDIO = 2.5 V 0.7 V V DDIO = 1.8 V 0.5 I IN 入力電流 V IN = GND ~ VDDIO 10 µa CMOS レベル出力 V DDIO = 3.3 V 2.4 V OH 出力 HIGH 電圧 V DDIO = 2.5 V 2.0 V V DDIO = 1.8 V 1.5 V DDIO = 3.3 V 0.4 V OL 出力 LOW 電圧 V DDIO = 2.5 V 0.4 V V DDIO = 1.8 V 0.3 I oz 出力トライステートリーク電流 10 µa LED 出力 I LED 出力駆動電流 各 LED ピン (LED0 LED1) 8 ma 全てのプルアップ / プルダウンピン ( ストラップピンを含む ) V DDIO = 3.3 V V pu 内部プルアップ抵抗 V DDIO = 2.5 V kω V DDIO = 1.8 V V DDIO = 3.3 V pd 内部プルダウン抵抗 V DDIO = 2.5 V kω V DDIO = 1.8 V BASE-TX 送信 (1:1 トランスの後段を差動にて計測 ) V O ピーク差動出力電圧 差動出力間に 100 Ω 終端抵抗 V V IMB 出力電圧不均衡 差動出力間に 100 Ω 終端抵抗 2 % t r t f 立ち上がり / 立ち下がり時間 3 5 ns 立ち上がり / 立ち下がり不均衡 ns デューティサイクル歪み ±0.25 ns オーバーシュート 5 % 出力ジッタ ピークツーピーク 0.7 ns DS A_JP - p Microchip Technology Inc.

47 記号パラメータ条件 Min. Typ. Max. 単位 10BASE-T 送信 (1:1 トランスの後段を差動にて計測 ) V P ピーク差動出力電圧 差動出力間に 100 Ω 終端抵抗 V 追加ジッタ ピークツーピーク 3.5 ns t r t f 立ち上がり / 立ち下がり時間 25 ns 10BASE-T 受信 V SQ スケルチしきい値 5MHz 矩形波 400 mv トランスミッタ - 駆動設定 V SET I SET の参照電圧 R(I SET ) = 6.49 kω 0.65 V REF_CLK 出力 50 MHz RMII クロック出力ジッタ 100 Mbps モード - 産業用アプリケーションパラメータ t llr クロック位相遅延 XI 入力から MII TXC 出力までの遅延 リンク喪失応答 ( 表示 ) 時間 ピークツーピーク (KSZ8081RNB の RMII- 25 MHz クロックモードにのみ適用 ) XI (25 MHz クロック入力 ) から MII TXC (25 MHz クロック出力 ) までの遅延 ( 両クロックの立ち上がりエッジを基準とする )(MII モード中の KSZ8081MNX にのみ適用 ) 受信差動入力でリンクの喪失が検出されてから 以下の PHY 信号によって示されるまでの時間 1. LED モード 00 の場合 速度 LED 出力が LOW(100 Mbps) から HIGH (10 Mbps リンクダウンの既定値 ) に変化 2. LED モード 01 の場合 リンク LED 出力が LOW( リンクアップ ) から HIGH ( リンクダウン ) に変化 3. リンクダウンステータスの変化による INTRP ピンのアサート 300 ps ns 4.4 µs 2017 Microchip Technology Inc. DS A_JP - p. 47

48 7.0 タイミング図 7.1 MII SQE タイミング (10BASE-T) 図 7-1: MII SQE タイミング (10BASE-T) TXC t WL t WH TXEN t P COL t SQE t SQEP 表 7-1: MII SQE タイミング (10BASE-T) パラメータ タイミングパラメータ 概要 Min. Typ. Max. 単位 t P TXC 周期 400 ns t WL TXC LOW パルス幅 200 ns t WH TXC HIGH パルス幅 200 ns t TXEN ディアサート後の SQE COL (SQE) 遅延 2.2 µs t SQEP COL (SQE) パルス期間 1.0 µs 7.2 MII 送信タイミング (10BASE-T) 図 7-2: MII 送信タイミング (10BASE-T) t P TXC t WH t WL TXEN t SU2 t HD2 TXD[3:0] t SU1 t HD1 CRS t CRS1 t CRS2 表 7-2: MII 送信タイミング (10BASE-T) パラメータ タイミングパラメータ 概要 Min. Typ. Max. 単位 t P TXC 周期 400 ns t WL TXC LOW パルス幅 200 ns t WH TXC HIGH パルス幅 200 ns t SU1 t SU2 TXC 立ち上がりエッジまでの TXD[3:0] セットアップ時間 TXC 立ち上がりエッジまでの TXEN セットアップ時間 120 ns 120 ns DS A_JP - p Microchip Technology Inc.

49 表 7-2: MII 送信タイミング (10BASE-T) パラメータ タイミングパラメータ概要 Min. Typ. Max. 単位 t HD1 t HD2 t CRS1 t CRS2 TXC 立ち上がりエッジからの TXD[3:0] ホールド時間 TXC 立ち上がりエッジからの TXEN ホールド時間 TXEN HIGH から CRS アサートまでの遅延時間 TXEN LOW から CRS ディアサートまでの遅延時間 0 ns 0 ns 600 ns 1.0 µs 7.3 MII 受信タイミング (10BASE-T) 図 7-3: MII 受信タイミング (10BASE-T) CRS RXDV t RLAT t OD RXD[3:0] RXER t P twl RXC t WH 表 7-3: MII 受信タイミング (10BASE-T) パラメータ タイミングパラメータ 概要 Min. Typ. Max. 単位 t P RXC 周期 400 ns t WL RXC LOW パルス幅 200 ns t WH RXC HIGH パルス幅 200 ns t RSC 立ち上がりエッジからの OD (RXDV RXD[3:0] RXER) 出力遅延 205 ns t CRS に対する (RXDV RXD[3:0]) RLAT の遅延 7.2 µs 2017 Microchip Technology Inc. DS A_JP - p. 49

50 7.4 MII 送信タイミング (BASE100BASE-TX) 図 7-4: MII 送信タイミング (BASE100BASE-TX) TXC t WL t SU2 thd2 t WH t P TXEN t HD1 t SU1 TXD[3:0] DATA IN t CRS2 CRS t CRS1 表 7-4: MII 送信タイミング (BASE100BASE-TX) パラメータ タイミングパラメータ 概要 Min. Typ. Max. 単位 t P TXC 周期 40 ns t WL TXC LOW パルス幅 20 ns t WH TXC HIGH パルス幅 20 ns t TXC 立ち上がりエッジまでの SU1 TXD[3:0] セットアップ時間 10 ns t TXC 立ち上がりエッジまでの SU2 TXEN セットアップ時間 10 ns t TXC 立ち上がりエッジからの HD1 TXD[3:0] ホールド時間 0 ns t TXC 立ち上がりエッジからの HD2 TXEN ホールド時間 0 ns t CRS1 TXEN HIGHからCRSアサートまでの遅延時間 72 ns t CRS2 TXEN LOW から CRS ディアサートまでの遅延時間 72 S ns 7.5 MII 受信タイミング (BASE100BASE-TX) 図 7-5: MII 受信タイミング (BASE100BASE-TX) CRS RXDV t RLAT t OD RXD[3:0] RXER RXC t WH t WL t P DS A_JP - p Microchip Technology Inc.

51 表 7-5: MII 受信タイミング (BASE100BASE-TX) パラメータ タイミングパラメータ 概要 Min. Typ. Max. 単位 t P RXC 周期 40 ns t WL RXC LOW パルス幅 20 ns t WH RXC HIGH パルス幅 20 ns t RSC 立ち上がりエッジからの OD (RXDV RXD[3:0] RXER) 出力遅延 ns t FLAT CRS に対する (RXDV RXD[3:0]) の遅延 170 ns 7.6 RGMII タイミング 図 7-6: RMII タイミング - RMII からのデータ受信 TRANSMIT TIMING t CYC REF_CLK t 1 t2 TXEN TXD[1:0] 図 7-7: RMII タイミング - RMII へのデータ入力 RECEIVE TIMING t CYC REF_CLK CRS_DV RXD[1:0] RXER t OD 2017 Microchip Technology Inc. DS A_JP - p. 51

52 表 7-6: RMII タイミングパラメータ - KSZ8081RNB (XI ピンへの 25 MHz 入力 REF_CLK ピンからの 50 MHz 出力 ) タイミングパラメータ 概要 Min. Typ. Max. 単位 t CYC クロックサイクル 20 ns t 1 セットアップ時間 4 ns t 2 ホールド時間 2 ns t OD 出力遅延 ns 表 7-7: RMII タイミングパラメータ - KSZ8081RNB (XI ピンへの 25 MHz 入力 ) タイミングパラメータ 概要 Min. Typ. Max. 単位 t CYC クロックサイクル 20 ns t 1 セットアップ時間 4 ns t 2 ホールド時間 2 ns t OD 出力遅延 ns 7.7 オートネゴシエーションタイミング 図 7-8: オートネゴシエーションタイミング AUTO -NEGOTIATION FAST LINK PULSE (FLP) TIMING FLP BURST FLP BURST TX+/TX- t FLPW t BTB TX+/TX- CLOCK PULSE DATA PULSE CLOCK PULSE DATA PULSE t PW t PW t CTD t CTC DS A_JP - p Microchip Technology Inc.

53 表 7-8: オートネゴシエーション FLP (Fast Link Pulse) タイミングパラメータ タイミングパラメータ 概要 Min. Typ. Max. 単位 t FLP バーストから BTB 次の FLP バーストまでの時間 ms t FLPW FLP バースト幅 2 ms t PW クロック / データパルス幅 100 ns t CTD t CTC クロックパルスからデータパルスまでの時間クロックパルスから次のクロックパルスまでの時間 FLP バーストあたりのクロック / データパルス数 µs µs MDC/MDIO タイミング 図 7-9: MDC/MDIO タイミング t P MDC t MD1 t MD2 MDIO (PHY INPUT) VALID DATA VALID DATA t MD3 MDIO (PHY OUTPUT) VALID DATA 表 7-9: MDC/MDIO タイミングパラメータ タイミングパラメータ 概要 Min. Typ. Max. 単位 fc MDC クロック周波数 MHz t P MDC 周期 400 ns t MDC 立ち上がりエッジまでの MD1 MDIO (PHY 入力 ) セットアップ時間 10 ns t MDC 立ち上がりエッジからの MD2 MDIO (PHY 入力 ) ホールド時間 4 ns t MD3 MDC 立ち上がりエッジからのMDIO (PHY 出力 ) 遅延時間 ns 2017 Microchip Technology Inc. DS A_JP - p. 53

54 7.9 パワーアップ / リセットタイミング のリセットタイミング要件の一覧を図 7-10 と表 7-10 に示します 図 7-10: パワーアップ / リセットタイミング SUPPLY VOLTAGES t VR t SR RST# t CS t CH STRAP-IN VALUE t RC STRAP-IN / OUTPUT PIN 表 7-10: パワーアップ / リセットタイミングパラメータ パラメータ 概要 Min. Max. 単位 t VR 電源電圧 (V DDIO V DDA_3.3 ) 立ち上がり時間 300 µs t 電源電圧 (V DDIO V DDA_3.3 ) 安定から SR リセットピン HIGH までの時間 10 ms t CS コンフィグレーションセットアップ時間 5 ns t CH コンフィグレーションホールド時間 5 ns t RC リセットからストラップインピン出力までの時間 6 ns 電源投入時の電圧 (V DDIO V DDA_3.3 ) は単調に増加する必要があります 最小立ち上がり時間 (300 µs) は 10% ~ 90% の時間です ウォームリセットの場合 リセット (RST#) ピンは 500 μs 以上の間アサートされる必要があります ストラップインピンの値は リセットのディアサート時に読み出されて更新されます MIIM (MDC/MDIO) インターフェイスの設定は リセットのディアサート後に 100 μs 以上待機してから開始する必要があります DS A_JP - p Microchip Technology Inc.

55 7.10 リセット回路 リセットが電源によってトリガされる場合 図 7-11 に示すリセット回路を の電源投入用に推奨します 図 7-11: 推奨リセット回路 VDDIO D1: 1N4148 D1 R 10K RST# C 10μF 図 7-12 のリセット回路は リセット信号が別のデバイス ( 例 : CPU FPGA 等 ) によって駆動されるアプリケーション向けに推奨します CPU/FPGA からのリセット出力 RST_OUT_n は パワーアップリセット後にウォームリセットを提供します スイッチと CPU/FPGA の間で VDDIO が異なる場合 D2 を使います 異なる VDDIO を使う必要がある場合 低 VF (0.3 V 未満 ) のダイオード ( 例 : VISHAY 社の BAT54 MSS1P2L 等 ) が必要です ダイオードの代わりにレベルシフタを使う事もできます Ethernet デバイスと CPU/FPGA が同じ VDDIO 電圧を使う場合 D2 を使わずに直接接続できます 通常 Ethernet デバイスと CPU/FPGA は同じ VDDIO 電圧を使います 図 7-12: CPU/FPGA のリセット出力に接続する場合の推奨リセット回路 VDDIO D1 R 10K CPU/FPGA RST# RST_OUT_N C 10μF D2 D1, D2: 1N Microchip Technology Inc. DS A_JP - p. 55

56 7.11 リファレンス回路 - LED ストラップインピン LED1/SPEED および LED0/NWAYEN ストラップピンのプルアップ フローティング プルダウンリファレンス回路 (3.3 V および 2.5 V VDDIO 向け ) を図 7-13 に示します 図 7-13: LED ストラップピンのリファレンス回路 VDDIO = 3.3V, 2.5V PULL_UP 4.7kΩ 220Ω KSZ8081MNX/RXB LED PIN VDDIO = 3.3V, 2.5V FLOAT 220Ω KSZ8081MNX/RXB LED PIN VDDIO = 3.3V, 2.5V PULL-DOWN 220Ω KSZ8081MNX/RXB LED PIN 1kΩ 1.8 V の VDDIO を使う場合 低動作電圧 (1.8 V) の部品と 順方向電流 IF が約 2 ma の LED インジケータを選定する必要があります LED ピンのプルアップストラップ機能には 内部プルアップ抵抗または外付けプルアップ抵抗が使えます LED ピンのプルダウンストラップ機能には 外付けの 0.75 kω ~ 1kΩプルダウン抵抗を使う必要があります Note: 1.8 V VDDIO の場合 RJ45 ジャックで内蔵 LED を使うには LED 向けに 3.3 V から 1.8 V へのレベルシフトが必要です これには バイポーラトランジスタまたはレベルシフトデバイスが使えます DS A_JP - p Microchip Technology Inc.

57 7.12 参照クロックの接続と選定 に参照クロックを提供するため 水晶振動子または外部クロック源 ( オシレータ等 ) を使います KSZ8081MNX の全ての動作モードおよび KSZ8081RNB の RMII-25 MHz クロックモード向けの参照クロックは 25 MHz です XI ( ピン 9) と XO ( ピン 8) への参照クロックの接続方法と 参照クロックの選定基準を図 7-14 と表 7-11 に示します 図 7-14: 25 MHz 水晶振動子 / オシレータ参照クロックの接続 22pF XI XI 22pF XO 25MHz OSC ±50PPM NC XO 25MHz XTAL ±50PPM 表 7-11: 25 MHz 水晶振動子 / 参照クロックの選定基準 特性 値 単位 周波数 25 MHz 周波数許容誤差 (max.) (Note 7-1) ±50 ppm 水晶振動子直列抵抗 (typ.) 40 Ω 水晶振動子負荷容量 (typ.) 22 pf Note 7-1 水晶振動子が温度条件を超える場合は ±60 ppm KSZ8081RNB の RMII-50 MHz クロックモードの参照クロックは 50 MHz です XI ( ピン 9) への参照クロックの接続方法と 参照クロックの選定基準を図 7-15 と表 7-12 に示します 図 7-15: 50 MHz オシレータ / 参照クロックの接続 XI 50MHz OSC ±50PPM NC XO 表 7-12: 50 MHz オシレータ / 参照クロックの選定基準 特性値 単位 周波数 50 MHz 周波数許容誤差 (max.) ±50 ppm 2017 Microchip Technology Inc. DS A_JP - p. 57

58 7.13 パルストランスの接続と選定 は電圧モード送信ドライバと終端抵抗を内蔵しています 電圧モードの実装により 送信ドライバはコモンモード電圧を 2 つの差動ペアに供給します 従って KSZ8081MNX/ RNB 側の 2 つのパルストランスセンタータップピンは基板上のどの電源にも接続しません センタータップピンは互いに接続せず 別々の 0.1 μf コモンモードコンデンサを介してグランドへ接続します コモンモード電圧は 送信差動ペアと受信差動ペアの間で異なるため 分離が必要です 図 7-16 に 向けの代表的なパルストランス回路を示します 図 7-16: 代表的なパルストランス回路 TXP 1 TXM 2 RXP 3 RXM 4 5 RJ-45 CONNECTOR (2 x 0.1μF) SIGNAL GROUND 4 x 75Ω 1000pF/2kV CHASSIS GROUND 表 7-13 に 推奨するパルストランス特性を示します 表 7-13: パルストランスの選定基準パラメータ 値 試験条件 巻き数比 1 CT :1 CT 開回路インダクタンス (min.) 350 µh 100 mv 100 khz 8mA 挿入損失 (typ.) -1.1 db 100 khz ~ 100 MHz HIPOT (min.) 1500 V rms DS A_JP - p Microchip Technology Inc.

59 表 7-14 に に使用可能なシングルポートパルストランスの一覧を示します これらは PHY デバイス側に分離されたセンタータップピンを備えます 表 7-14: 互換シングルポート 10/100 パルストランス メーカー 製品番号 温度レンジ パルストランス + RJ-45 Bel Fuse S U7 0 ~ 70 No Bel Fuse SI F 0 ~ 70 Yes Bel Fuse SI F 0 ~ 70 Yes Delta LF ~ 70 No HALO HFJ E 0 ~ 70 Yes HALO TG110-E055N5-40 ~ 85 C No LANKom LF-H41S-1 0 ~ 70 No Pulse H ~ 70 No Pulse H ~ 70 No Pulse HX ~ 85 No Pulse J ~ 70 Yes Pulse JX0011D21NL -40 ~ 85 Yes TDK TLA-6T718A 0 ~ 70 Yes Transpower HB726 0 ~ 70 No Wurth/Midcom R-LF1-40 ~ 85 No 2017 Microchip Technology Inc. DS A_JP - p. 59

60 8.0 パッケージ情報 図 8-1: 32 ピン QFN 5 5 mm パッケージとプリント基板の推奨ランドパターン DS A_JP - p Microchip Technology Inc.

61 補遺 A: 改訂履歴 表 A-1: 改訂履歴 リビジョンセクション / 図 / 項目改訂内容 DS A ( ) 全て Micrel 社文書 を Microchip 社文書 DS A に改訂しました 全体を通して文章の細かな変更を行いました 2017 Microchip Technology Inc. DS A_JP - p. 61

62 Microchip 社のウェブサイト Microchip 社はウェブサイト ( でオンラインサポートを提供しています このウェブサイトを通じて お客様はファイルと情報を簡単に入手できます インターネットブラウザから以下の内容がご覧になれます 製品サポート データシートとエラッタ アプリケーションノートとサンプルプログラム 設計リソース ユーザガイドとハードウェアサポート文書 最新のソフトウェアと過去のソフトウェア 一般的技術サポート - よく寄せられる質問 (FAQ) 技術サポートのご依頼 オンラインディスカッショングループ Microchip 社のコンサルタントプログラムおよびメンバーリスト ご注文とお問い合わせ - 製品セレクタと注文ガイド 最新プレスリリース セミナー / イベントの一覧 お問い合わせ先 ( 営業所 / 販売代理店 ) の一覧 顧客変更通知サービス Microchip 社のお客様向け変更通知サービスは お客様に Microchip 社製品の最新情報をお届けするサービスです ご興味のある製品ファミリまたは開発ツールに関する変更 更新 リビジョン エラッタ情報をいち早くメールにてお知らせします Microchip 社ウェブサイト ( にアクセスし [DESIGN SUPPORT] メニューの下の [Product Change Notification] からご登録ください カスタマサポート Microchip 社製品をお使いのお客様は 以下のチャンネルからサポートをご利用になれます 販売代理店 各地の営業所 フィールドアプリケーションエンジニア (FAE) 技術サポートサポートは販売代理店までお問い合わせください 各地の営業所もご利用になれます 本書の最後のページには各国の営業所の一覧を記載しています 技術サポートは以下のウェブページからもご利用になれます DS A_JP - p Microchip Technology Inc.

63 製品識別システム ご注文または製品の価格 / 納期に関しては 弊社または販売代理店までお問い合わせください 製品番号 X X X デバイス パッケージオプション インターフェイス 特殊属性 X 温度レンジ 例 : a) KSZ8081MNXCA 10BASE-T/100BASE-TX 物理層トランシーバ MII 32 ピン QFN 商用温度レンジ デバイス : インターフェイス : パッケージオプション : KSZ BASE-T/100BASE-TX 物理層トランシーバ M = MII GMII R = RMII RGMII N = 32 ピン QFN b) KSZ8081MNXIA 10BASE-T/100BASE-TX 物理層トランシーバ MII 32 ピン QFN 産業用温度レンジ c) KSZ8081RNBCA 10BASE-T/100BASE-TX 物理層トランシーバ RMII 32 ピン QFN REF_CLK 出力 ( 電源投入時の既定値 ) 商用温度レンジ 特殊属性 : X = なし B = REF_CLK 出力 ( 電源投入時の既定値 ) 温度レンジ : IA = 産業用温度レンジ (-40 ~ +85 ) CA = 商用温度レンジ (0 ~ +70 ) d) KSZ8081RNBIA 10BASE-T/100BASE-TX 物理層トランシーバ RMII 32 ピン QFN REF_CLK 出力 ( 電源投入時の既定値 ) 産業用温度レンジ 2017 Microchip Technology Inc. DS A_JP - p. 63

64 DS A_JP - p Microchip Technology Inc.

65 Microchip 社製デバイスのコード保護機能に関して次の点にご注意ください Microchip 社製品は 該当する Microchip 社データシートに記載の仕様を満たしています Microchip 社では 通常の条件ならびに仕様に従って使用した場合 Microchip 社製品のセキュリティレベルは 現在市場に流通している同種製品の中でも最も高度であると考えています しかし コード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です 弊社の理解ではこうした手法は Microchip 社データシートにある動作仕様書以外の方法で Microchip 社製品を使用する事になります このような行為は知的所有権の侵害に該当する可能性が非常に高いと言えます Microchip 社は コードの保全性に懸念を抱くお客様と連携し 対応策に取り組んでいきます Microchip 社を含む全ての半導体メーカーで 自社のコードのセキュリティを完全に保証できる企業はありません コード保護機能とは Microchip 社が製品を 解読不能 として保証するものではありません コード保護機能は常に進歩しています Microchip 社では 常に製品のコード保護機能の改善に取り組んでいます Microchip 社のコード保護機能の侵害は デジタルミレニアム著作権法に違反します そのような行為によってソフトウェアまたはその他の著 本書に記載されているデバイスアプリケーション等に関する情報は ユーザの便宜のためにのみ提供されているものであり 更新によって無効とされる事があります お客様のアプリケーションが仕様を満たす事を保証する責任は お客様にあります Microchip 社は 明示的 暗黙的 書面 口頭 法定のいずれであるかを問わず 本書に記載されている情報に関して 状態 品質 性能 商品性 特定目的への適合性をはじめとする いかなる類の表明も保証も行いません Microchip 社は 本書の情報およびその使用に起因する一切の責任を否認します Microchip 社の明示的な書面による承認なしに 生命維持装置あるいは生命安全用途に Microchip 社の製品を使用する事は全て購入者のリスクとし また購入者はこれによって発生したあらゆる損害 クレーム 訴訟 費用に関して Microchip 社は擁護され 免責され 損害をうけない事に同意するものとします 暗黙的あるいは明示的を問わず Microchip 社が知的財産権を保有しているライセンスは一切譲渡されません 商標 Microchip 社の名称と Microchip ロゴ dspic FlashFlex KEELOQ KEELOQ ロゴ MPLAB PIC PICmicro PICSTART PIC 32 ロゴ rfpic SST SST ロゴ SuperFlash UNI/O は 米国およびその他の国における Microchip Technology Incorporated の登録商標です FilterLab Hampshire HI-TECH C Linear Active Thermistor MTP SEEVAL Embedded Control Solutions Company は 米国における Microchip Technology Incorporated の登録商標です Silicon Storage Technology は その他の国における Microchip Technology Incorporated の登録商標です Analog-for-the-Digital Age Application Maestro BodyCom chipkit chipkit ロゴ CodeGuard dspicdem dspicdem.net dspicworks dsspeak ECAN ECONOMONITOR FanSense HI-TIDE In-Circuit Serial Programming ICSP Mindi MiWi MPASM MPF MPLAB 認証ロゴ MPLIB MPLINK mtouch Omniscient Code Generation PICC PICC-18 PICDEM PICDEM.net PICkit PICtail REAL ICE rflab Select Mode SQI Serial Quad I/O Total Endurance TSHARC UniWinDriver WiperLock ZENA Z-Scale は 米国およびその他の国における Microchip Technology Incorporated の登録商標です SQTP は 米国における Microchip Technology Incorporated のサービスマークです GestICとULPPは その他の国におけるMicrochip Technology Germany II GmbH & Co. & KG (Microchip Technology Incorporated の子会社 ) の登録商標です その他 本書に記載されている商標は各社に帰属します 2013, Microchip Technology Incorporated, Printed in the U.S.A., All Rights Reserved. ISBN: QUALITY MANAGEMENT SYSTEM CERTIFIED BY DNV == ISO/TS == Microchip 社では Chandler および Tempe ( アリゾナ州 ) Gresham ( オレゴン州 ) の本部 設計部およびウェハー製造工場そしてカリフォルニア州とインドのデザインセンターが ISO/TS-16949:2009 認証を取得しています Microchip 社の品質システムプロセスおよび手順は PIC MCU および dspic DSC KEELOQ コードホッピングデバイス シリアル EEPROM マイクロペリフェラル 不揮発性メモリ アナログ製品に採用されています さらに 開発システムの設計と製造に関する Microchip 社の品質システムは ISO 9001:2000 認証を取得しています 2017 Microchip Technology Inc. DS A_JP - p. 65

66 各国の営業所とサービス 北米本社 2355 West Chandler Blvd. Chandler, AZ Tel: Fax: 技術サポート : support URL: アトランタ Duluth, GA Tel: Fax: オースティン (TX) Tel: ボストン Westborough, MA Tel: Fax: シカゴ Itasca, IL Tel: Fax: クリーブランド Independence, OH Tel: Fax: ダラス Addison, TX Tel: Fax: デトロイト Novi, MI Tel: ヒューストン (TX) Tel: インディアナポリス Noblesville, IN Tel: Fax: ロサンゼルス Mission Viejo, CA Tel: Fax: ニューヨーク (NY) Tel: サンノゼ (CA) Tel: カナダ - トロント Tel: Fax: アジア / 太平洋アジア太平洋支社 Suites , 37th Floor Tower 6, The Gateway Harbour City, Kowloon Hong Kong Tel: Fax: オーストラリア - シドニー Tel: Fax: 中国 - 北京 Tel: Fax: 中国 - 成都 Tel: Fax: 中国 - 重慶 Tel: Fax: 中国 - 東莞 Tel: 中国 - 杭州 Tel: Fax: 中国 - 香港 SAR Tel: Fax: 中国 - 南京 Tel: Fax: 中国 - 青島 Tel: Fax: 中国 - 上海 Tel: Fax: 中国 - 瀋陽 Tel: Fax: 中国 - 深圳 Tel: Fax: 中国 - 武漢 Tel: Fax: 中国 - 西安 Tel: Fax: アジア / 太平洋中国 - 厦門 Tel: Fax: 中国 - 珠海 Tel: Fax: インド - バンガロール Tel: Fax: インド - ニューデリー Tel: Fax: インド - プネ Tel: 日本 - 大阪 Tel: Fax: 日本 - 東京 Tel: Fax: 韓国 - 大邱 Tel: Fax: 韓国 - ソウル Tel: Fax: または マレーシア - クアラルンプール Tel: Fax: マレーシア - ペナン Tel: Fax: フィリピン - マニラ Tel: Fax: シンガポール Tel: Fax: 台湾 - 新竹 Tel: Fax: 台湾 - 高雄 Tel: 台湾 - 台北 Tel: Fax: タイ - バンコク Tel: Fax: ヨーロッパオーストリア - ヴェルス Tel: Fax: デンマーク - コペンハーゲン Tel: Fax: フランス - パリ Tel: Fax: ドイツ - デュッセルドルフ Tel: ドイツ - ミュンヘン Tel: Fax: ドイツ - プフォルツハイム Tel: イタリア - ミラノ Tel: Fax: イタリア - ベニス Tel: オランダ - ドリューネン Tel: Fax: ポーランド - ワルシャワ Tel: スペイン - マドリッド Tel: Fax: スウェーデン - ストックホルム Tel: イギリス - ウォーキンガム Tel: Fax: /27/15 DS A_JP - p Microchip Technology Inc.